TWI814271B - 編碼及解碼設備 - Google Patents

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TWI814271B
TWI814271B TW111108501A TW111108501A TWI814271B TW I814271 B TWI814271 B TW I814271B TW 111108501 A TW111108501 A TW 111108501A TW 111108501 A TW111108501 A TW 111108501A TW I814271 B TWI814271 B TW I814271B
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薛昶圭
金志燁
邵惠晶
郭明保
尹弼相
李受哲
崔榮暾
崔楨煥
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南韓商三星電子股份有限公司
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Abstract

提供用於實施多模式編碼的編碼及解碼設備以及方法。所述設備包括連接至資料匯流排的發射器及接收器。當藉由發射器將資料叢發轉換成各自包括多個符號的多個碼字及/或藉由接收器接收的碼字被恢復成資料叢發時，使用其中在所述多個符號之間未發生最大變遷（MT）事件的最大變遷避免（MTA）碼字映射及與所述多個符號的最小功耗相關的最小DC電流（MDC）碼字映射。

Description

編碼及解碼設備
本發明概念是有關於用於實施多模式編碼以支援最大變遷避免(maximum transition avoidance，MTA)及/或最小功耗的編碼及解碼。
[相關申請案的交叉參考]
本美國非臨時專利申請案主張優先於在2021年3月10日在韓國智慧財產局提出申請的韓國專利申請案第10-2021-0031487號、在2021年5月7日在韓國智慧財產局提出申請的韓國專利申請案第10-2021-0059510號及在2021年12月7日在韓國智慧財產局提出申請的韓國專利申請案第10-2021-0174016號，所述韓國專利申請案的揭露內容全文以引用的方式併入本案。
乙太網路是在區域網路(local area network，LAN)、都會區域網路(metropolitan area network，MAN)及廣域網路(wide area network，WAN)中最廣泛使用的一系列電腦網路連結技術。 跨乙太網路發送的資料可使用例如不歸零(Non-Return-to-Zero，NRZ)傳訊及脈衝振幅調變4-位準(Pulse-Amplitude Modulation 4-Level，PAM-4)傳訊等方案進行編碼。NRZ傳訊是具有兩個電壓位準來表示邏輯0及邏輯1的調變技術。PAM-4傳訊使用四個電壓位準來表示四個不同的二位元邏輯位準(例如，11、10、01、00)。
PAM-4傳訊變得更加可行，此乃因NRZ傳訊具有更高的奈奎斯特頻率(Nyquist frequency)，此會導致更高的通道相關損耗。PAM-4傳訊可用於將2位元流轉換成具有4個位準的單個多位準訊號。PAM-4傳訊系統可使用最大變遷避免(MTA)編碼來處理PAM-4符號之間的最大電壓變遷。MTA編碼可減少引起訊號失真(signal distortion)的符號間干擾(inter-symbol interference，ISI)及串擾。
本發明概念的至少一個實施例提供用於實施多模式編碼以選擇性地或組合地支援最大變遷避免及/或最小功耗的編碼及解碼設備以及方法。
根據本發明概念的實施例，提供一種編碼及解碼設備，所述編碼及解碼設備包括連接至資料匯流排的發射器。所述發射器包括編碼器，所述編碼器被配置成將欲藉由資料匯流排發射的資料叢發轉換成多個碼字，所述多個碼字各自包括多個符號。所 述編碼器被配置成使用其中在所述多個符號之間未發生最大變遷(MT)事件的最大變遷避免(MTA)碼字映射及與所述多個符號的最小功耗相關的最小直流(direct current，DC)電流(MDC)碼字映射來將所述資料叢發編碼成與所述資料叢發對應的碼字。
根據本發明概念的實施例，提供一種編碼及解碼設備，所述編碼及解碼設備包括連接至資料匯流排的發射器。所述發射器包括編碼器，所述編碼器被配置成將欲藉由所述資料匯流排發射的資料叢發轉換成多個碼字，所述多個碼字各自包括多個符號。所述編碼器包括邏輯電路以及編碼電路。所述邏輯電路表示所述資料叢發與所述多個碼字之間的相關性。所述邏輯電路包括與所述編碼器的操作要求相關的碼字映射。所述編碼器的所述操作要求包括所述多個符號之間的最大變遷避免(MTA)要求及與所述多個符號的最小功耗相關的最小DC電流(MDC)要求。所述編碼電路被配置成使用所述邏輯電路向所述資料匯流排提供與所述資料叢發對應的所述碼字。
根據本發明概念的實施例，提供一種將資料轉換成多個碼字的編碼方法，所述編碼方法包括：設定指示編碼的操作要求的加權值，其中操作要求包括所述多個符號之間的最大變遷避免(MTA)要求及與所述多個符號的最小功耗相關的最小DC電流(MDC)要求；使用加權值計算針對包括n個位元的各2n個碼字的編碼成本值，其中所述多個碼字包括所述多個符號，且所述編碼成本值是基於所述多個符號之間的MT事件的平均值及針對所 有所述2n個碼字的所述多個符號的平均功率成本值、各所述2n個碼字的MT事件的數目、功率成本值的總和以及加權值來計算；自所述2n個碼字之中選擇具有低編碼成本值的2n-p個碼字；以及將所選擇的所述2n-p個碼字映射至資料。資料是n-p個位元，n及p是自然數且n大於p。
根據本發明概念的實施例，提供一種發射資料的方法，所述方法包括：接收欲藉由資料線發射的16個位元的資料叢發；將資料叢發分割成兩個半資料叢發；將各所述兩個半資料叢發的1位元值發射至資料匯流排反相(data bus inversion，DBI)訊號線，以將一對1位元值編碼至DBI訊號線的符號中；對各所述兩個半資料叢發的剩餘7個位元實行7：8位元編碼，以產生包括具有至少四個位準的四個符號的多個碼字；針對半資料叢發判斷在所述多個碼字之間的區塊邊界中在藉由資料匯流排提供的前一碼字的最末符號與當前碼字的第一符號之間是否發生最大變遷(MT)事件；當確定發生MT事件時，將當前碼字反相且藉由資料線發射經反相碼字；以及當確定未發生MT事件時，藉由資料線發射當前碼字。
根據本發明概念的實施例，提供一種包括連接至資料匯流排的接收器的設備。所述接收器包括解碼器，所述解碼器被配置成藉由資料匯流排接收包括多個符號的多個碼字以及自接收到的所述多個碼字恢復資料叢發。解碼器被配置成使用其中在所述多個符號之間未發生最大變遷(MT)事件的最大變遷避免(MT) 碼字映射及與所述多個符號的最小功耗相關的最小DC電流(MDC)碼字映射來將所述多個碼字解碼成與所述多個碼字對應的資料叢發。
根據本發明概念的實施例，提供一種包括連接至資料匯流排的接收器的設備。所述接收器包括解碼器，所述解碼器被配置成藉由資料匯流排接收包括多個符號的多個碼字以及自接收到的所述多個碼字恢復資料叢發。所述解碼器包括邏輯電路及解碼電路。邏輯電路表示所述多個碼字與資料叢發之間的相關性。邏輯電路包括與解碼器的操作要求相關的碼字映射。所述解碼器的操作要求包括所述多個符號之間的最大變遷避免(MTA)要求及與所述多個符號的最小功耗相關的最小DC電流(MDC)要求。所述解碼電路被配置成判斷由所述解碼器接收的所述多個碼字之中的當前碼字是否是經反相碼字以及使用查找表自當前碼字恢復資料叢發。
根據本發明概念的實施例，提供一種接收資料的方法，所述方法包括：藉由資料線接收包括具有至少4個位準的四個符號的8個位元的多個碼字；判斷藉由資料線接收的所述多個碼字之中的當前碼字是否是經反相碼字；當確定當前碼字是經反相碼字時，將當前碼字反相且輸出經反相碼字作為第一碼字；當確定當前碼字不是經反相碼字時，輸出當前碼字作為第一碼字；藉由對第一碼字的8個位元實行8：7位元解碼而將第一碼字的8個位元轉換成7個位元的資料叢發；以及對藉由8：7位元解碼轉換的所述 7個位元與藉由資料匯流排反相(DBI)訊號線接收的符號的1位元值進行組合，以恢復8個位元的資料叢發。
-3、-1、+1、+3、3:位準
0、5、8、9:DC功率成本值
00、01、10、11:二位元邏輯位準/符號位元
5VDD/18、8VDD/18、9VDD/18:電流位準
100:設備
110、110a、110b:發射器
112:PAM-4編碼器
114、114a、114b、124:邏輯電路
115、125:模式暫存器
116:輸出緩衝器
118、128、128a、128a'、128b、128b':端接電路
120、120a、120b:接收器
122:PAM-4解碼器
126:輸入緩衝器
130:通道
200:7至8位元編碼
202:使用者資料
204:編碼資料
301:共用查找表
302:MTA查找表
303:第一中間查找表
304:第二中間查找表
305:MDC查找表
401、501、502、503、504、505、506、601、602、603、604、701、702、703、704、801、802、803、804:符號編碼
900:編碼電路
905、1305:查找表
910、1310:第一多工器電路
920、1320:第二多工器電路
930、1330:反相電路
940、1340:第三多工器電路
950、1350:延遲電路
1002:碼字反相
1100:碼字產生方法
1300:解碼電路
1360:交插電路
1500、1700:記憶體系統
1510、1710、3610:記憶體控制器
1512:資料發射器
1520:記憶體裝置
1522:記憶体胞元陣列
1524:資料輸入緩衝器
1526:資料輸出緩衝器
1530:記憶體匯流排
1601:列解碼器
1602:字元線驅動器
1603:行解碼器
1604:輸入/輸出閘控電路
1605:MRS
1606:控制邏輯電路
1607:位址緩衝器
1714:資料接收器
1720:記憶體裝置
1730:匯流排
1810:第一符號反相部分
1820:第二符號反相部分
3000:系統
3100:相機
3200:顯示器
3300:音訊處理器
3400:數據機
3500a、3500b:DRAM
3600a、3600b:快閃記憶體/快閃記憶體裝置
3620:快閃記憶體
3700a、3700b:I/O裝置
3800:應用處理器(AP)
3810:控制器
3820:加速器晶片
3830:介面
ADDR:位址訊號
BB:區塊邊界
BL:位元線
c[7：0]:第三碼字
c0[7：0]、c0[15：8]b、ci[7：0]、ci[7：0]a、ci[15：8]:碼字
c0[7：0]a:第一碼字
c0[7：0]b:第二碼字
CA:命令/位址
CLK:時脈/時脈訊號
CMD:命令
COL_ADDR:行位址
CS:晶片選擇
CTRLS:控制訊號
d[2：3]:行
d0[0]、d0[8]:位元/資料
d0[0]d0[7：1]:第一半資料叢發
d0[7：1]:資料/資料位值
d0[8]d0[15：9]:第二半資料叢發
d0[15：9]、d1[0]、d1[8]、d2[0]、d3[0]、di[7：1]、DQ:資料
DQ[0]:串列資料線/資料線
DQ[1]、DQ[2]、DQ[3]:串列資料線
DQ[i]:資料線
INV_c0[7：0]a、INV_c0[7：0]b:經反相碼字
MRS_ODT:ODT控制訊號
MRS[1：0]:第一模式選擇訊號
MTA_Mode:第二模式選擇訊號
PD:下拉電晶體
PU:上拉電晶體
R、1.5R、3R:電阻值
R1:上拉建模電阻值/上拉電阻值
R2:下拉建模電阻值/下拉電阻值
R3、R4:端接電阻器
ROW_ADDR:列位址
s[0]:符號/第一符號
s[1]:符號/第二符號
s[2]:符號/第三符號
s[3]:符號/第四符號/最末符號
s[i]:符號
S1101、S1103、S1105、S1107、S1109、S1201、S1202、S1203、S1204、S1205、S1206、S1207、S1208、S1209、S1210、S1211、S1401、S1402、S1403、S1404、S1405、S1406、S1407:操作
VDD:電源電壓
VSS:接地電壓
WL:字元線
根據以下結合附圖的詳細說明，將更清楚地理解本發明概念的實施例，在附圖中：圖1是示出根據本發明概念示例性實施例的包括發射器及接收器的設備的方塊圖。
圖2是示出根據本發明概念實施例的在脈衝振幅調變(PAM)-4編碼器中使用的7至8位元編碼(7-8 bit encoding)的圖。
圖3是示出圖1所示PAM-4編碼器的邏輯電路的實例的圖。
圖4A及圖4B是示出圖3所示共用查找表的碼字編碼的圖。
圖5A及圖5B是示出圖3所示最大變遷避免(MTA)查找表的碼字編碼的圖。
圖6A及圖6B是示出圖3所示最小DC電流(MDC)查找表的碼字編碼的圖。
圖7是示出圖1所示PAM-4編碼器的邏輯電路的另一實例的圖。
圖8A及圖8B是示出圖7所示第一中間查找表的碼字編碼的圖。
圖9A及圖9B是示出圖7所示第二中間查找表的碼字編碼的圖。
圖10是示出應用於圖3及圖7所示PAM-4編碼器的查找表的碼字實施方式方法的圖。
圖11是示出圖1所示PAM-4編碼器的電路圖。
圖12A及圖12B是示出根據本發明概念實施例的區塊邊界中的碼字反相方案的圖。
圖13是示出根據本發明概念實施例的PAM-4編碼器的操作方法的流程圖。
圖14是示出根據本發明概念實施例的PAM-4解碼器的電路圖。
圖15是示出根據本發明概念實施例的PAM-4解碼器的操作方法的流程圖。
圖16A及圖16B是概念性地示出根據本發明概念實施例的與發射器及接收器相關的對稱晶粒上端接(on-die-termination，ODT)電路的圖。
圖17是示出應用於圖16A所示發射器與接收器之間的接地電壓ODT目標的碼字的符號的圖。
圖18A及圖18B是概念性地示出根據本發明概念實施例的與發射器及接收器相關的非對稱ODT電路的圖。
圖19A是示出圖18A所示第一符號反相部分及第二符號反相部分的操作的圖。
圖19B是示出應用於發射器與接收器之間的電源電壓ODT目標的碼字的符號的圖。
圖20是包括根據本發明概念實施例的編碼及解碼設備的記憶體系統的第一實例的方塊圖。
圖21是圖20所示記憶體裝置的一部分的方塊圖。
圖22是包括根據本發明概念實施例的編碼及解碼設備的記憶體系統的第二實例的方塊圖。
圖23是包括根據本發明概念實施例的編碼及解碼設備的系統的第一實例的方塊圖。
圖1是示出根據本發明概念示例性實施例的包括發射器110及接收器120的設備100的方塊圖。
參照圖1，設備100可指積體電路、電子裝置或系統、智慧型電話、平板個人電腦(personal computer，PC)、電腦、伺服器、工作站、可攜式通訊終端、個人數位助理(personal digital assistant，PDA)、可攜式多媒體播放器(portable multimedia player，PMP)、例如其他合適的電腦等計算裝置、虛擬機或其虛擬計算裝置等。作為另一選擇，設備100可為計算系統中所包括的多個組件中的一者，例如圖形卡。
發射器110可藉由通道130與接收器120進行通訊。通道130可包括將發射器110實體地連接或電性連接至接收器120的多條訊號線。發射器110、接收器120及通道130可支援將2位元資料流轉換成具有4個位準的單個多位準訊號的脈衝振幅調變 4-位準(PAM-4)傳訊。
發射器110可包括PAM-4編碼器112，PAM-4編碼器112將欲發射至接收器120的資料叢發轉換成PAM-4符號。PAM-4編碼器112可對資料叢發實行編碼，以產生PAM-4符號。發射器110可更包括輸出緩衝器116及端接電路118，用於將PAM-4符號驅動至通道130。發射器110可藉由通道130向接收器120發射PAM-4符號。
PAM-4編碼器112可包括邏輯電路114，邏輯電路114包括被配置成實施多模式編碼的多個查找表905(參見圖11)。查找表可被實施為儲存資料叢發與PAM-4符號之間的相關性的暫存器(或儲存元件)。PAM-4編碼器112可使用查找表將資料叢發轉換成PAM-4符號。
PAM-4符號可自輸出緩衝器116發射至通道130。端接電路118可調節端接電阻值，以提供針對通道130的阻抗匹配。當發射器110的輸出阻抗與接收端的阻抗不匹配時，在接收端處引起訊號反射且經反射訊號未被正確地發射，使得接收端處的電壓位準改變，且訊號發射可能無法被正確地實行。藉由由通道130的阻抗匹配來抑制訊號反射，可改善發射及接收的訊號的訊號完整性。
根據實施例，校準命令可指導端接電路118對阻抗進行校準。舉例而言，發射器110可向端接電路118發送校準命令。根據實施例，端接電路118可為晶粒上端接(ODT)電路，所述 晶粒上端接(ODT)電路基於在與連接至外部電阻的阻抗調節接腳(例如，ZQ接腳)相關的校準操作中產生的ZQ校準代碼而向通道130提供端接電阻。在圖1中，端接電路118被示出為獨立於輸出緩衝器116，但ODT操作可由輸出緩衝器116的至少一部分實行。據以，可將輸出緩衝器116與端接電路118耦合以調節被發射至通道130的訊號的擺動寬度及/或驅動強度且向通道130提供端接電阻。
接收器120可包括PAM-4解碼器122，PAM-4解碼器122接收PAM-4符號且對接收到的PAM-4符號進行解碼。PAM-4解碼器122可對PAM-4符號進行解碼以恢復2位元流的資料叢發。接收器120可更包括接收通道130上的PAM-4符號的輸入緩衝器126及端接電路128。接收器120可藉由通道130接收PAM-4符號且將PAM-4符號重構成資料叢發。
PAM-4解碼器122可包括邏輯電路124，邏輯電路124包括多個查找表1305(參見圖13)，所述多個查找表1305被配置成對PAM-4符號進行解碼以恢復2位元流的資料叢發。查找表示出PAM-4符號與資料叢發之間的相關性。PAM-4解碼器122可使用查找表將PAM-4符號恢復成資料叢發。PAM-4解碼器122的查找表可被配置成與PAM-4編碼器112的查找表相同。
輸入緩衝器126可藉由通道130接收PAM-4符號。端接電路128可針對通道130提供端接電阻。根據實施例，端接電路128可為晶粒上端接(ODT)電路。根據實施例，輸入緩衝器 126可基於參考電壓接收發射至通道130的訊號。
圖2是示出在圖1所示PAM-4編碼器112中使用的7至8位元編碼200的示意圖。
參照圖2，示出用於產生編碼資料204的使用者資料202的7至8位元編碼200。使用者資料202可被稱為原始資料。針對使用者資料202及編碼資料204，每一列DQ[i]表示串列資料線。
在使用者資料202中，16位元資料叢發被配置於每一DQ[i]串列資料線上，且行被配置成16位元資料叢發內的連續的2位元位置。舉例而言，每一資料叢發的第二位元及第三位元由標記為d[2：3]的行指代。每一16位元資料叢發由兩個8個位元的半資料叢發指代。舉例而言，在串列資料線DQ[0]上，16位元資料叢發分割成第一半資料叢發d0[0]d0[7：1]及第二半資料叢發d0[8]d0[15：9]。每一半資料叢發進一步分割成1位元：7位元對。舉例而言，在串列資料線DQ[0]上，第一半資料叢發d0[0]d0[7：1]分割成d0[0]的1位元值及d0[7：1]的7位元值。
在編碼資料204中，DQ[i]列表示串列資料線，資料匯流排反相(DBI)列表示DBI訊號線，且行表示表示符號(s[i])的位元行。舉例而言，s[0]表示每一串列資料線上的第一2位元PAM-4符號，且s[1]表示第二2位元PAM-4符號。
7至8位元編碼200可將其他串列資料線的一對1位元資料值編碼成DBI訊號線上的PAM-4符號。舉例而言，將串列資料線DQ[0]的資料d0[0]及串列資料線DQ[1]的資料d1[0]編碼成 DBI訊號線上的2位元PAM-4符號。類似地，將串列資料線DQ[2]的資料d2[0]及串列資料線DQ[3]的資料d3[0]編碼成DBI訊號線上的2位元PAM-4符號。
根據實施例，在7至8位元編碼200中，DBI訊號線上的2位元PAM-4符號可將一條串列資料線的任何位元位置的一對1位元資料值編碼成DBI訊號線上的PAM-4符號。舉例而言，可將串列資料線DQ[0]上的資料d0[0]及d0[8]編碼成DBI訊號線上的2位元PAM-4符號，且可將串列資料線DQ[1]上的資料d1[0]及d1[8]編碼成DBI訊號線上的2位元PAM-4符號。
在7至8位元編碼200中，將未被用作每一半資料叢發的DBI訊號線的PAM-4符號的剩餘7個位元編碼成對應的串列資料線上的四個PAM-4符號。所述四個PAM-4符號包括8個位元且可被稱為碼字。舉例而言，在串列資料線DQ[0]上將資料d0[7：1]編碼成碼字c0[7：0]。可由四個PAM-4符號指代針對各資料d0[7：1]的7個位元的碼字。將資料d0[7：1]編碼成包括符號s[0]、s[1]、s[2]及s[3]的碼字c0[7：0]。
在7至8位元編碼200中，每一DQ[i]串列資料線上的針對第一半資料叢發的7個位元的碼字ci[7：0]與針對第二半資料叢發的7個位元的碼字ci[15：8]之間可被稱為區塊邊界(block boundary，BB)。可將碼字反相方案(圖12A及圖12B)應用於區塊邊界BB，以防止當前碼字的最末符號與下一碼字的第一符號之間的最大變遷(MT)事件。
可根據編碼操作要求以各種方式實行7位元資料值至碼字的映射且將所述映射儲存為查找表(參見圖3及圖7)。編碼操作要求可包括PAM-4符號之間的MTA、與發射器110(圖1)的最小功耗相關的最小DC電流(MDC)、或者MTA與MDC的組合等。查找表可被配置成根據四個PAM-4符號s[0]、s[1]、s[2]及s[3]的8位元編碼自256種模式之中選擇使用者資料的7位元編碼所要求的128種模式且提供所選擇的所述128種模式的碼字。
在下文中，將基於下表1來闡述被配置成支援MTA及/或MDC要求的PAM-4符號與符號位元之間的映射。表1是用於例示目的的非限制性實例。
Figure 111108501-A0305-02-0015-1
參照表1，2位元PAM-4符號可在通道130(參見圖1)上以指代為位準-3、-1、+1或+3(或-3位準、-1位準、+1位準或+3位準)的四個符號位準發射。各所述四個符號位準可藉由輸出緩衝器116(圖1)而具有四個電流位準。舉例而言，位準+3(或+3位準)的PAM-4符號由符號位元10表示且可被設定成具有最 高電流位準，例如9VDD/18電流位準。位準+1(或+1位準)的PAM-4符號由符號位元11表示且可被設定成具有8VDD/18電流位準。位準-1(或-1位準)的PAM-4符號由符號位元01表示且可被設定成具有5VDD/18電流位準。位準-3(或-3位準)的PAM-4符號由符號位元00表示且可被設定成具有最低的零(0)電流位準。據以，位準+3的PAM-4符號可被表示為具有最高DC功率成本值9，位準+1的PAM-4符號可被表示為具有DC功率成本值8，位準-1的PAM-4符號可被表示為具有DC功率成本值5，且位準-3的PAM-4符號可被表示為具有最低DC功率成本值0。
圖3是示出圖1所示PAM-4編碼器112的邏輯電路114a的實例的圖。圖3所示邏輯電路114a可用於實施圖1所示邏輯電路114。圖4A及圖4B是示出圖3所示共用查找表301的碼字編碼的圖。圖5A及圖5B是示出圖3所示MTA查找表302的碼字編碼的圖。圖6A及圖6B是示出圖3所示MDC查找表305的碼字編碼的圖。在下文中，附於參考編號上的下標(例如，114a中的a及114b中的b)用於區分具有相同功能的多個電路。
參照圖3，PAM-4編碼器112的邏輯電路114a可包括共用查找表301、MTA查找表302及MDC查找表305。共用查找表301可包括支援MTA要求及MDC要求二者的碼字映射。MTA查找表302可包括支援MTA要求的碼字映射。MDC查找表305可包括支援MDC要求的碼字映射。
為了滿足MTA要求及MDC要求二者，如圖4A中所示， 在共用查找表301中，在碼字中不需要出現具有最高電壓位準的位準+3的PAM-4符號。共用查找表301可包括根據每一碼字的符號s[0]、s[1]、s[2]及s[3]中的位準-3、-1或+1的符號編碼401的碼字(3*3*3*3=81)，如圖4B中所示。據以，共用查找表301可包括81個碼字。
由於共用查找表301包括81個碼字，因此為了給7至8位元編碼200提供128個碼字，可將MTA查找表302及MDC查找表305中的每一者實施為包括47個碼字。PAM-4編碼器112可選擇MTA查找表302及MDC查找表305中的一者，且使用128個碼字來實行7至8位元編碼200，所述128個碼字是所選擇查找表的所述47個碼字與共用查找表301的所述81個碼字的總和。
MTA查找表302可包括支援整個MTA要求的碼字映射。可提供MTA查找表302以滿足整個MTA要求(在每一碼字中的符號之間未發生自位準-3至位準+3或自位準+3至位準-3的MT事件，且甚至在區塊邊界BB中仍未發生MT事件，如圖5A中所示)。亦即，可提供MTA查找表302以滿足每一碼字中的符號之間以及甚至區塊邊界BB中二者處的MTA要求。MTA查找表302可包括根據每一碼字的符號s[0]、s[1]、s[2]及s[3]中的多個符號編碼501至506的碼字，如圖5B中所示。可實行符號編碼501至506，以在碼字中包括位準+3的至少一個符號且滿足符號之間及區塊邊界BB中的MTA要求。
舉例而言，符號編碼501至503可提供其中第一符號s[0] 不是位準+3且包括位準-3的至少一個符號的碼字。符號編碼501可提供十二個碼字(2*1*2*3=12)，所述十二個碼字被配置成使得當第二符號s[1]是位準+3時，在符號之間不存在MT事件。符號編碼502可提供十二個碼字(3*2*1*2=12)，十二個碼字被配置成使得當第三符號s[2]是位準+3時，在符號之間不存在MT事件。符號編碼503可提供十二個碼字(2*3*2*1=12)，所述十二個碼字被配置成使得當第四符號s[3]是位準+3時，在符號之間不存在MT事件。符號編碼504至506可提供其中第一符號s[0]不是位準-3及位準+3且包括位準+3的至少一個符號的碼字。符號編碼504可提供四個碼字(2*1*1*2=4)，所述四個碼字被配置成使得當第一符號s[0]是位準+1或位準-1時，在符號之間不存在MT事件。符號編碼505可提供六個碼字(1*3*2*1=6)，所述六個碼字被配置成使得當第一符號s[0]是位準+1時，在符號之間不存在MT事件。另外，符號編碼506可提供一個碼字(1*1*1*1=1)，所述一個碼字被配置成使得當第一符號s[0]是位準-1時，在符號之間不存在MT事件。據以，根據符號編碼501至506，MTA查找表302可包括四十七個碼字(12+12+12+4+6+1=47)。
根據實施例，MTA查找表302可被配置成根據將參照圖16A及圖16B闡述的發射器110a與接收器120a之間的接地電壓VSS或電源電壓VDD的ODT狀態來自適應地提供對應的碼字。舉例而言，MTA查找表302可包括第一表及第二表，第一表包括包含與接地電壓VSS的ODT目標對應的位準-3的幾個符號的碼 字，第二表包括包含與電源電壓VDD的ODT目標對應的位準+3的幾個符號的碼字。
MDC查找表305可包括最大限度地支援MDC要求的碼字映射。可提供MDC查找表305，以藉由使得在每一碼字中能夠進行符號之間的MT事件最多兩次來最大限度地滿足MDC要求，如圖6A中所示。MDC查找表305可提供以下至少兩個碼字：所述至少兩個碼字由於使得能夠進行MT事件最多兩次而包括具有最低DC功率成本的位準-3。據以，MDC查找表305可在相對最大的程度上滿足MDC要求。
MDC查找表305可包括根據每一碼字的符號s[0]、s[1]、s[2]及s[3]中的多個符號編碼801至804的碼字，如圖6B中所示。符號編碼801至804可藉由在碼字中包括位準-3的至少兩個符號且使得能夠進行符號之間的MT事件最多兩次而包括位準+3的至少一個符號。據以，根據符號編碼801至804，符號之間的MT事件可在碼字中出現兩次或一次。
舉例而言，符號編碼801可提供十二個碼字(2*1*3*2=12)，所述十二個碼字被配置成使得當第二符號s[1]是位準+3時，MT事件在第一符號s[0]與第二符號s[1]之間以及在第二符號s[1]與第三符號s[2]之間(即，在第二符號s[1]之前及之後)出現兩次。符號編碼802可提供十二個碼字(2*3*1*2=12)，所述十二個碼字被配置成使得當第三符號s[2]是位準+3時，使得在第三符號s[2]之前及之後能夠進行MT事件兩次。符號編碼803可提 供十二個碼字(2*2*3*1=12)，所述十二個碼字被配置成使得當第四符號s[3]是位準+3時，MT事件在第三符號s[2]與第四符號s[3]之間出現一次。符號編碼804可提供十二個碼字(1*3*2*2=12)，所述十二個碼字被配置成使得當第一符號s[0]是位準+3時，MT事件在第一符號s[0]與第二符號s[1]之間出現一次。符號編碼804可提供藉由減去12個碼字中的任一者而獲得的碼字(12-1=11)，例如，其中符號s[0]、s[1]、s[2]及s[3]是{3,2,2,1}的碼字。據以，根據符號編碼801至804，MDC查找表305可包括四十七個碼字(12+12+12+11=47)。
圖7是示出圖1所示PAM-4編碼器112的邏輯電路114b的另一實例的圖。舉例而言，圖7所示邏輯電路114可用於實施圖1所示邏輯電路114b。圖7示出除了參照圖1闡述的共用查找表301、MTA查找表302及MDC查找表305之外，邏輯電路114b更包括第一中間查找表303及第二中間查找表304。可根據MTA要求與MDC要求的組合來提供第一中間查找表303及第二中間查找表304。圖8A及圖8B是示出圖7所示第一中間查找表303的碼字編碼的圖。圖9A及圖9B是示出圖7所示第二中間查找表304的碼字編碼的圖。
第一中間查找表303可包括支援減輕的MTA要求的碼字映射。第一中間查找表303可在滿足每一碼字中的符號之間的MTA要求的同時滿足使得能夠進行區塊邊界BB中的MT事件的MTA要求，如圖8A中所示。
第一中間查找表303可包括根據每一碼字的符號s[0]、s[1]、s[2]及s[3]中的多個符號編碼601至604的碼字，如圖8B中所示。符號編碼601至604可藉由在滿足符號之間的MTA要求的同時使得能夠進行區塊邊界BB中的MT事件而在碼字中包括位準+3的至少一個符號。
舉例而言，符號編碼601可提供十二個碼字(2*1*2*3=12)，所述十二個碼字被配置成使得當第二符號s[1]是位準+3時，在符號之間不存在MT事件。符號編碼602可提供十二個碼字(3*2*1*2=12)，所述十二個碼字被配置成使得當第三符號s[2]是位準+3時，在符號之間不存在MT事件。符號編碼603可提供十二個碼字(2*3*2*1=12)，所述十二個碼字被配置成使得當第四符號s[3]是位準+3時，在符號之間不存在MT事件。符號編碼604可提供十二個碼字(1*2*3*2=12)，所述十二個碼字被配置成使得第一符號s[0]是位準+3且在符號之間不存在MT事件。符號編碼604可提供藉由減去12個碼字中的任一者而獲得的碼字(12-1=11)，例如，其中符號s[0]、s[1]、s[2]及s[3]是{+3,+1,+1,-1}的碼字。據以，根據符號編碼601至604，第一中間查找表303可包括四十七個碼字(36+11=47)。
第二中間查找表304可包括支援組合的MTA要求與MDC要求的碼字映射。可提供第二中間查找表304來部分地滿足MTA要求及MDC要求。第二中間查找表304可滿足使得能夠進行符號之間的MT事件最多一次的MTA要求，如圖9A中所示。 第二中間查找表304可包括以下碼字：所述碼字由於使得能夠進行MT事件最多一次而包括具有自位準-3至位準+3或自位準+3至位準-3的MT事件的最低DC功耗的位準-3。據以，第二中間查找表304可滿足支援MTA要求的一部分及MDC要求的一部分的組合的MTA要求與MDC要求。
第二中間查找表304可包括根據每一碼字的符號s[0]、s[1]、s[2]及s[3]中的多個符號編碼701至704的碼字，如圖9B中所示。符號編碼701至704可藉由使得能夠進行符號之間的MT事件最多一次而在碼字中包括位準+3的至少一個符號。據以，根據符號編碼701至704，MT事件可在碼字中出現一次或可能不出現。
舉例而言，符號編碼701可提供十二個碼字(2*1*2*3=12)，在所述十二個碼字中，當第二符號s[1]是位準+3時，第一符號s[0]與第二符號s[1]之間的MT事件出現一次。符號編碼702可提供十二個碼字(3*2*1*2=12)，在所述十二個碼字中，當第三符號s[2]是位準+3時，第三符號s[2]與第四符號s[3]之間的MT事件出現一次。符號編碼703可提供十二個碼字(2*3*2*1=12)，所述十二個碼字被配置成使得當第四符號s[3]是位準+3時，在符號之間不存在MT事件。符號編碼704可提供十二個碼字(1*2*3*2=12)，所述十二個碼字被配置成使得當第一符號s[0]是位準+3時，在符號之間不存在MT事件。符號編碼704可提供藉由減去12個碼字中的任一者而獲得的碼字(12-1=11)， 例如，其中符號s[0]、s[1]、s[2]及s[3]的位準為{+3,+1,+1,-1}的碼字。據以，根據符號編碼701至704，第二中間查找表304可包括四十七個碼字(12+12+12+11=47)。
圖10是示出應用於圖3及圖7所示PAM-4編碼器112的查找表的碼字實施方式方法的圖。
結合圖1、圖2、圖3及圖7參照圖10，PAM-4編碼器112可使用碼字產生方法1100來實施提供與7個位元的使用者資料對應的8個位元的碼字的查找表。碼字產生方法1100可使用方程式1至方程式3將使用者資料的7個位元轉換成對應的碼字符號s[0]、s[1]、s[2]及s[3]的8個位元。
在操作S1101中，PAM-4編碼器112基於編碼操作要求來設定加權值α。加權值α可被配置成與每一DQ[i]串列資料線上的針對第一半資料叢發的7個位元的碼字ci[7：0]區塊及/或針對第二半資料叢發的7個位元的碼字ci[15：8]區塊內的MT相關聯。
在操作S1103中，可將加權值α應用於方程式1，以計算針對碼字x的編碼成本值Cost(x)。舉例而言，可應用加權值α=0來實施MTA查找表302，可應用加權值α=1來實施MDC查找表305，且可應用加權值0<α<1來實施第一中間查找表303或第二中間查找表304。
Figure 111108501-A0305-02-0023-2
此處，Cost(x)指代針對碼字x的編碼成本值，且α指代適應PAM-4編碼器112的編碼操作要求的加權因子。Ex[Count MT (X)] 指代針對與8個位元對應的所有256個碼字的MT平均值，且Ex[Cost DC(X)]指代針對所有256個碼字的DC功率成本的平均值。Count MT (x)指代針對碼字x的符號的MT的數目，且Cost DC (x)指代針對碼字的符號的DC功率成本的總和。
在操作S1105中，PAM-4編碼器112可在加權值α>0的情況下使用方程式1計算針對256個碼字的編碼成本值Cost(x)。可使用符號s[0]、s[1]、s[2]及s[3]之間的MT事件的平均DC功率成本值、各所述256個碼字的MT事件的數目以及DC功率成本的總和來計算針對所有256個碼字的編碼成本值Cost(x)。
在操作S1105中，PAM-4編碼器112可使用方程式2在加權值α>0的情況下計算針對無MT的碼字x的編碼成本值Cost(x)。加權值α=0可被配置成與所述256個碼字內的MTA碼字之中的小的DC功率成本值的MDC碼字相關聯。
Cost(x)=Count MT (x)+Cost DC (x)......(2)
此處，Count MT (x)=0。
在操作S1105中，PAM-4編碼器112可使用方程式3在加權值α=0的情況下計算針對其中存在至少一個MT的碼字x的編碼成本值Cost(x)。就此而言，為了在碼字x的第一符號是位準+3時增加DC功率成本值，可將任意常數(例如+0.5)以演算方法添加至Cost(x)。
Cost(x)=Count MT (x)+M，M>max(Count MT (x)+Cost DC (|x|))......(3)
此處，M被設定成大於Count MT (x)+Cost DC (|x|)的絕對值 之中的最大值的值。
在操作S1107中，PAM-4編碼器112可按遞升次序對藉由在操作S1105中應用加權值α而計算的所述256個碼字的編碼成本值Cost(x)進行排序。
在操作S1109中，PAM-4編碼器112可自以遞升次序排列的所述256個碼字之中較佳地選擇具有小的(例如，最小的)編碼成本值Cost(x)的碼字。PAM-4編碼器112可實施包括所選擇的碼字的查找表。舉例而言，PAM-4編碼器112可選擇所述256個碼字之中具有最低編碼成本值的128個碼字。
在圖10中，闡述與7：8位元編碼相結合的編碼成本值Cost(x)，但編碼成本值Cost(x)亦可與各種位元編碼(例如，14：16位元編碼)相結合。根據實施例，其中使用者資料(n-p)(n>p)位元被轉換成n個位元的碼字的(n-p)：n位元編碼可設定指示位元編碼的操作要求的加權值α，且使用加權值α計算針對n個位元的各2n個碼字的編碼成本值Cost(x)。可基於符號之間的MT事件的平均值及針對所有2n個碼字的DC功率成本的平均值、各所述2n個碼字的MT事件的所述數目、DC功率成本的總和以及加權值α來計算編碼成本值Cost(x)。(n-p)：n位元編碼可自所述2n個碼字之中選擇具有小的編碼成本值Cost(x)的2n-p個碼字且將所選擇的所述2n-p個碼字映射至使用者資料(n-p)位元。
圖11是示出圖1所示PAM-4編碼器112的電路圖。在下文中，PAM-4編碼器112統稱為以硬體、韌體、軟體或其組合 來實施，用於配置編碼電路900。
參照圖11，PAM-4編碼器112可包括連接至資料線DQ[0]的編碼電路900。編碼電路900可包括查找表905、第一多工器電路910、第二多工器電路920、反相電路930、第三多工器電路940及延遲電路950。為了圖的簡潔，儘管圖11中示出資料線DQ[0]的編碼電路900，但編碼電路900可以相同的方式針對另一條資料線DQ[i]重複。舉例而言，編碼電路900可向資料線DQ[0]輸出與與被提供至第二多工器電路920的資料d0[7：1]對應的第一碼字c0[7：0]a相關的碼字，且可向資料線DQ[i]輸出與資料di[7：1]對應的第i個碼字ci[7：0]a相關的碼字。
查找表905可包括暫存器的群組，所述暫存器儲存參照圖3至圖10闡述的共用查找表301、MTA查找表302、第一中間查找表303及第二中間查找表304以及MDC查找表305的碼字。
第一多工器電路910可連接至構成查找表905的MTA查找表302、第一中間查找表303及第二中間查找表304以及MDC查找表305的暫存器。第一多工器電路910可基於第一模式選擇訊號MRS[1：0]選擇MTA查找表302、第一中間查找表303及第二中間查找表304以及MDC查找表305中的一者。可將所選擇的查找表的碼字輸出至第二多工器電路920。
第一模式選擇訊號MRS[1：0]表示與PAM-4編碼器112的編碼操作要求相關的操作參數代碼。第一模式選擇訊號MRS[1：0]可自模式暫存器115提供，模式暫存器115儲存用於設定針對發 射器110的操作條件的各種操作及控制參數。
舉例而言，根據其中PAM-4編碼器112支援整個MTA要求的編碼操作條件，第一模式選擇訊號MRS[1：0]可被提供作為「00」代碼。第一多工器電路910可基於「00」代碼的第一模式選擇訊號MRS[1：0]將MTA查找表302的碼字輸出至第二多工器電路920。根據其中PAM-4編碼器112支援減輕的MTA要求的編碼操作條件，當第一模式選擇訊號MRS[1：0]被提供作為「01」代碼時，第一多工器電路910可選擇第一中間查找表303且將第一中間查找表303的碼字輸出至第二多工器電路920。根據其中PAM-4編碼器112支援組合的MTA要求與MDC要求的編碼操作條件，當第一模式選擇訊號MRS[1：0]被提供作為「10」代碼時，可將第二中間查找表304的碼字輸出至第二多工器電路920。根據其中PAM-4編碼器112最大程度地支援MDC要求的編碼操作條件，當第一模式選擇訊號MRS[1：0]被提供作為「11」代碼時，可將MDC查找表305的碼字輸出至第二多工器電路920。
第二多工器電路920可連接至構成由第一多工器電路910選擇的查找表及共用查找表301的暫存器。第二多工器電路920可輸出與所選擇的查找表及共用查找表301的碼字之中的資料d0[7：1]位元值對應的第一碼字c0[7：0]a。可將第一碼字c0[7：0]a輸出至反相電路930及第三多工器電路940。
第三多工器電路940可輸入自反相電路930輸出的經反相碼字INV_c0[7：0]a及自第二多工器電路920輸出的第一碼字 c0[7：0]a。第三多工器電路940可因應於第二模式選擇訊號MTA_Mode而選擇經反相碼字INV_c0[7：0]a或第一碼字c0[7：0]a，且輸出所選擇的碼字作為第二碼字c0[7：0]b。
可提供第二模式選擇訊號MTA_Mode以防止在區塊邊界BB(圖2)中當前碼字的最末符號與下一碼字的第一符號之間的MT事件。第二模式選擇訊號MTA_Mode是當第一模式選擇訊號MRS[1：0]被設定成支援MTA要求時(例如，基於「00」代碼的第一模式選擇訊號MRS[1：0])啟用的訊號。
第三多工器電路940可在第二模式選擇訊號MTA_Mode被啟用時選擇經反相碼字INV_c0[7：0]a且輸出經反相碼字INV_c0[7：0]a作為第二碼字c0[7：0]b。第三多工器電路940可在第二模式選擇訊號MTA_Mode被禁用時選擇第一碼字c0[7：0]a且輸出經反相碼字INV_c0[7：0]a作為第二碼字c0[7：0]b。與第一碼字c0[7：0]a對應的經反相碼字INV_c0[7：0]a或第二碼字c0[7：0]b可被發送至連接至資料線DQ[0]的通道130(圖1)且被發射至接收器120。
反相電路930可輸入自第三多工器電路940輸出的當前第一碼字c0[7：0]a且基於延遲電路950的輸出將第一碼字c0[7：0]a的位元反相。延遲電路950可儲存自第三多工器電路940輸出的前一第一碼字c0[7：0]a且將前一第一碼字c0[7：0]a的最末符號s[3]提供至反相電路930。
反相電路930可判斷在前一第一碼字c0[7：0]a的最末符 號s[3]與當前第一碼字c0[7：0]a的第一符號s[0]之間是否發生MT事件。反相電路930可判斷在最末符號s[3]與第一符號s[0]之間是否發生MT事件，即是否發生自最高電壓位準至最低電壓位準的變遷或自最低電壓位準至最高電壓位準的變遷。當在前一第一碼字c0[7：0]a的最末符號s[3]與當前第一碼字c0[7：0]a的第一符號s[0]之間發生MT事件時，反相電路930可將當前第一碼字c0[7：0]a反相以產生經反相碼字INV_c0[7：0]a。當未發生MT事件時，反相電路930可輸出當前第一碼字c0[7：0]a作為經反相碼字INV_c0[7：0]a。在實施例中，當前第一碼字c0[7：0]a被直接輸出至第三多工器電路940，而不經過反相電路930。
舉例而言，反相電路930可判斷前一第一碼字c0[7：0]a的最末符號s[3]是否是與位準+3對應的符號位元「10」。作為判斷的結果，當前一第一碼字c0[7：0]a的最末符號位元是「10」且當前第一碼字c0[7：0]a的第一符號位元是「00」時，反相電路930可將當前第一碼字c0[7：0]a反相以產生經反相碼字INV_c0[7：0]a。當第二模式選擇訊號MTA_Mode被啟用時，可藉由第三多工器電路940輸出經反相碼字INV_c0[7：0]a作為第二碼字c0[7：0]b。與經反相碼字INV_c0[7：0]a對應的第二碼字c0[7：0]b可被發射至連接至資料線DQ[0]的通道130(圖1)且被發射至接收器120。在實施例中，反相電路930或編碼電路900將第二模式選擇訊號MTA_Mode啟用或禁用且將第二模式選擇訊號MTA_Mode輸出至第三多工器電路940。
同時，由第一多工器電路910及第二多工器電路920輸出的碼字可包括其中在碼字之間的區塊邊界BB中未發生MT事件的碼字，例如MTA編碼的碼字。在此種情形中，不會出現其中前一碼字的最末符號是位準+3的情形。反相電路930可被配置成判斷輸入的當前第一碼字c0[7：0]a的符號位元是否被反相。反相電路930可基於最低有效位元(least significant bit，LSB)「0」來將當前第一碼字c0[7：0]a反相，最低有效位元是位準+3的符號位元「10」或位準-3的符號位元「00」所共有的。反相電路930可因應於輸入的第一碼字c0[7：0]a的LSB符號位元「0」而將第一碼字c0[7：0]a反相，以產生經反相碼字INV_c0[7：0]a。
根據實施例，查找表905可被實施為多個多工器電路或者可被最佳化且實施為功能相同的邏輯電路。
圖12A及圖12B是示出根據本發明概念實施例的區塊邊界BB中的碼字反相方案的圖。圖12A及圖12B示出由圖11所示反相電路930實行的碼字反相方案。
參照圖11及圖12A，假設前一碼字符號具有位準{-3,+1,-1,+1}。當輸入至反相電路930的當前碼字符號具有位準{-1,+1,-3,+1}時，由於自延遲電路950提供的前一碼字的最末符號s[3]與位準+3對應，因此反相電路930不對當前碼字符號的位準{-1,+1,-3,+1}實行碼字反相。
參照圖12B，假設前一碼字符號具有位準{-3,+1,-1,+3}。當輸入至反相電路930的當前碼字符號具有位準{-3,+1,-3,+1}時， 由於自延遲電路950提供的前一碼字的最末符號s[3]與位準+3對應，因此反相電路930可實行碼字反相1002，碼字反相1002將當前碼字符號的位準{-3,+1,-3,+1}反相，以輸出經反相碼字符號的位準{+3,-1,+3,-1}。
圖13是示出根據本發明概念實施例的PAM-4編碼器112的操作方法的流程圖。
結合圖2至圖12B參照圖13，在操作S1201中，PAM-4編碼器112可接收欲被發射至資料線DQ[0]的16位元資料叢發。在操作S1202中，PAM-4編碼器112可將16位元資料叢發分割成第一半資料叢發d0[0]d0[7：1]及第二半資料叢發d0[8]d0[15：9]。在操作S1203中，PAM-4編碼器112可將每一半資料叢發的一個位元(例如d0[0]及d0[8])發送至DBI訊號線。在操作S1204及S1205中，PAM-4編碼器112可將位元對d0[0]與d0[8]組合成PAM-4符號，且將PAM-4符號發射至DBI訊號線。
在操作S1206中，PAM-4編碼器112可實行編碼，藉由所述編碼，未被用作每一半資料叢發的DBI訊號線的PAM-4符號的剩餘7個位元被轉換成碼字。在操作S1207及S1208中，PAM-4編碼器112可判斷在前一碼字的最末符號s[3]與當前碼字的第一符號s[0]之間是否發生MT事件。作為操作S1208中的判斷的結果，當MT事件發生(是)時，PAM-4編碼器112可前進至操作S1209。在操作S1209中，PAM-4編碼器112可將當前碼字反相且前進至操作S1210。作為操作S1208中的判斷的結果，當未發生 MT事件(否)時，PAM-4編碼器112可前進至操作S1210。在操作S1210，PAM-4編碼器112可將當前碼字的最末符號s[3]儲存於延遲電路950中。在操作S1211中，PAM-4編碼器112可將針對每一半資料叢發的7個位元的碼字發射至通道130。
圖14是示出根據本發明概念實施例的PAM-4解碼器122的電路圖。在下文中，PAM-4解碼器122統稱為以硬體、韌體、軟體或其組合來實施，用於配置解碼電路1300。
參照圖1及圖14，PAM-4解碼器122包括解碼電路1300，解碼電路1300對與圖9所示編碼電路900對應的資料線DQ[0]實行8：7位元解碼。解碼電路1300可包括查找表1305、第一多工器電路1310、第二多工器電路1320、反相電路1330、第三多工器電路1340、延遲電路1350及交插電路1360。解碼電路1300可以相同的方式針對其他資料線DQ[i]重複。
查找表1305可包括暫存器的群組，所述暫存器儲存參照圖3至圖10闡述的共用查找表301、MTA查找表302、第一中間查找表303及第二中間查找表304以及MDC查找表305的碼字。查找表1305被配置成與編碼電路900的查找表905相同，但輸入/輸出編碼關係可被配置成彼此相反。根據實施例，查找表1305可被實施為多個多工器電路或者可被最佳化且實施為功能相同的邏輯電路。
解碼電路1300可接收自編碼電路(圖11所示900)發射至資料線DQ[0]的第二碼字c0[7：0]b，且可將第二碼字c0[7：0]b 提供至反相電路1330及第三多工器電路1340。
第三多工器電路1340可輸入自反相電路1330輸出的經反相碼字INV_c0[7：0]b及第二碼字c0[7：0]b。第三多工器電路1340可因應於第二模式選擇訊號MTA_Mode而選擇經反相碼字INV_c0[7：0]b或第二碼字c0[7：0]b，且輸出所選擇的碼字作為第三碼字c0[7：0]。第二模式選擇訊號MTA_Mode具有與參照圖9所示編碼電路900闡述的第二模式選擇訊號MTA_Mode的功能相同的功能，且可被提供以防止區塊邊界BB(圖2)中的MT事件。
可根據第二模式選擇訊號MTA_Mode的禁用藉由第三多工器電路1340將第二碼字c0[7：0]b輸出為第三碼字c0[7：0]。可將與第二碼字c0[7：0]b對應的第三碼字c0[7：0]提供至第二多工器電路1320。
延遲電路1350可儲存自第三多工器電路1340輸出的前一第三碼字c0[7：0]，且將前一第三碼字c0[7：0]的最末符號s[3]提供至反相電路1330。
反相電路1330可判斷前一第三碼字c0[7：0]的最末符號s[3]是否是與位準+3對應的符號。反相電路1330亦可判斷所接收的當前第二碼字c0[7：0]b的第一符號s[0]是否是位準+3。當前一第三碼字c0[7：0]的最末符號s[3]是位準+3且當前第二碼字c0[7：0]b的第一符號s[0]是位準+3時，反相電路1330可確定當前第二碼字c0[7：0]b被PAM-4編碼器112反相。在此種情形中，反相電路1330可將當前第二碼字c0[7：0]b反相以產生經反相碼字 INV_c0[7：0]b。可根據第二模式選擇訊號MTA_Mode的啟用藉由第三多工器電路1340將經反相碼字INV_c0[7：0]b輸出為第三碼字c0[7：0]。可將與經反相碼字INV_c0[7：0]b對應的第三碼字c0[7：0]提供至第二多工器電路1320。
解碼電路1300可接收其中在碼字之間的區塊邊界BB中未發生MT事件的MTA編碼的第二碼字c0[7：0]b。在此種情形中，不會出現其中前一碼字的最末符號是位準+3的情形。根據實施例，反相電路1330可被配置成判斷依序輸入的第二碼字c0[7：0]b的符號位元是否被反相。反相電路1330可基於針對輸入的當前第二碼字c0[7：0]b的位準+3的符號位元「10」及位準-3的符號位元「00」而將當前第二碼字c0[7：0]b反相。反相電路930可因應於輸入的第二碼字c0[7：0]b的LSB符號位元「0」而將第二碼字c0[7：0]b反相，以產生經反相碼字INV_c0[7：0]b。
根據實施例，反相電路1330可因應於自發射器110(圖1)提供的單獨的反相訊號來判斷符號位元是否被反相，且可根據判斷的結果將符號位元反相。
第一多工器電路1310可連接至構成查找表1305的MTA查找表302、第一中間查找表303及第二中間查找表304以及MDC查找表305的暫存器，且因應於第一模式選擇訊號MRS[1：0]而選擇MTA查找表302、第一中間查找表303及第二中間查找表304以及MDC查找表305中的一者。可將所選擇查找表的碼字輸出至第二多工器電路1320。第一模式選擇訊號MRS[1：0]具有與參照圖 11闡述的PAM-4編碼器112的編碼操作要求相關的操作參數代碼相同的功能。
第一模式選擇訊號MRS[1：0]可自模式暫存器125提供，模式暫存器125儲存用於設定針對接收器120的操作條件的各種操作及控制參數。舉例而言，以與為發射器110設定的編碼操作條件相同的方式，可基於「00」代碼的第一模式選擇訊號MRS[1：0]來選擇MTA查找表302，可基於「10」代碼來選擇第二中間查找表304，且可基於「11」代碼來選擇MDC查找表305。第二模式選擇訊號MTA_Mode是基於「00」代碼的第一模式選擇訊號MRS[1：0]啟用的訊號。
第二多工器電路1320可連接至根據第一模式選擇訊號MRS[1：0]構成由第一多工器電路1310選擇的查找表及共用查找表301的暫存器，且可輸出與所選擇的查找表及共用查找表301的碼字之中的第三碼字c0[7：0]對應的資料位元值d0[7：1]。可將資料位元值d0[7：1]提供至交插電路(interleave circuit)1360。
交插電路1360可接收自第二多工器電路1320輸出的資料d0[7：1]及藉由DBI訊號線接收的PAM-4符號的資料d0[0]，且對資料d0[0]與d0[7：1]進行組合以恢復第一半資料叢發d0[0]d0[7：1]。類似地，交插電路1360可接收藉由DBI訊號線接收的資料d0[15：9]及資料d0[8]，且對資料d0[8]與d0[15：9]進行組合以恢復第二半資料叢發d0[8]d0[15：9]。解碼電路1300可藉由對針對每一串列資料線DQ[i]的半資料叢發進行組合來恢復完整資 料叢發。
圖15是示出根據本發明概念實施例的PAM-4解碼器122的操作方法的流程圖。
結合圖1、圖2、圖11及圖14參照圖15，在操作S1401中，PAM-4解碼器122可藉由通道130的資料線DQ[0]接收第二碼字c0[7：0]b。在操作S1402中，PAM-4解碼器122可判斷接收到的第二碼字c0[7：0]b是否是經反相碼字。作為操作S1402的判斷的結果，當接收到的第二碼字c0[7：0]b是經反相碼字時，PAM-4解碼器122可前進至操作S1403。在操作S1403中，PAM-4解碼器122可將第二碼字c0[7：0]b反相且輸出第二碼字c0[7：0]b作為第三碼字c[7：0]，且前進至操作S1404。PAM-4解碼器122可在操作S1403中將當前碼字反相且前進至操作S1404。作為操作S1402的判斷的結果，當接收到的第二碼字c0[7：0]b不是經反相碼字(否)時，PAM-4解碼器122可輸出第二碼字c0[7：0]b作為第三碼字c[7：0]，且前進至操作S1404。
在操作S1404中，PAM-4解碼器122可實行8：7位元解碼，藉由8：7位元解碼，第三碼字c0[7：0]被轉換成資料d0[7：1]。在操作S1405中，PAM-4解碼器122可藉由通道130的DBI訊號線接收PAM-4符號。在操作S1406中，PAM-4解碼器122可對接收到的PAM-4符號的資料d0[0]與經解碼資料d0[7：1]進行組合以恢復第一半資料叢發d0[0]d0[7：1]。
為了恢復針對資料線DQ[0]的第二半資料叢發，在操作 S1401至S1406中，PAM-4解碼器122可將碼字c0[15：8]b接收並解碼，將碼字c0[15：8]b轉換成資料d0[15：9]，且對藉由DBI訊號線接收的PAM-4符號的d0[8]與經解碼資料d0[15：9]進行組合以恢復第二半資料叢發d0[8]d0[15：9]。舉例而言，操作S1401至S1406可實行兩次以恢復兩個半資料叢發。
在操作S1407中，PAM-4解碼器122可對第一半資料叢發d0[0]d0[7：1]與第二半資料叢發d0[8]d0[15：9]進行組合以恢復完整資料叢發。
圖16A及圖16B是概念性地示出根據本發明概念實施例的與發射器110a及接收器120a相關的對稱ODT電路的圖。圖16A示出包括發射器110a與接收器120a之間的接地電壓VSS ODT的對稱ODT電路，且圖16B示出包括電源電壓VDD ODT的對稱ODT電路。圖17是示出應用於圖16A所示發射器110a與接收器120a之間的接地電壓VSS ODT目標的碼字的符號的圖。
參照圖16A，發射器110a可藉由輸出緩衝器116將自PAM-4編碼器112的編碼電路900輸出的碼字發射至通道130。可自包括其中在參照圖5A及圖5B闡述的符號之間未發生MT事件且甚至在區塊邊界BB中仍未發生MT事件的碼字的MTA查找表302提供碼字。另外，當基於前一碼字的最末符號與當前碼字的第一符號發生區塊邊界BB之間的MT事件時，可藉由對當前碼字符號實行碼字反相的反相電路930將所述碼字提供為經反相碼字。據以，自編碼電路900輸出的碼字可為包括具有與接地電壓VSS 位準對應的零(0)電流位準及零(0)DC成本值的許多符號位準-3的經編碼碼字且以低功率被發射。
輸出緩衝器116可包括連接於電源電壓線VDD與通道130之間的上拉電晶體PU以及連接於通道130與接地電壓VSS線之間的下拉電晶體PD。在圖16A中，示出一個上拉電晶體PU及一個下拉電晶體PD，但上拉電晶體PU及下拉電晶體PD中的每一者可由多個電晶體代替。上拉電晶體PU及下拉電晶體PD的閘極中的一些閘極可接收自編碼電路900輸出的碼字，且剩餘的閘極可接收ZQ校準代碼。據以，上拉電晶體PU及下拉電晶體PD可調節發射至通道130的碼字的擺動寬度及/或驅動強度且向通道130提供端接電阻。
可根據碼字的符號位準-3、-1、+1或+3來確定上拉電晶體PU及下拉電晶體PD中的每一者的驅動能力。為了便於說明，假設根據碼字的上拉電晶體PU及下拉電晶體PD中的每一者的驅動能力被建模為上拉電阻值R1及下拉電阻值R2。
當輸入緩衝器126藉由輸出緩衝器116接收發射至通道130的碼字時，接收器120a可藉由端接電路128a提供針對通道130的端接電阻器R3。端接電路128a可包括連接於通道130與接地電壓VSS線之間的端接電阻器R3。針對包括與接地電壓VSS位準對應的許多符號位準-3的碼字位準，接收器120a的端接電路128a可包括連接至相同電壓(即，接地電壓VSS)的對稱ODT。
參照圖16B，與圖16A相比，接收器120a可包括連接 於電源電壓VDD線與通道130之間的端接電路128a’。包括電源電壓VDD．ODT的對稱ODT狀態可處於發射器110a與接收器120a之間。發射器110a可藉由輸出緩衝器116向通道130發射自PAM-4編碼器112的MTA查找表302提供的碼字。碼字可包括應用於電源電壓VDD ODT目標的符號，此將參照圖19B進行闡述。MTA查找表302可提供被編碼成與電源電壓VDD ODT目標對應的碼字，例如，包括許多符號位準+3的碼字。
根據實施例，PAM-4編碼器112可包括MTA查找表302，MTA查找表302根據發射器110a與接收器120a之間的接地電壓VSS ODT狀態或電源電壓VDD ODT狀態來自適應地提供對應的碼字。MTA查找表302可包括第一表及第二表，第一表包括包含與接地電壓VSS ODT目標對應的許多符號位準-3的碼字，第二表包括包含與電源電壓VDD ODT目標對應的許多符號位準+3的碼字。
參照圖16A，發射器110a的輸出緩衝器116、通道130及接收器120a的端接電路128a可如圖17中所示建模。參照圖17，為了通道130的阻抗匹配，端接電阻器R3可被設定成等於通道130的電阻值R的電阻值R。輸出緩衝器116的上拉電晶體PU及下拉電晶體PD中的每一者可根據碼字的符號位準-3、-1、+1或+3而不同地表示上拉建模電阻值R1及下拉建模電阻值R2。
舉例而言，針對符號位準-3，上拉建模電阻值R1可由無窮大值表示且下拉建模電阻值R2可由電阻值R表示。據以，符 號位準-3可具有零(0)電流位準及零(0)DC成本值。針對符號位準-1，由於上拉建模電阻值R1由電阻值3R表示且下拉建模電阻值R2由電阻值1.5R表示，因此符號位準-1可具有5VDD/18電流位準及DC成本值5。針對符號位準+1，由於上拉建模電阻值R1由電阻值1.5R表示且下拉建模電阻值R2由電阻值3R表示，因此符號位準+1可具有8VDD/18的電流位準及DC成本值8。針對符號位準+3，由於上拉建模電阻值R1由電阻值R表示且下拉建模電阻值R2由無窮大值表示，因此符號位準+3可具有9VDD/18電流位準及DC成本值9。在接地電壓VSS ODT狀態下，隨著碼字的符號位準-3的數目增加，可以低功率發射碼字。
參照圖16A及圖17闡述的發射器110a與接收器120a之間的接地電壓VSS ODT可被配置成使得能夠以低電源供應器進行MTA碼字的碼字發射。可藉由參照圖14闡述的PAM-4解碼器122的解碼電路1300將藉由接收器120a的輸入緩衝器126接收的碼字恢復成資料叢發。
圖18A及圖18B是概念性地示出根據本發明概念實施例的與發射器110b及接收器120b相關的非對稱ODT電路的圖。圖18A示出包括發射器110b與接收器120b之間的電源電壓VDD．ODT的對稱ODT電路，且圖18B示出包括接地電壓VSS．ODT的對稱ODT電路。圖19A是示出圖18A所示第一符號反相部分1810及第二符號反相部分1820的操作的圖。圖19B是示出應用於發射器110b與接收器120b之間的電源電壓VDD ODT 目標的碼字的符號的圖。
參照圖18A，與圖16A所示發射器110a相比，發射器110b可更包括耦合至PAM-4編碼器112中的編碼電路900的第一符號反相部分1810，且接收器120b可更包括耦合至PAM-4解碼器122中的解碼電路1300的第二符號反相部分1820。另外，根據接收器120b的操作效能，接收器120b可包括連接於電源電壓VDD線與通道130之間的端接電路128b。端接電路128b可包括連接於電源電壓VDD與通道130之間的端接電阻器R4。端接電路128b可包括連接至不同電壓(即，針對包括許多符號位準-3的碼字位準的電源電壓VDD)的非對稱ODT，所述多個符號位準-3與在編碼電路900的MTA查找表302中作為接地電壓VSS ODT目標提供的接地電壓VSS位準對應。
第一符號反相部分1810及第二符號反相部分1820可接收自圖11所示模式暫存器115及圖14所示模式暫存器125提供的ODT控制訊號MRS_ODT。ODT控制訊號MRS_ODT是指示發射器110b與接收器120b之間的ODT狀態是對稱ODT狀態亦或非對稱ODT狀態的訊號。
在設備100(圖1)加電之後的初始化操作中，可檢查發射器110b與接收器120b之間的ODT狀態。當發射器110b與接收器120b之間的ODT狀態被確定為相同的接地電壓VSS ODT狀態(即，對稱ODT狀態時)，發射器110b的模式暫存器115及接收器120b的模式暫存器125中的每一者可儲存第一邏輯位準 (例如，邏輯低位準)的ODT控制訊號MRS_ODT。第一邏輯位準的ODT控制訊號MRS_ODT可被提供為預設ODT控制訊號。當發射器110b與接收器120b之間的ODT狀態被確定為非對稱ODT狀態時，模式暫存器115及125可儲存第二邏輯位準(例如，邏輯高位準)的ODT控制訊號MRS_ODT。
在包括發射器110b與接收器120b之間的接地電壓VSS ODT的對稱ODT狀態下，第一符號反相部分1810可因應於第一邏輯位準的ODT控制訊號MRS_ODT而將自編碼電路900輸出的碼字發射至輸出緩衝器116。輸出緩衝器116可向通道130發射具有與符號位準-3、-1、+1或+3對應的當前位準及圖17中闡述的DC成本值的碼字。
在包括發射器110b及接收器120b之間的電源電壓VDD ODT的非對稱ODT狀態下，第一符號反相部分1810可因應於第二邏輯的ODT控制訊號MRS_ODT而將自編碼電路900輸出的碼字的符號位元之中的MSB位元反相。如圖19A中所示，第一符號反相部分1810針對符號位準-3的符號位元00將MSB位元反相，以將MSB位元轉換成符號位準+3的符號位元10。第一符號反相部分1810可針對符號位準-1的符號位元01將MSB位元反相，以將MSB位元轉換成符號位準+1的符號位元11。第一符號反相部分1810可針對符號位準+1的符號位元11將MSB位元反相，以將MSB位元轉換成符號位準-1的符號位元01。第一符號反相部分1810可針對符號位準+3的符號位元10將MSB位元反相，以將 MSB位元轉換成符號位準-3的符號位元00。
在非對稱ODT狀態下，自編碼電路900輸出的碼字的符號位準-3、-1、+1及+3可分別被輸出為符號位準+3、+1、-1及-3(其符號位準的符號被第一符號反相部分1810反相)。可根據由第一符號反相部分1810反相的符號位準+3、+1、-1及-3如圖19B中所示對發射器110b的輸出緩衝器116、通道130及接收器120b的端接電路128b進行建模。參照圖19B，為了通道130的阻抗匹配，端接電阻器R4可被設定成等於通道130的電阻值R的電阻值R。輸出緩衝器116的上拉電晶體PU及下拉電晶體PD中的每一者可根據碼字的符號位準+3、+1、-1或-3而不同地表示上拉建模電阻值R1及下拉建模電阻值R2。
舉例而言，針對由第一符號反相部分1810反相的符號位準+3，上拉建模電阻值R1可由電阻值R表示且下拉建模電阻值R2可由無窮大值表示。據以，符號位準+3可具有零(0)當前位準及零(0)DC成本值。針對經反相符號位準+1，由於上拉建模電阻值R1由電阻值1.5R表示且下拉建模電阻值R2由電阻值3R表示，因此符號位準+1可具有5VDD/18電流位準及DC成本值5。針對經反相符號位準-1，由於上拉建模電阻值R1由電阻值3R表示且下拉建模電阻值R2由電阻值1.5R表示，因此符號位準-1可具有8VDD/18電流位準及DC成本值8。針對經反相符號位準-3，上拉建模電阻值R1可由無窮大值表示且下拉建模電阻值R2可由電阻值R表示。據以，符號位準-3可具有9VDD/18電流 位準及DC成本值9。在電源電壓VDD ODT狀態下，隨著碼字的符號位準+3的數目增加，碼字可被編碼以便以低功率被發射。
在圖18A中，第二符號反相部分1820可因應於第一邏輯位準的ODT控制訊號MRS_ODT而將藉由輸入緩衝器126接收的碼字提供至解碼電路1300，以轉換成資料叢發。
第二符號反相部分1820可因應於第二邏輯位準的ODT控制訊號MRS_ODT而將藉由輸入緩衝器126接收的碼字的符號位元之中的MSB位元反相。第二符號反相部分1820可針對由第一符號反相部分1810反相的MSB符號位元將MSB符號位元反相，以將MSB符號位元轉換成自編碼電路900輸出的原始碼字。由第二符號反相部分1820轉換成原始碼字的碼字可被提供至解碼電路1300，以被恢復成資料叢發。
舉例而言，使用者資料00000011可被配置成使得第一資料位元0被發射至DBI訊號線且藉由由PAM-4編碼器112實行的圖2所示7至8位元編碼200進行編碼，剩餘的7個位元0000011包括使用MTA查找表302的具有符號位準-3、-3、-3及+1的碼字。
在接地電壓VSS ODT狀態(即，對稱ODT狀態，其中發射器110b與接收器120b之間的ODT狀態相同)下，當具有符號位準-3、-3、-3及+1的碼字被發射至通道130時，平均DC成本值可被計算為(0+0+0+8)/4=2。在其中發射器110b的接地電壓VSS ODT狀態與接收器120b的電源電壓VDD ODT狀態彼此不同的非對稱ODT狀態下，具有由第一符號反相部分1810反相的符 號位準+3、+3、+3及-1的碼字被發射至通道130，平均DC成本值可被計算為(0+0+0+8)/4=2。亦即，當使用MTA查找表302產生的碼字被發射至發射器110b與接收器120b之間的通道130時，平均DC成本值在對稱ODT狀態與非對稱ODT狀態中是相同的。
如參照圖18A、圖19A及圖19B所述，由發射器110b的PAM-4編碼器112產生的接地電壓VSS ODT目標的碼字可被配置成由第一符號反相部分1810轉換成通道130的電源電壓VDD ODT的碼字，且由第二符號反相部分1820轉換成原始接地電壓VSS ODT目標的碼字。
參照圖18B，與圖18A相比，發射器110b中的MTA查找表302可包括包含被施加至電源電壓VDD ODT目標的許多符號位準+3的碼字符號，且接收器120b的端接電路128b'可連接於通道130與接地電壓VSS線之間。包括接地電壓VSS ODT的非對稱ODT狀態可處於發射器110b與接收器120b之間。
第一符號反相部分1810可因應於第二邏輯位準的ODT控制訊號MRS_ODT而將自編碼電路900輸出的碼字的符號位元之中的MSB位元反相。據以，可藉由第一符號反相部分1810將自MTA查找表302提供的電源電壓VDD ODT目標的碼字轉換成通道130的接地電壓VSS ODT的碼字。
第二符號反相部分1820可因應於第二邏輯位準的ODT控制訊號MRS_ODT而將藉由輸入緩衝器126接收的用於接地電壓VSS ODT的碼字的符號位元之中的MSB位元反相。據以，可 藉由第二符號反相部分1820將接收到的用於接地電壓VSS ODT的碼字轉換成原始電源電壓VDD ODT目標的碼字。
圖20是包括根據本發明概念實施例的編碼及解碼設備的記憶體系統1500的第一實例的方塊圖。
參照圖20，記憶體系統1500可包括記憶體控制器1510及記憶體裝置1520。記憶體系統1500可指積體電路、電子裝置或系統、智慧型電話、平板PC、電腦、伺服器、工作站、可攜式通訊終端、個人數位助理(PDA)、可攜式多媒體播放器(PMP)、例如其他合適的電腦等計算裝置、虛擬機或其虛擬計算裝置等。作為另一選擇，記憶體系統1500可為計算系統中所包括的組件(例如圖形卡)的一部分。
記憶體控制器1510可藉由通道或記憶體匯流排1530以通訊方式連接至記憶體裝置1520。為了簡潔起見，示出藉由一條訊號線在記憶體控制器1510與記憶體裝置1520之間提供時脈CLK訊號、命令/位址CA訊號及資料DQ，但實際上可藉由多條訊號線或匯流排提供時脈CLK訊號、命令/位址CA訊號及資料DQ。
時脈CLK訊號可藉由記憶體匯流排1530的時脈訊號線自記憶體控制器1510發射至記憶體裝置1520。命令/位址CA訊號可藉由記憶體匯流排1530的命令/位址CA匯流排自記憶體控制器1510發射至記憶體裝置1520。晶片選擇CS訊號可藉由記憶體匯流排1530的晶片選擇CS線自記憶體控制器1510發射至記憶體 裝置1520。被啟用為邏輯高的晶片選擇CS訊號可表示藉由命令/位址CA匯流排發射的命令/位址CA訊號是命令。資料DQ可藉由包括雙向訊號線的記憶體匯流排1530的資料DQ匯流排自記憶體控制器1510發射至記憶體裝置1520或者自記憶體裝置1520發射至記憶體控制器1510。
記憶體控制器1510可包括將資料DQ發射至記憶體裝置1520的資料發射器1512。資料發射器1512可包括被配置成將欲發射至記憶體裝置1520的資料叢發轉換成PAM-4符號的PAM-4編碼器112。資料發射器1512可包括PAM-4編碼器112，所述PAM-4編碼器112將欲藉由資料匯流排發射的資料叢發轉換成包括多個符號的碼字。PAM-4編碼器112可被配置成使用其中在所述多個符號之間未發生MT事件的MTA碼字映射及與所述多個符號的最小功耗相關的MDC碼字映射將資料叢發編碼成與資料叢發對應的碼字。PAM-4編碼器112可提供其中在碼字之間的區塊邊界BB中未發生MT事件的MTA碼字映射。在其中連接至資料匯流排的記憶體控制器1510與記憶體裝置1520之間的ODT狀態相同的對稱ODT狀態下，PAM-4編碼器112可藉由資料匯流排發射第一碼字，且在其中ODT狀態不同的非對稱ODT狀態下，PAM-4編碼器112可將第一碼字的符號位元之中的MSB位元反相，且藉由資料匯流排發射包括經反相的MSB符號位元的第二碼字。
記憶體裝置1520可在記憶體控制器1510的控制下寫入資料DQ或讀取資料DQ。記憶體裝置1520可包括記憶體胞元陣 列1522及資料輸入緩衝器1524。
記憶體胞元陣列1522可包括多條字元線及多條位元線以及形成於字元線與位元線的交叉處的多個記憶體胞元。記憶體胞元陣列1522的記憶體胞元可包括揮發性記憶體胞元(例如，動態隨機存取記憶體(dynamic random access memory，DRAM)胞元、靜態RAM(static RAM，SRAM)胞元等)、非揮發性記憶體胞元(例如，快閃記憶體胞元、電阻式RAM(resistive RAM，ReRAM)胞元等)、相變RAM(phase change RAM，PRAM)胞元、磁性RAM(magnetic RAM，MRAM)胞元或其他類型的記憶體胞元。
記憶體裝置1520可被配置成使用資料輸入緩衝器1524將藉由資料DQ匯流排發射的PAM-4符號接收並解碼。資料輸入緩衝器1524可包括被配置成將PAM-4符號恢復成寫入資料叢發的PAM-4解碼器122。資料輸入緩衝器1524可包括PAM-4解碼器122，所述PAM-4解碼器122藉由資料匯流排接收包括多個符號的碼字且將接收到的碼字恢復成資料叢發。PAM-4解碼器122可被配置成使用其中在所述多個符號之間未發生MT事件的MTA碼字映射及與所述多個符號的最小功耗相關的MDC碼字映射將碼字解碼成與碼字對應的資料叢發。在其中連接至資料匯流排的記憶體控制器1510與記憶體裝置1520之間的ODT狀態相同的對稱ODT狀態下，PAM-4解碼器122可接收第一碼字且將第一碼字恢復成資料叢發，且在其中ODT狀態不同的非對稱ODT狀態下，PAM-4解碼器122可將接收到的第一碼字的符號位元之中的MSB 位元反相，且將包括經反相的MSB符號位元的第二碼字恢復成資料叢發。資料輸入緩衝器1524可提供經解碼的寫入資料叢發，用於寫入記憶體胞元陣列1522。
圖21是示出圖20所示記憶體裝置1520的一部分的方塊圖。
參照圖21，記憶體裝置1520可包括記憶體胞元陣列1522、列解碼器1601、字元線驅動器1602、行解碼器1603、輸入/輸出閘控電路1604、MRS 1605、控制邏輯電路1606、位址緩衝器1607、資料輸入緩衝器1524及資料輸出緩衝器1526。
記憶體胞元陣列1522包括以排列成列及行的矩陣形式提供的多個記憶體胞元。記憶體胞元陣列1522包括連接至記憶體胞元的所述多條字元線WL及所述多條位元線BL。所述多條字元線WL可連接至記憶體胞元的列，且所述多條位元線BL可連接至記憶體胞元的行。
列解碼器1601可選擇連接至記憶體胞元陣列1522的所述多條字元線WL中的任一者。位址緩衝器1607可接收位址訊號ADDR。列解碼器1601可對自位址緩衝器1607接收的列位址ROW_ADDR進行解碼，以選擇與列位址ROW_ADDR對應的任一條字元線WL，且將所選擇的字元線WL連接至被啟用的字元線驅動器1602。行解碼器1603可自記憶體胞元陣列1522的所述多條位元線BL之中選擇某些位元線BL。行解碼器1603可對自位址緩衝器1607接收的行位址COL_ADDR進行解碼，以產生行選擇訊 號，且將由行選擇訊號選擇的位元線BL連接至輸入/輸出閘控電路1604。輸入/輸出閘控電路1604可包括儲存由行選擇訊號選擇的位元線BL的讀取資料的讀取資料鎖存器以及將寫入資料寫入記憶體胞元陣列1522的寫入驅動器。儲存於輸入/輸出閘控電路1604的讀取資料鎖存器中的讀取資料可藉由資料輸出緩衝器1526被提供至資料DQ匯流排。寫入資料可藉由連接至資料DQ匯流排的資料輸入緩衝器1524及藉由輸入/輸出閘控電路1604的寫入驅動器被施加至記憶體胞元陣列1522。
控制邏輯電路1606可接收時脈訊號CLK及命令CMD且產生用於控制記憶體裝置1520的操作時序及/或記憶體操作的控制訊號CTRLS。控制邏輯電路1606可使用控制訊號CTRLS自記憶體胞元陣列1522讀取資料且將資料寫入記憶體胞元陣列1522。
MRS 1605可儲存由控制邏輯電路1606用來配置記憶體裝置1520的操作以設定針對記憶體裝置1520的操作條件的資訊。MRS 1605可包括暫存器，所述暫存器儲存針對用於設定記憶體裝置1520的操作條件的各種操作及控制參數的參數代碼。可由記憶體裝置1520藉由命令/位址CA匯流排接收參數代碼。控制邏輯電路1606可向記憶體裝置1520的電路提供控制訊號CTRLS，以按照由MRS 1605儲存的操作及控制參數中的設定進行操作。控制訊號CTRLS可包括參照圖11、圖14及圖18闡述的第一模式選擇訊號MRS[1：0]及第二模式選擇訊號MTA_Mode。
圖22是包括根據本發明概念實施例的編碼及解碼設備的記憶體系統1700的實例的方塊圖。
參照圖22，記憶體系統1700與圖20所示記憶體系統1500的不同之處在於，記憶體系統1700在記憶體控制器1710中更包括包含PAM-4解碼器122的資料接收器1714，且記憶體裝置1720包括包含PAM-4編碼器112的資料輸出緩衝器1526。
當將自記憶體胞元陣列1522輸出的讀取資料叢發發射至記憶體控制器1710時，記憶體裝置1720可被配置成藉由資料輸出緩衝器1526將PAM-4符號編碼並發射。資料輸出緩衝器1526可包括被配置成將讀取資料轉換成PAM-4符號的PAM-4編碼器112。
記憶體控制器1710可被配置成藉由資料接收器1714將藉由資料DQ匯流排1730發射的PAM-4符號接收並解碼。資料接收器1714可包括被配置成將PAM-4符號恢復成讀取資料叢發的PAM-4解碼器122。
圖23是包括根據本發明概念實施例的編碼及解碼設備的系統3000的實例的方塊圖。
參照圖23，系統3000可包括相機3100、顯示器3200、音訊處理器3300、數據機3400、DRAM 3500a及3500b、快閃記憶體3600a及3600b、I/O裝置3700a及3700b以及應用處理器(下文中被稱為「application processor，AP」)3800。系統3000可被實施為膝上型電腦、行動電話、智慧型電話、平板個人電腦、穿 戴式裝置、健康照護裝置或物聯網(Internet of Thing，IoT)裝置。另外，系統3000可被實施為伺服器或個人電腦。
相機3100可根據使用者的控制拍攝靜態影像或移動影像且可儲存所拍攝的影像/影像資料或將所拍攝的影像/影像資料發射至顯示器3200。音訊處理器3300可處理快閃記憶體裝置3600a及3600b或網路的內容中所包含的音訊資料。數據機3400可調變並發射用於發射/接收有線/無線資料的訊號，且可在接收端處對訊號進行解調以恢復原始訊號。I/O裝置3700a及3700b可包括提供數位輸入功能及/或數位輸出功能的裝置，例如通用串列匯流排(universal serial bus，USB)或儲存器、數位相機、安全數位(secure digital，SD)卡、數位多功能碟(digital versatile disc，DVD)、網路配接器及觸控螢幕等。
AP 3800可控制系統3000的總體操作。AP 3800可控制顯示器3200，以使得在顯示器3200上顯示儲存於快閃記憶體裝置3600a及3600b中的內容的一部分。當藉由I/O裝置3700a及3700b接收到使用者輸入時，AP 3800可實行與所述使用者輸入對應的控制操作。AP 3800可包括控制器3810及介面3830，且可包括加速器區塊，所述加速器區塊是人工智慧(artificial intelligence，AI)資料操作的專用電路；或可包括與AP 3800分離的加速器晶片3820。可另外地向加速器區塊或加速器晶片3820安裝DRAM 3500b。加速器是實行AP 3800的特定功能的功能區塊。加速器可包括：圖形處理單元(graphics processing unit，GPU)，是專用於圖形資料 處理的功能區塊；神經處理單元(neural processing unit，NPU)，是用於實行AI計算及推斷的區塊；及資料處理單元(data processing unit，DPU)，是專用於資料發射的區塊。
系統3000可包括多個DRAM 3500a及3500b。AP 3800可藉由符合電子裝置工程聯合委員會(Joint Electron Device Engineering Council，JEDEC)標準的命令及模式暫存器(mode register，MRS)設定來控制DRAM 3500a及3500b，或者可藉由設定DRAM介面協定與DRAM 3500a及3500b進行通訊，以使用公司特有功能，例如低電壓/高速度/可靠性及循環冗餘檢查(cyclic redundancy check，CRC)/錯誤更正碼(error correction code，ECC)功能。舉例而言，AP 3800可經由符合JEDEC標準(例如低功率雙倍資料速率4(Low Power Double Data Rate 4，LPDDR4)及LPDDR5)的介面與DRAM 3500a進行通訊，且加速器區塊或加速器晶片3820可藉由設定新的DRAM介面協定與DRAM 3500a進行通訊以控制DRAM 3500b進行加速，以具有較DRAM 3500a的頻寬大的頻寬。
儘管圖23僅示出兩個DRAM 3500a及3500b，但本發明概念並不僅限於此。只要滿足AP 3800或加速器晶片3820的頻寬、因應速度及電壓條件，可存在任何記憶體，例如PRAM、SRAM、MRAM、電阻式隨機存取記憶體(Resistive Random Access Memory，RRAM)、鐵電隨機存取記憶體(Ferroelectric Random Access Memory，FRAM)或混合RAM。DRAM 3500a及3500b具有較I/O 裝置3700a及3700b或快閃記憶體3600a及3600b相對小的延時及頻寬。DRAM 3500a及3500b可在系統3000通電時被初始化，可在操作系統及應用資料在上面被加載時用作操作系統及應用資料的臨時存儲位置，或可用作各種軟體代碼的執行空間。
在DRAM 3500a及3500b中，可實行加法/減法/乘法/除法運算、向量運算、位址運算或快速傅立葉變換(fast Fourier transform，FFT)運算。另外，在DRAM 3500a及3500b中，可實行用於推斷的功能。此處，可使用人工神經網路在深度學習演算法中實行推斷。深度學習演算法可包括藉由各種資料訓練模型的訓練操作及使用訓練後的模型辨識資料的推斷操作。在實施例中，對使用者經由相機3100拍攝的影像進行訊號處理並將影像儲存於DRAM 3500b中，且加速器區塊或加速器晶片3820可使用儲存於DRAM 3500b中的資料及用於推斷的功能來實行辨識資料的AI資料運算。
系統3000可包括多個儲存器裝置或多個快閃記憶體3600a及3600b，所述多個儲存器裝置具有較DRAM 3500a及3500b的容量大的容量。快閃記憶體裝置3600a及3600b可包括記憶體控制器3610及快閃記憶體3620。加速器區塊或加速器晶片3820可使用快閃記憶體裝置3600a及3600b實行訓練操作及AI資料運算。在實施例中，快閃記憶體3600a及3600b可使用包括於記憶體控制器3610中的操作單元來更高效地實行由AP 3800及/或加速器晶片3820實行的訓練操作及推斷AI資料操作。快閃記憶體 3600a及3600b可儲存藉由相機3100所拍的圖像或經由資料網路傳輸的資料。舉例而言，快閃記憶體3600a及3600b可儲存擴增實境/虛擬實境內容、高清晰度(high definition，HD)內容或超高清晰度(ultra high definition，UHD)內容。
系統3000可在組件之間發射或接收用於高速操作的訊號。系統3000中的相機3100、顯示器3200、音訊處理器3300、數據機3400、DRAM 3500a及3500b、快閃記憶體3600a及3600b、I/O裝置3700a及3700b及/或AP 3800可包括參照圖1至圖19B闡述的發射器110及接收器120。發射器110包括編碼器，所述編碼器將欲藉由資料匯流排發射的資料叢發轉換成包括多個符號的碼字。所述編碼器被配置成使用具有與所述多個符號的最小功耗相關的最小DC電流(MDC)成本的碼字映射及在所述多個符號之間未發生最大變遷(MT)事件的最大變遷避免(MTA)碼字映射來將所述資料叢發編碼成與所述資料叢發對應的碼字。編碼器可提供其中在碼字之間的區塊邊界中未發生MT事件的MTA碼字映射。在其中連接至資料匯流排的發射器110與接收器120之間的ODT狀態相同的對稱ODT狀態下，編碼器可藉由資料匯流排發射第一碼字，且在其中ODT狀態不同的非對稱ODT狀態下，編碼器可對第一碼字的符號位元之中的MSB位元進行反相，且藉由資料匯流排發射包括經反相的MSB符號位元的第二碼字。
接收器120包括解碼器，所述解碼器藉由資料匯流排接收包括多個符號的碼字，且將接收到的碼字恢復成資料叢發。解 碼器可被配置成使用其中在所述多個符號之間未發生MT事件的MTA碼字映射及與所述多個符號的最小功耗相關的MDC碼字映射來將碼字解碼成與碼字對應的資料叢發。在其中連接至資料匯流排的發射器110與接收器120之間的ODT狀態相同的對稱ODT狀態下，解碼器可接收第一碼字且將第一碼字恢復成資料叢發，且在其中ODT狀態不同的非對稱ODT狀態下，可對接收到的第一碼字的符號位元之中的MSB位元進行反相，且將包括經反相的MSB符號位元的第二碼字恢復成資料叢發。
儘管已參照本發明概念的實施例具體示出及闡述了本發明概念，然而應理解，在不背離以下申請專利範圍的精神及範圍的條件下，可在形式及細節上進行各種改變。
100:設備
110:發射器
112:PAM-4編碼器
114、124:邏輯電路
116:輸出緩衝器
118、128:端接電路
120:接收器
122:PAM-4解碼器
126:輸入緩衝器
130:通道

Claims (16)

  1. 一種編碼及解碼設備，包括：發射器，連接至資料匯流排，其中所述發射器包括PAM-4編碼器，所述PAM-4編碼器被配置成將欲藉由所述資料匯流排發射的資料叢發轉換成多個碼字，所述多個碼字各自包括多個符號，其中所述PAM-4編碼器被配置成使用其中在所述多個符號之間未發生最大變遷事件的最大變遷避免碼字映射及與所述多個符號的最小功耗相關的最小直流電流碼字映射來將所述資料叢發編碼成與所述資料叢發對應的碼字，其中所述PAM-4編碼器更被配置成在其中連接至所述資料匯流排的接收器的晶粒上端接狀態與所述發射器的晶粒上端接狀態相同的對稱晶粒上端接狀態下藉由所述資料匯流排發射所述多個碼字之中的第一碼字，其中所述PAM-4編碼器更被配置成在其中所述接收器的所述晶粒上端接狀態與所述發射器的所述晶粒上端接狀態不同的非對稱晶粒上端接狀態下將所述第一碼字的符號位元之中的最高有效位元反相且發射所述多個碼字之中的包括經反相的所述最高有效位元的第二碼字。
  2. 如請求項1所述的編碼及解碼設備，其中所述PAM-4編碼器更被配置成向所述資料匯流排提供其中在所述多個碼字之間的區塊邊界中未發生最大變遷事件的所述最大變遷避免碼字映射。
  3. 如請求項1所述的編碼及解碼設備，其中所述PAM-4編碼器更被配置成當在所述多個碼字之間的區塊邊界中在所述多個碼字之中的前一碼字的最末符號與所述多個碼字之中的當前碼字的第一符號之間發生所述最大變遷事件時，將所述當前碼字反相且藉由所述資料匯流排發射經反相的所述當前碼字。
  4. 如請求項1所述的編碼及解碼設備，其中所述PAM-4編碼器更被配置成當所述碼字的符號位元之中的最低有效位元值是特定值時，將所述碼字反相且藉由所述資料匯流排發射經反相的所述碼字。
  5. 一種編碼及解碼設備，包括：發射器，連接至資料匯流排，其中所述發射器包括PAM-4編碼器，所述PAM-4編碼器被配置成將欲藉由所述資料匯流排發射的資料叢發轉換成多個碼字，所述多個碼字各自包括多個符號，其中所述PAM-4編碼器包括：邏輯電路，表示所述資料叢發與所述多個碼字之間的相關性，其中所述邏輯電路包括與所述PAM-4編碼器的操作要求相關的碼字映射，其中所述PAM-4編碼器的所述操作要求包括所述多個符號之間的最大變遷避免要求及與所述多個符號的最小功耗相關的最小直流電流要求；以及編碼電路，被配置成使用所述邏輯電路向所述資料匯流排提供與所述資料叢發對應的所述多個碼字；以及輸出緩衝器，被配置成在其中連接至所述資料匯流排的接收 器的晶粒上端接狀態與所述發射器的晶粒上端接狀態相同的對稱晶粒上端接狀態下藉由所述資料匯流排發射所述多個碼字之中的第一碼字，其中所述PAM-4編碼器更被配置成在其中所述接收器的所述晶粒上端接狀態與所述發射器的所述晶粒上端接狀態不同的非對稱晶粒上端接狀態下將所述第一碼字的符號位元之中的最高有效位元反相且產生所述多個碼字之中的包括經反相的所述最高有效位元的第二碼字，且其中所述輸出緩衝器更被配置成藉由所述資料匯流排發射所述第二碼字。
  6. 如請求項5所述的編碼及解碼設備，其中所述PAM-4編碼器被配置成提供查找表以將16個位元的資料叢發分割成兩個半資料叢發，將所述兩個半資料叢發的各8個位元中的1位元值發送至資料匯流排反相訊號線以將一對1位元值編碼至所述資料匯流排反相訊號線的符號中，對各所述兩個半資料叢發的剩餘7個位元實行7：8位元編碼，根據所述7：8位元編碼產生包括具有至少四個位準的四個符號的多個碼字，且針對所述兩個半資料叢發設定所述多個碼字之間的區塊邊界。
  7. 如請求項6所述的編碼及解碼設備，其中所述邏輯電路包括：第一查找表，支援所述最大變遷避免要求；第二查找表，支援所述最小直流電流要求；以及 第三查找表，支援所述最大變遷避免要求及所述最小直流電流要求二者，其中所述多個碼字之中的碼字的各所述多個符號具有-3位準、-1位準、+1位準及+3位準中的一者，所述+3位準是最高電流位準且所述-3位準是最低電流位準。
  8. 如請求項7所述的編碼及解碼設備，其中所述第三查找表包括根據每一碼字的所述多個符號中的所述-3位準、所述-1位準或所述+1位準而不具有所述+3位準的符號編碼的碼字映射，其中在每一碼字的所述多個符號之間未發生自所述-3位準至所述+3位準或自所述位準+3至所述位準-3的最大變遷事件。
  9. 如請求項8所述的編碼及解碼設備，其中所述第一查找表包括其中在每一碼字的所述多個符號之間未發生最大變遷事件且在所述區塊邊界中未發生最大變遷事件的所述碼字映射。
  10. 如請求項8所述的編碼及解碼設備，其中所述第二查找表包括其中藉由使得每一碼字的所述多個符號之間的所述最大變遷事件能夠出現最多兩次而使所述多個符號之間的所述最大變遷事件出現兩次或一次的所述碼字映射。
  11. 如請求項8所述的編碼及解碼設備，其中所述邏輯電路更包括部分地支援所述最大變遷避免要求及所述最小直流電流要求的第四查找表。
  12. 如請求項11所述的編碼及解碼設備，其中所述第四查找表包括其中在每一碼字的所述多個符號之間未發生最大 變遷事件且在所述區塊邊界中使得能夠進行所述最大變遷事件的所述碼字映射。
  13. 如請求項11所述的編碼及解碼設備，其中所述第四查找表包括其中藉由使得每一碼字的所述多個符號之間的所述最大變遷事件能夠出現最多一次而使所述多個符號之間的所述最大變遷事件出現一次或不出現的所述碼字映射。
  14. 如請求項6所述的編碼及解碼設備，其中所述編碼電路更被配置成當在所述區塊邊界中在所述多個碼字之中的前一碼字的最末符號與所述多個碼字之中的當前碼字的第一符號之間發生最大變遷事件時，將所述當前碼字反相且藉由所述資料匯流排發射經反相的所述當前碼字。
  15. 如請求項5所述的編碼及解碼設備，更包括記憶體控制器，所述記憶體控制器被配置成將欲作為所述多個碼字中的給定一個碼字發射的寫入資料發射至連接至資料線的記憶體裝置。
  16. 如請求項5所述的編碼及解碼設備，更包括記憶體裝置，所述記憶體裝置被配置成將欲作為所述多個碼字中的給定一個碼字發射的讀取資料發射至連接至資料線的記憶體控制器。
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