KR102449725B1 - 판정 궤환 등화기 - Google Patents

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제니퍼 이. 테일러
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마이크론 테크놀로지, 인크.
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Abstract

입력 신호(81)를 수신하도록 구성된 제1 입력(102), 기준 신호(83)를 수신하도록 구성된 제2 입력(104) 및 조정 신호(86)를 수신하도록 구성된 제3 입력을 포함하는 등화기(70, 244)를 포함하는 디바이스(10). 등화기(70, 244)는 또한 정정된 신호(88)를 송신하도록 구성된 제1 출력을 포함하며, 정정된 신호(88)는 입력 신호(81), 기준 신호(83) 및 클록 신호(56)를 통해 제어되는 데이터 출력들에 기초하여 생성되고, 데이터 출력들은 제1 조정 신호(86)에 기초하여 수정되며, 정정된 신호는 입력 신호(81)의 수신 이전에 제1 입력(102)에 수신된 데이터 비트에 기초하여 입력 신호(81) 상의 심볼간 간섭을 상쇄한다.

Description

판정 궤환 등화기
본 개시의 실시 예들은 개괄적으로 반도체 메모리 디바이스 분야에 관한 것이다. 보다 구체적으로, 본 개시의 실시 예들은 반도체 메모리 디바이스의 판정 궤환 등화기(DFE, decision feedback equalizer)를 사용하여 송신된 신호들의 왜곡을 정정하는 것에 관한 것이다.
메모리 디바이스의 데이터 속도를 비롯한 메모리 디바이스들의 가동 속도는 시간이 흐르면서 증가하고 있다. 메모리 디바이스의 속도 증가의 부작용으로서, 왜곡으로 인한 데이터 오류가 증가할 수 있다. 예를 들어, 송신된 데이터 사이에 이전에 수신된 데이터가 현재 수신된 데이터에 영향을 미치는 심볼간 간섭이 발생할 수 있다(예를 들어, 이전에 수신된 데이터가 이후에 수신된 데이터에 영향을 미치고 간섭한다). 이러한 간섭을 정정하는 한 가지 방법은 송신된 데이터에 대한 채널의 영향을 상쇄(즉, 무효화, 완화 또는 상쇄)하도록 프로그래밍될 수 있는 판정 궤환 등화기(DFE) 회로를 사용하는 것이다.
추가로, 전송된 신호들의 왜곡을 정정하는 것은 변함없이 중요하다. 그러나, 종래의 왜곡 정정 기술들은 신호의 왜곡을 적절히 보정하지 못할 수 있다. 종래의 왜곡 보정 기술들의 느린 프로세스들로 인한 오류들은 최종 데이터에 추가 왜곡을 야기함에 따라, 메모리 디바이스들 내에서 전송되는 데이터의 신뢰성을 감소시킨다.
본 개시의 다양한 양태는 이하의 구체적인 내용을 읽고 다음 도면들을 참조하면 더 잘 이해될 수 있다:
도 1은 본 개시의 일 실시 예에 따른, 메모리 디바이스의 특정 특징부들을 도시하는 간략화된 블록도이다;
도 2는 본 개시의 일 실시 예에 따른, 도 1의 I/O 인터페이스의 데이터 송수신기를 도시하는 블록도를 도시한다;
도 3은 본 개시의 일 실시 예에 따른, 도 2의 데이터 송수신기의 일 실시 예의 블록도를 도시한다;
도 4는 본 개시의 일 실시 예에 따른, 도 2의 데이터 송수신기의 제2 실시 예의 블록도를 도시한다;
도 5는 본 개시의 일 실시예에 따른, 왜곡 정정 회로의 블록도를 도시한다;
도 6은 본 개시의 일 실시 예에 따른, 도 5의 판정 궤환 등화기(DFE)의 일 부분의 회로도를 도시한다;
도 7은 본 개시의 일 실시예에 따른, 왜곡 정정 회로의 제2 실시 예를 도시한다;
도 8은 본 개시의 일 실시 예에 따른, 도 7의 DFE의 일 부분의 회로도를 도시한다;
도 9는 본 개시의 일 실시예에 따른, 왜곡 정정 회로의 제3 실시 예를 도시한다;
도 10은 본 개시의 일 실시예에 따른, 왜곡 정정 회로의 제4 실시 예를 도시한다;
도 11은 본 개시의 일 실시 예에 따른, 도 10의 DFE의 일 부분의 회로도를 도시한다;
도 12는 본 개시의 일 실시예에 따른, 왜곡 정정 회로의 제5 실시 예를 도시한다;
도 13은 본 개시의 일 실시예에 따른, 왜곡 정정 회로의 제6 실시 예를 도시한다; 그리고
도 14는 본 개시의 일 실시예에 따른, 왜곡 정정 방법의 흐름도를 도시한다.
아래에서 하나 이상의 구체적인 실시 예가 설명될 것이다. 이러한 실시 예들에 대한 간결한 설명을 제공하기 위해, 실제 구현의 모든 특징이 본 명세서에서 설명되는 것은 아니다. 임의의 공학 또는 설계 프로젝트에서와 같은 임의의 상기한 실제 구현의 개발시, 많은 특정 구현에 대한 결정이 구현별로 다를 수 있는 개발자의 특정 목표들, 이를테면 시스템 관련 및 비즈니스 관련 제약 조건들의 준수를 달성하기 위해 이루어져야 한다. 더욱이, 그러한 개발 노력은 복잡하고 시간 소모가 클 수 있지만, 그럼에도 불구하고 본 개시의 이점을 갖는 통상의 기술자들에게는 설계, 제작 및 제조의 일상적인 일일 것이라는 것이 이해되어야 한다.
왜곡 정정 기술들을 수행하기 위해 메모리 디바이스의 궤환 등화기(DFE)를 사용하는 것은 예를 들어, 메모리 디바이스의 수신된 데이터에서의 왜곡을 정확하게 보상하는데 유용할 수 있다. 이는 정확한 값들이 메모리 디바이스의 메모리에 저장되는 것을 보장한다. DFE는 이전 비트 데이터로부터 초래된 왜곡을 보상하기 위한 정정 값들을 생성하기 위해 이전 비트 데이터를 사용할 수 있다. 예를 들어, 최근 이전 비트는 이전의 몇몇 데이터 포인트를 송신한 비트보다 현재 비트에 더 많은 왜곡 효과를 가져서, 정정 값들이 두 비트 사이에서 상이하게 할 수 있다. 이러한 레벨들을 정정에 이용하여, DFE는 송신된 비트의 왜곡을 정정하도록 동작할 수 있다.
일부 실시 예에서, DFE는 왜곡 정정 계수를 정확하게 계산하기 위해 이전 데이터의 다수의 비트를 이용할 수 있다. 추가의 실시 예들에서, 다수의 비트가 수신 및 처리될 때, DFE는 최근 비트로부터 왜곡된 비트에 대한 정정 전압을 수신하지 않을 수 있는데, 이는 최근 비트로부터 정정 전압을 기다리는 동안 왜곡된 비트를 정정하는 시간 지연이 추가될 수 있기 때문이다. 이러한 기술 및 관련 하드웨어는 이전 비트의 가정된 값(예를 들어, 논리 하이 또는 논리 로우)으로부터 왜곡된 비트에 정정을 적용하고, 이러한 비트를 선택 회로에 전달함으로써 이전 비트들을 수신하는 지연으로 인한 왜곡된 비트들을 정정하는 지연을 감소시킨다. 이전 비트가 알려지면, 가정을 이용하여 정정된 왜곡된 비트로부터 정확한 왜곡된 비트의 선택이 이루어진다. 이러한 기술 및 관련 하드웨어는 다수의 비트가 거의 동시에 수신 및 처리될 수 있게 하여, 종래의 DFE 솔루션들을 통해 실현될 수 있는 것보다 더 신속하게 수신된 비트들의 왜곡을 처리할 수 있는 매우 효율적인 시스템으로 이어질 수 있다.
이제 도면들을 참조하면, 도 1은 메모리 디바이스(10)의 특정 특징부들을 도시하는 간략화된 블록도이다. 구체적으로, 도 1의 블록도는 메모리 디바이스(10)의 특정 기능을 도시하는 기능 블록도이다. 일 실시 예에 따르면, 메모리 디바이스(10)는 더블 데이터 속도 유형 5 동기식 동적 랜덤 액세스 메모리(DDR5 SDRAM) 디바이스일 수 있다. DDR5 SDRAM의 다양한 특징부들은 DDR SDRAM의 이전 세대들에 비해 전력 소비 감소, 대역폭 증가 및 저장 용량 증가를 가능하게 한다.
메모리 디바이스(10)는 다수의 메모리 뱅크(12)를 포함할 수 있다. 메모리 뱅크들(12)은 예를 들어, DDR5 SDRAM 메모리 뱅크들일 수 있다. 메모리 뱅크들(12)은 듀얼 인라인 메모리 모듈들(DIMMS) 상에 배열되는 하나 이상의 칩(예를 들어, SDRAM 칩) 상에 제공될 수 있다. 각 DIMM은 이해될 바와 같이, 다수의 SDRAM 메모리 칩(예를 들어, x8 또는 x16 메모리 칩)을 포함할 수 있다. 각 SDRAM 메모리 칩은 하나 이상의 메모리 뱅크(12)를 포함할 수 있다. 메모리 디바이스(10)는 다수의 메모리 뱅크(12)를 갖는 단일 메모리 칩(예를 들어, SDRAM 칩)의 일 부분을 나타낸다. DDR5의 경우, 메모리 뱅크들(12)이 추가 배열되어 뱅크 그룹들을 형성할 수 있다. 예를 들어, 8 기가비트(Gb) DDR5 SDRAM의 경우, 메모리 칩은 각 뱅크 그룹이 2개의 메모리 뱅크를 포함하는 8개의 뱅크 그룹으로 배열되어, 16개의 메모리 뱅크(12)를 포함할 수 있다. 예를 들어, 16 GB DDR5 SDRAM의 경우, 메모리 칩은 각 뱅크 그룹이 4개의 메모리 뱅크를 포함하는 8개의 뱅크 그룹으로 배열되어, 32개의 메모리 뱅크(12)를 포함할 수 있다. 전체 시스템의 설계 및 응용에 따라 메모리 디바이스(10) 상의 메모리 뱅크들(12)의 다양한 다른 구성, 조직 및 크기가 이용될 수 있다.
메모리 디바이스(10)는 외부 디바이스들과 신호들을 교환(예를 들어, 수신 및 송신)하도록 구성된 명령 인터페이스(14) 및 입/출력(I/O) 인터페이스(16)를 포함할 수 있다. 명령 인터페이스(14)는 프로세서 또는 제어기와 같은 외부 디바이스(도시되지 않음)로부터 다수의 신호(예를 들어, 신호 (15))를 제공하도록 구성된다. 프로세서 또는 제어기는 데이터의 송수신이 메모리 디바이스(10)에 기록되거나 이로부터 판독될 수 있게 하기 위한 다양한 신호(15)를 메모리 디바이스(10)에 제공할 수 있다.
이해될 바와 같이, 명령 인터페이스(14)는 예를 들어, 신호들(15)의 적절한 핸들링을 보장하기 위한 클록 입력 회로(18) 및 명령 어드레스 입력 회로(20)와 같은 다수의 회로를 포함할 수 있다. 명령 인터페이스(14)는 외부 디바이스로부터 하나 이상의 클록 신호를 수신할 수 있다. 일반적으로, 더블 데이터 속도(DDR) 메모리는 여기서 실제 클록 신호(Clk_t/) 및 상보적 클록 신호(Clk_c)로 지칭되는 시스템 클록 신호들의 차동 쌍을 이용한다. DDR에 대한 양의 클록 에지는 상승하는 실제 클록 신호(Clk_t/)가 하강하는 상보적 클록 신호(Clk_c)와 교차하는 지점을 나타내는 한편, 음의 클록 에지는 하강하는 실제 클록 신호(Clk_t)의 전이 및 상보적 클록 신호(Clk_c)의 상승을 나타낸다. 명령들(예를 들어, 판독 명령, 기록 명령 등)은 통상적으로 클록 신호의 양의 에지들 상에서 입력되고 데이터는 양 및 음의 클록 에지들 양자 상에서 송신 또는 수신된다.
클록 입력 회로(18)는 실제 클록 신호(Clk_t/) 및 상보적 클록 신호(Clk_c)를 수신하고 내부 클록 신호(CLK)를 생성한다. 내부 클록 신호(CLK)는 지연 고정 루프(DLL) 회로와 같은 내부 클록 생성기(30)에 공급된다. 내부 클록 생성기(30)는 수신된 내부 클록 신호(CLK)에 기초하여 위상 제어된 내부 클록 신호(LCLK)를 생성한다. 위상 제어된 내부 클록 신호(LCLK)는 예를 들어, I/O 인터페이스(16)에 공급되고, 판독된 데이터의 출력 타이밍을 결정하기 위한 타이밍 신호로서 사용된다.
내부 클록 신호(CLK)는 또한 메모리 디바이스(10) 내의 다양한 다른 구성요소에 제공될 수 있고 다양한 추가 내부 클록 신호를 생성하는데 사용될 수 있다. 예를 들어, 내부 클록 신호(CLK)는 명령 디코더(32)에 제공될 수 있다. 명령 디코더(32)는 명령 버스(34)로부터 명령 신호들을 수신할 수 있고 다양한 내부 명령을 제공하도록 명령 신호들을 디코딩할 수 있다. 예를 들어, 명령 디코더(32)는 위상 제어된 내부 클록 신호(LCLK)의 생성을 조정하기 위해 버스(36)를 통해 내부 클록 생성기(30)에 명령 신호들을 제공할 수 있다. 위상 제어된 내부 클록 신호(LCLK)는 예를 들어, I/O 인터페이스(16)를 통해 데이터를 클로킹하는데 사용될 수 있다.
또한, 명령 디코더(32)는 판독 명령들, 기록 명령들, 모드-레지스터 세트 명령들, 활성화 명령들 등과 같은 명령들을 디코딩하고, 버스 경로(40)를 통해 명령에 대응하는 특정 메모리 뱅크(12)에 대한 액세스를 제공할 수 있다. 이해될 바와 같이, 메모리 디바이스(10)는 메모리 뱅크들(12)에 대한 액세스를 가능하게 하기 위한 로우 디코더들 및 컬럼 디코더들과 같은 다양한 다른 디코더를 포함할 수 있다. 일 실시 예에서, 각 메모리 뱅크(12)는 메모리 뱅크들(12)로 그리고 그것들로부터의 명령들의 실행을 가능하게 하기 위해 필요한 디코딩(예를 들어, 로우 디코더 및 컬럼 디코더), 뿐만 아니라 타이밍 제어 및 데이터 제어와 같은 다른 특징들을 제공하는 뱅크 컨트롤 블록(22)을 포함한다. 메모리 뱅크들(12) 및 뱅크 컨트롤 블록들(22)은 메모리 어레이(23)로 총칭될 수 있다.
메모리 디바이스(10)는 프로세서와 같은 외부 디바이스로부터 수신된 명령/어드레스 신호들에 기초하여 판독 명령들 및 기록 명령들과 같은 동작들을 실행한다. 일 실시 예에서, 명령/어드레스 버스는 명령/어드레스 신호들을 수용하기 위한 14 비트 버스일 수 있다(CA<13:0>). 명령/어드레스 신호들은 클록 신호들(Clk_t/ 및 Clk_c)을 사용하여 명령 인터페이스(14)에 클로킹된다. 명령 인터페이스는 예를 들어, 명령 디코더(32)를 통해 메모리 뱅크들(12)에 대한 액세스를 제공하기 위해 명령들을 송수신하도록 구성된 명령 어드레스 입력 회로(20)를 포함할 수 있다. 추가로, 명령 인터페이스(14)는 칩 선택 신호(CS_n)를 수신할 수 있다. CS_n 신호는 메모리 디바이스(10)가 착신 CA<13:0> 버스 상의 명령들을 처리할 수 있게 한다. 메모리 디바이스(10) 내 특정 뱅크들(12)에 대한 액세스는 명령들을 이용하여 CA<13:0> 버스 상에서 인코딩된다.
추가로, 명령 인터페이스(14)는 다수의 다른 명령 신호를 수신하도록 구성될 수 있다. 예를 들어, 메모리 디바이스(10) 내 적절한 임피던스 매칭을 가능하게 하기 위해 명령/어드레스 온 다이 터미네이션(CA_ODT) 신호가 제공될 수 있다. 예를 들어 시동 동안, 명령 인터페이스(14), 상태 레지스터들, 상태 기계들 등을 리셋하기 위해서는 리셋 명령(RESET_n)이 사용될 수 있다. 명령 인터페이스(14)는 또한 특정 메모리 디바이스(10)에 대한 명령/어드레스 라우팅에 따라, 명령/어드레스 버스 상의 명령/어드레스 신호들(CA<13:0>)의 상태를 반전시키기 위해 제공될 수 있는 명령/어드레스 반전(CAI) 신호를 수신할 수 있다. 미러(MIR) 신호가 또한 미러 기능을 가능하게 하기 위해 제공될 수도 있다. MIR 신호는 특정 응용시 다수의 메모리 디바이스의 구성에 기초하여, 메모리 디바이스(10)로 신호들의 특정 라우팅을 가능하게 하기 위해 교환될 수 있도록 신호들을 다중화하기 위해 사용될 수 있다. 메모리 디바이스(10)의 테스팅을 가능하게 하기 위한 다양한 신호, 이를테면 테스트 인에이블(TEN) 신호가 또한 제공될 수도 있다. 예를 들어, TEN 신호는 메모리 디바이스(10)를 연결성 테스팅을 위한 테스트 모드로 배치하는데 사용될 수 있다.
명령 인터페이스(14)는 또한 검출될 수 있는 특정 오류들에 대해 경보 신호(ALERT_n)를 시스템 프로세서 또는 제어기에 제공하는데 사용될 수 있다. 예를 들어, 순환 중복 검사(CRC, cyclic redundancy check) 오류가 검출될 경우 메모리 디바이스(10)로부터 경보 신호(ALERT_n)가 송신될 수 있다. 다른 경보 신호들 또한 생성될 수 있다. 또한, 메모리 디바이스(10)로부터 경보 신호(ALERT_n)를 송신하기 위한 버스 및 핀은 상술한 바와 같이, TEN 신호를 사용하여 실행되는 연결성 테스트 모드와 같은 특정 동작들 동안 입력 핀으로서 사용될 수 있다.
I/O 인터페이스(16)를 통해 데이터 신호들(44)을 송수신함으로써, 상술한 명령 및 클로킹 신호들을 이용하여, 메모리 디바이스(10)로 그리고 그로부터 데이터가 전송될 수 있다. 보다 구체적으로, 데이터는 복수의 양방향 데이터 버스를 포함하는 데이터 버스(46)를 통해 메모리 뱅크들(12)로 전송되거나 그것들로부터 검색될 수 있다. DQ 신호들로 통칭되는 데이터 I/O 신호들은 일반적으로 하나 이상의 양방향 데이터 버스에서 송수신된다. DDR5 SDRAM 메모리 디바이스와 같은 특정 메모리 디바이스들의 경우, I/O 신호들은 상위 및 하위 바이트들로 나뉠 수 있다. 예를 들어, x16 메모리 디바이스의 경우, I/O 신호들은 예를 들어, 데이터 신호들의 상위 및 하위 바이트들에 대응하는 상위 및 하위 I/O 신호들(예를 들어, DQ<15:8> 및 DQ<7:0>)로 나뉠 수 있다.
메모리 디바이스(10) 내 데이터 속도를 보다 높이기 위해, DDR 메모리 디바이스들과 같은 특정 메모리 디바이스들은 DQS 신호들로 통칭되는 데이터 스트로브 신호들을 이용할 수 있다. DQS 신호들은 데이터를 전송하는 외부 프로세서 또는 제어기에 의해(예를 들어, 기록 명령을 위해) 또는 메모리 디바이스(10)에 의해(예를 들어, 읽기 명령을 위해) 구동된다. 판독 명령들의 경우, DQS 신호들은 미리 결정된 패턴을 갖는 효과적 추가 데이터 출력(DQ) 신호들이다. 기록 명령들의 경우, DQS 신호들은 대응하는 입력 데이터를 수집하기 위한 클록 신호들로서 사용된다. 클록 신호들(Clk_t/ 및 Clk_c)과 같이, 데이터 스트로브(DQS) 신호들은 데이터 스트로브 신호들의 차동 쌍(DQS_t/ 및 DQS_c)으로서 제공되어 판독 및 기록 동안 차동 쌍 시그널링을 제공할 수 있다. DDR5 SDRAM 메모리 디바이스와 같은 특정 메모리 디바이스들의 경우, DQS 신호들의 차동 쌍들은 예를 들어, 메모리 디바이스(10)로 그리고 그로부터 전송되는 데이터의 상위 및 하위 바이트들에 대응하는 상위 및 하위 데이터 스트로브 신호들(예를 들어, UDQS_t/ 및 UDQS_c; LDQS_t/ 및 LDQS_c)로 나뉠 수 있다.
임피던스(ZQ) 캘리브레이션 신호가 또한 I/O 인터페이스(16)를 통해 메모리 디바이스(10)에 제공될 수 있다. ZQ 캘리브레이션 신호는 기준 핀에 제공될 수 있고 프로세스, 전압 및 온도(PVT) 값들의 변화에 걸쳐 메모리 디바이스(10)의 풀-업 및 풀-다운 저항기들을 조정함으로써 출력 드라이버들 및 ODT 값들을 조정하는데 사용될 수 있다. PVT 특성들이 ZQ 저항 값들에 영향을 줄 수 있기 때문에, ZQ 캘리브레이션 신호는 ZQ 기준 핀에 제공되어 입력 임피던스를 알려진 값들로 캘리브레이션하기 위해 저항을 조정하는데 사용될 수 있다. 이해될 바와 같이, 일반적으로 메모리 디바이스(10)상의 ZQ 핀과 메모리 디바이스(10) 외부의 GND/VSS 사이에는 정밀 저항기가 연결된다. 이러한 저항기는 IO 핀들의 내부 ODT 및 구동 강도를 조정하기 위한 기준으로서의 역할을 한다.
추가로, I/O 인터페이스(16)를 통해 루프백 신호(LOOPBACK)가 메모리 디바이스(10)에 제공될 수 있다. 루프백 신호는 테스트 또는 디버깅 단계 동안 메모리 디바이스(10)를 신호들이 동일한 핀을 통해 메모리 디바이스(10)를 통해 루프백되는 모드로 설정하기 위해 사용될 수 있다. 예를 들어, 루프백 신호는 메모리 디바이스(10)를 메모리 디바이스(10)의 데이터 출력을 테스트하도록 설정하는데 사용될 수 있다. 루프백은 데이터와 스트로브 둘 다를 또는 가능하게는 데이터 핀만을 포함할 수 있다. 이는 일반적으로 I/O 인터페이스(16)에서 메모리 디바이스(10)에 의해 수집되는 데이터를 모니터링하기 위해 사용되는 것으로 의도된다.
이해될 바와 같이, 전원 공급 회로들(외부 VDD 및 VSS 신호들을 수신하기 위한), 모드 레지스터들(다양한 프로그램 가능한 동작 및 구성 모드를 정의하기 위한), 판독/기록 증폭기들(판독/기록 동작들 동안 신호들을 증폭하기 위한), 온도 센서들(메모리 디바이스(10)의 온도들을 감지하기 위한) 등과 같은 다양한 다른 구성요소가 또한 메모리 시스템(10)으로 통합될 수 있다. 따라서, 도 1의 블록도는 후속하는 구체적인 내용을 원조하기 위해 메모리 디바이스(10)의 특정 기능 특징들을 강조하기 위해서만 제공된다는 것이 이해되어야 한다.
일부 실시 예에서, 메모리 디바이스(10)는 호스트 디바이스에 배치되거나(물리적으로 통합되거나 그 외 다르게 연결) 그 외 다르게 호스트 디바이스에 연결될 수 있다. 호스트 디바이스는 데스크탑 컴퓨터, 랩톱 컴퓨터, 페이저, 셀룰러 폰, 개인 오거나이저, 휴대용 오디오 플레이어, 제어 회로, 카메라 등 중 어느 하나를 포함할 수 있다. 호스트 디바이스는 또한 라우터, 서버 또는 클라이언트와 같은 네트워크 노드일 수 있다(예를 들어, 전술한 유형들의 컴퓨터들 중 하나). 호스트 디바이스는 복사기, 스캐너, 프린터, 게임 콘솔, 텔레비전, 셋톱 비디오 분배 또는 레코딩 시스템, 케이블 박스, 개인 디지털 미디어 플레이어, 공장 자동화 시스템, 자동차 컴퓨터 시스템 또는 의료 기기와 같은 일부 다른 종류의 전자 기기일 수 있다. (여기서 사용된 많은 다른 용어와 같이, 이러한 다양한 시스템의 예를 설명하기 위해 사용된 용어는 일부 지시 대상을 공유할 수 있으며, 그에 따라 열거된 다른 항목에 의해 좁게 해석되어서는 안 된다.)
그에 따라, 호스트 디바이스는 프로세서 기반 디바이스일 수 있으며, 이는 호스트에서의 시스템 기능들 및 요청들의 처리를 제어하는 프로세서, 이를테면 마이크로 프로세서를 포함할 수 있다. 또한, 임의의 호스트 프로세서는 시스템 제어를 공유하는 복수의 프로세서를 포함할 수 있다. 호스트 프로세서는 호스트 프로세서가 호스트 내에 또는 호스트 외부에 저장될 수 있는 명령들을 실행함으로써 호스트의 동작을 제어하도록, 호스트의 추가 시스템 요소들에 직접 또는 간접적으로 연결될 수 있다.
상술한 바와 같이, 데이터는 예를 들어 메모리 디바이스(10)가 휘발성 메모리, 이를테면 더블 데이터 속도 DRAM(예를 들어, DDR5 SDRAM)으로서 동작하는 호스트에 의해, 메모리 디바이스(10)에 그리고 그로부터 기록 및 판독될 수 있다. 호스트는 일부 실시 예에서, 또한 별도의 비휘발성 메모리, 이를테면 판독 전용 메모리(ROM), PC-RAM, 실리콘-산화물-질화물-산화물-실리콘(SONOS) 메모리, 금속-산화물-질화물-산화물-실리콘(MONOS) 메모리, 폴리실리콘 플로팅 게이트 기반 메모리 및/또는 다양한 아키텍처(예를 들어, NAND 메모리, NOR 메모리 등)의 다른 유형들의 플래시 메모리뿐만 아니라 다른 유형들의 메모리 디바이스들(예를 들어, 스토리지), 이를테면 고체 상태 드라이브들(SSD's, solid state drives), 멀티미디어 미디어 카드들(MMC's, MultimediaMediaCards), SD(SecureDigital) 카드들, 콤팩트 플래시(CF, CompactFlash) 카드들 또는 임의의 다른 적합한 디바이스와 같은 별도의 비휘발성 메모리를 포함할 수 있다. 또한, 호스트는 하나 이상의 외부 인터페이스, 이를테면 USB(Universal Serial Bus), PCI(Peripheral Component Interconnect), PCI Express(PCI-E), SCSI(Small Computer System Interface), IEEE 1394(Firewire) 또는 다른 적합한 인터페이스뿐만 아니라 사용자가 호스트로 데이터를 입력할 수 있게 하기 위한 하나 이상의 입력 디바이스, 예를 들어, 버튼, 스위칭 요소, 키보드, 라이트 펜, 스타일러스, 마우스, 및/또는 음성 인식 시스템을 포함할 수 있음을 이해해야 한다. 호스트는 또한 선택적으로 프로세서에 연결되는 디스플레이와 같은 출력 디바이스 및 인터넷과 같은 네트워크와 인터페이싱하기 위한 네트워크 인터페이스 카드(NIC)와 같은 네트워크 인터페이스 디바이스를 포함할 수도 있다. 이해될 바와 같이, 호스트는 호스트의 응용분야에 따라 많은 다른 구성요소를 포함할 수 있다.
호스트는 저장을 위해 데이터를 메모리 디바이스(10)에 전달하도록 동작할 수 있고 호스트에서 다양한 동작을 수행하기 위해 메모리 디바이스(10)로부터 데이터를 판독할 수 있다. 따라서, 이러한 데이터 송신을 가능하게 하기 위해, 일부 실시 예에서, I/O 인터페이스(16)는 I/O 인터페이스(16)로 그리고 그로부터 DQ 신호들을 수신 및 송신하도록 동작하는 데이터 송수신기(48)를 포함할 수 있다.
도 2는 개괄적으로 메모리 디바이스(10)의 I/O 인터페이스(16)를, 그리고 보다 구체적으로는 데이터 송수신기(48)를 도시한다. 도시된 바와 같이, I/O 인터페이스(16)의 데이터 송수신기(48)는 DQ 커넥터(50), DQ 송수신기(52) 및 직렬화기/역직렬화기(54)를 포함할 수 있다. 일부 실시 예에서, 각 단일 데이터 송수신기(48)가 예를 들어, 데이터 신호들의 상위 및 하위 바이트들에 대응하는 각각의 상위 및 하위 I/O 신호들(예를 들어, DQ<15:8> 및 DQ<7:0>)의 각각의 신호와 관련하여 이용될 수 있는 다수의 데이터 송수신기(48)가 이용될 수 있음에 유의해야 한다. 그에 따라, I/O 인터페이스(16)는 각각 하나 이상의 I/O 신호에 대응하는 복수의 데이터 송수신기(48)(예를 들어, 각각의 DQ 커넥터(50), DQ 송수신기(52) 및 직렬화기/역직렬화기(54)를 포괄하는)를 포함할 수 있다.
DQ 커넥터(50)는 예를 들어, 데이터 기록 동작의 일부로서 데이터의 메모리 어레이(23)로의 송신을 위한 DQ 신호들을 수신하도록 동작하는 예를 들어, 핀, 패드, 이들의 조합, 또는 다른 유형의 인터페이스일 수 있다. 추가로, DQ 커넥터(50)는 예를 들어, 데이터 판독 동작의 일부로서 메모리 어레이(23)로부터의 데이터를 송신하기 위한 메모리 디바이스(10)로부터의 DQ 신호들을 송신하도록 동작할 수 있다. 이러한 데이터 판독/기록을 가능하게 하기 위해, 데이터 송수신기(48)에 DQ 송수신기(52)가 존재한다. 일부 실시 예에서, 예를 들어, DQ 송수신기(52)는 내부 클록 생성기(30)에 의해 생성되는 클록 신호를 메모리 어레이(23)로부터의 데이터 판독 동작의 출력 타이밍을 결정하기 위한 타이밍 신호로서 수신할 수 있다. 내부 클록 생성기(30)에 의해 송신되는 클록 신호는 메모리 디바이스(10)에 의해 클록 커넥터(56)(예를 들어, 핀, 패드, 이들의 조합 등)에 수신되고 클록 입력 회로(18)를 통해 내부 클록 생성기(30)로 라우팅되는 하나 이상의 클록 신호에 기초할 수 있다. 그에 따라, DQ 송수신기(52)는 내부 클록 생성기(30)에 의해 생성된 클록 신호를 메모리 어레이(23)로부터의 데이터 판독 동작의 출력 타이밍을 결정하기 위한 타이밍 신호로서 수신할 수 있다.
도 2의 DQ 송수신기(52)는 또한 예를 들어, 스트로브 데이터 모드에서 데이터 기록 동작의 일부로서 동작하기 위한 하나 이상의 DQS 신호를 수신할 수도 있다. DQS 신호들은 DQS 신호들의 DQ 송수신기(52)로의 선택적 송신을 통해 데이터 스트로브 모드를 제어하도록 동작하는 DQS 커넥터(60)(예를 들어, 핀, 패드, 이들의 조합 등)에 수신되고 DQS 송수신기(60)를 통해 DQ 송수신기(52)로 라우팅될 수 있다. 그에 따라, DQ 송수신기(52)는 메모리 어레이(23)로부터의 데이터 기록 동작을 제어하기 위한 DQS 신호들을 수신할 수 있다.
상술된 바와 같이, 데이터 송수신기(48)는 메모리 디바이스(10)로 그리고 그로부터(예를 들어, 메모리 어레이(23)로 그리고 그로부터)의 데이터의 전달을 가능하게 하는 모드들로 동작할 수 있다. 예를 들어, 메모리 디바이스(10) 내 데이터 속도를 보다 높이기 위해, DQS 신호들이 이용되는 데이터 스트로브 모드가 발생할 수 있다. DQS 신호들은 DQS 커넥터(58)(예를 들어, 핀, 패드, 이들의 조합 등)에 의해 수신될 때 (예를 들어, 기록 명령을 위한) 데이터를 전송하는 외부 프로세서 또는 제어기에 의해 구동될 수 있다. 일부 실시 예에서, DQS 신호들은 대응하는 입력 데이터를 수집하기 위한 클록 신호들로서 사용된다.
추가로, 도 2에 도시된 바와 같이, 데이터 송수신기(48)는 또한 메모리 디바이스(10)의 데이터 기록 동작들 동안 데이터 버스(46)에 따른 송신을 위해 직렬 데이터 비트들(예를 들어, 직렬 비트 스트림)을 병렬 데이터 비트들(예를 들어, 병렬 비트 스트림)로 변환하도록 동작하는 직렬화기/역직렬화기(54)를 포함한다. 마찬가지로, 직렬화기/역직렬화기(54)는 메모리 디바이스(10)의 판독 동작들 동안 병렬 데이터 비트들(예를 들어, 병렬 비트 스트림)을 직렬 데이터 비트들(예를 들어, 직렬 비트 스트림)로 변환하도록 동작한다. 이러한 방식으로, 직렬화기/역직렬화기(54)는 예를 들어, 직렬 포맷을 갖는 호스트 디바이스로부터 수신된 데이터를 메모리 어레이(23)에 저장하기에 적합한 병렬 포맷으로 변환하도록 동작한다. 마찬가지로, 직렬화기/역직렬화기(54)는 예를 들어, 병렬 포맷을 갖는 메모리 어레이(23)로부터 수신된 데이터를 호스트 디바이스로의 송신에 적합한 직렬 포맷으로 변환하도록 동작한다.
도 3은 데이터 송수신기(48)를 데이터 전달 버스(51)에 연결되는 DQ 커넥터(50), DQ 수신기(62), DQ 송신기(64)(DQ 수신기(62)와 조합하여 DQ 송수신기(52)를 형성함), 역직렬화기(66) 및 직렬화기(68)(역직렬화기(66)와 조합하여 직렬화기/역직렬화기(54)를 형성함)를 포함하는 것으로 도시한다. 동작시, 호스트(예를 들어, 상술된 호스트 프로세서 또는 다른 메모리 디바이스)는 메모리 디바이스(10)로의 데이터 기록 동작의 일부로서 데이터를 직렬 형태로 데이터 전달 버스(51)를 거쳐 데이터 송수신기(48)로 송신하도록 동작할 수 있다. 이러한 데이터는 DQ 커넥터(50)에 수신되고 DQ 수신기(62)로 송신된다. DQ 수신기(62)는 예를 들어, 데이터에 관한 하나 이상의 동작(예를 들어, 증폭, 데이터 신호들의 구동 등)을 수행하고/거나 역직렬화기(66)로의 데이터 송신을 조정(예를 들어, 제어)하도록 동작하는 각각의 DQS 신호를 수신할 때까지 데이터에 대한 래치로서 동작할 수 있다. 데이터 기록 동작의 일부로서, 역직렬화기(66)는 데이터를 데이터 전달 버스(51)를 따라 송신되는 포맷(예를 들어, 직렬 형태)으로부터 저장을 위해 메모리 어레이(23)로 데이터를 송신하기 위해 사용되는 포맷(예를 들어, 병렬 형태)으로 전환(예를 들어, 변환)하도록 동작할 수 있다.
마찬가지로, 판독 동작(예를 들어, 메모리 어레이(23)로부터 데이터를 판독하고 판독된 데이터를 데이터 전달 버스(51)를 통해 호스트로 송신하는) 동안, 직렬화기(68)는 메모리 어레이로부터 메모리 어레이에 의해 사용되는 하나의 포맷(예를 들어, 병렬 형태)으로 판독된 데이터를 수신할 수 있고 수신된 데이터를 데이터가 데이터 전달 버스(51) 및/또는 호스트 중 하나 이상과 호환될 수 있도록 제2 포맷(예를 들어, 직렬 형태)으로 전환(예를 들어, 변환)할 수 있다. 전환된 데이터는 직렬화기(68)로부터 데이터에 관한 하나 이상의 동작(예를 들어, 증폭 해제, 데이터 신호들의 구동 등)이 발생할 수 있는 DQ 송신기(64)로 송신될 수 있다. 추가로, DQ 송신기(64)는 예를 들어, 데이터 전달 버스(51)에 따른 호스트의 하나 이상의 구성요소로의 송신을 위한 데이터의 DQ 커넥터(50)로의 송신을 조정(예를 들어, 제어)하도록 동작하는 내부 클록 생성기(30)로부터 각각의 클록 신호를 수신할 때까지 수신된 데이터에 대한 래치로서 동작할 수 있다.
일부 실시 예에서, DQ 커넥터(50)에 수신되는 데이터는 왜곡될 수 있다. 예를 들어, DQ 커넥터(50)에 수신되는 데이터는 이전에 수신된 데이터가 이후에 수신된 데이터에 간섭하는 심볼간 간섭(ISI, inter-symbol interference)에 영향을 받을 수 있다. 예를 들어, 데이터 전달 버스(51)를 거쳐 DQ 커넥터(50)로 송신되는 데이터 볼륨이 증가되는 것에 기인하여, DQ 커넥터(50)에 수신되는 데이터는 호스트에 의해 송신되는 데이터에 관해 왜곡될 수 있다. 이러한 왜곡을 완화(예를 들어, 상쇄 또는 무효화)하고 ISI 효과를 효과적으로 역전시키는 한 가지 기술은 데이터에 등화 동작을 적용하는 것이다. 도 4는 이러한 등화 동작에 사용될 수 있는 등화기를 포괄하는 데이터 송수신기(48)의 일 실시 예를 도시한다.
도 4는 등화기, 특히 판정 궤환 등화기(DFE)(70)를 포괄하는 데이터 송수신기(48)의 일 실시 예를 도시한다. 도시된 바와 같이, DFE(70)는 멀티-탭(예를 들어, 4-탭) DFE(70)이다. 그러나, 넷 보다 적거나 많은 탭이 DFE(70)와 함께 이용될 수 있다. 마찬가지로, DFE(70)는 역직렬화기(66) 또는 DQ 수신기(62)와 별도로 또는 내부에 배치될 수 있다. 동작시, 이진 출력(예를 들어, 래치 또는 의사 결정 슬라이서로부터의)이 하나 이상의 데이터 래치 또는 데이터 레지스터에 수집된다. 본 실시 예에서, 이러한 데이터 래치들 또는 데이터 레지스터들은 역직렬화기(66)에 배치될 수 있고 그 안에 저장된 값들은 래칭되거나 경로들(72, 74, 76 및 78)을 따라 송신될 수 있다.
데이터 비트가 DQ 수신기(62)에 수신될 때, 그것은 호스트로부터 비트 "n"으로 송신되는 것으로 식별될 수 있고 시간 t0에 왜곡된 비트 n(예를 들어, 비트 n은 ISI에 의해 왜곡된 것)으로서 수신될 수 있다. 왜곡된 비트 n이 DQ 수신기(62)에 수신되기 이전에 수신된, 예를 들어, t0의 시간 직전 t-1의 시간에 수신된 최근 비트는 n-1로서 식별될 수 있고 데이터 래치 또는 데이터 레지스터로부터 경로(72)를 따라 송신되는 것으로서 도시된다. 왜곡된 비트 n이 DQ 수신기(62)에 수신되기 이전에 수신된, 예를 들어, t-1의 시간 직전 t-2의 시간에 수신된 두 번째 최근 비트는 n-2로서 식별될 수 있고 데이터 래치 또는 데이터 레지스터로부터 경로(74)를 따라 송신되는 것으로서 도시된다. 왜곡된 비트 n이 DQ 수신기(62)에 수신되기 이전에 수신된, 예를 들어, t-2의 시간 직전 t-3의 시간에 수신된 세 번째 최근 비트는 n-3로서 식별될 수 있고 데이터 래치 또는 데이터 레지스터로부터 경로(76)를 따라 송신되는 것으로서 도시된다. 왜곡된 비트 n이 DQ 수신기(62)에 수신되기 이전에 수신된, 예를 들어, t-2의 시간 직전 t-3의 시간에 수신된 네 번째 최근 비트는 n-4로서 식별될 수 있고 데이터 래치 또는 데이터 레지스터로부터 경로(78)를 따라 송신되는 것으로서 도시된다. 비트들 n-1, n-2, n-3 및 n-4는 수신된 왜곡된 비트 n에 간섭하는 비트들의 그룹인 것으로 고려될 수 있고(예를 들어, 비트들 n-1, n-2, n-3 및 n-4는 ISI가 송신된 비트 n을 호스팅하게 함) DFE(70)는 비트 n을 송신한 호스트 상에서 비트들 n-1, n-2, n-3 및 n-4의 그룹에 의해 야기되는 왜곡을 상쇄하도록 동작할 수 있다.
그에 따라, 래칭되거나 경로들(72, 74, 76 및 78)을 따라 송신되는 값들은 DQ 수신기(62)로부터 송신되어 메모리 어레이(23)에 저장될 최근의 이전 데이터 값들(예를 들어, 선행 비트들 n-1, n-2, n-3 및 n-4)에 각각 대응할 수 있다. 이러한 이전에 송신된 비트들은 경로들(72, 74, 76 및 78)을 따라 DFE(70)로 궤환되며, 이는 합산기(예를 들어, 합산 증폭기)에 의해 수신된 입력 신호(예를 들어, DQ 커넥터(50)로부터 수신된 데이터, 이를테면 왜곡된 비트 n)에 추가될 수 있는 가중치 탭들(예를 들어, 전압들)을 생성하도록 동작한다. 다른 실시 예들에서, 가중치 탭들(예를 들어, 전압들)은 수신된 데이터의 왜곡에 대응하거나 이를 완화(예를 들어, 왜곡된 비트 n의 왜곡을 완화)시키는 상쇄를 생성하기 위해 초기 기준 값과 조합될 수 있다. 일부 실시 예에서, 탭들은 최근 이전에 수신된 데이터(예를 들어, 비트 n-1)가 이전 시간들에 수신된 비트들(예를 들어, 비트 n-1, n-2 및 n-3)보다 수신된 데이터(예를 들어, 왜곡된 비트 n)의 왜곡에 더 큰 영향을 미칠 수 있음을 반영하도록 가중된다. DFE(70)는 그러한 이전에 수신된 비트들에 의해 야기된 왜곡을 총괄적으로 상쇄하기 위해 각 이전 비트에 기인하여 탭들(예를 들어, 전압들)에 대한 크기들 및 극성들을 생성하도록 동작할 수 있다.
예를 들어, 본 실시 예에서, 이전에 수신된 비트들 n-1, n-2, n-3 및 n-4 각각은 두 개의 값(예를 들어, 이진 0 또는 1) 중 하나를 가졌을 수 있으며, 이는 메모리 어레이(23)로의 송신을 위해 역직렬화기(66)로 송신되고, 추가로 각각의 경로들(72, 74, 76 및 78)에 따른 이후 송신을 위해 레지스터에 래치 또는 저장되었던 것이다. 도시된 실시 예에서, 이는 비트들 n-1, n-2, n-3 및 n-4의 그룹에 대해 가능한 16(예를 들어, 24) 가지 이진 조합(예를 들어, 0000, 0001, 0010,…, 1110 또는 1111)을 초래한다. DFE(70)는 전술한 16 가지 조합 중 어느 것이라도 존재하는 것으로 결정되는 것(예를 들어, 경로들(72, 74, 76 및 78)을 따라 수신된 값들에 기초하여)이 데이터 스트림에서의 이전 비트들(예를 들어, 비트들 n-1, n-2, n-3 및 n-4의 그룹)로부터의 ISI 왜곡을 무효화하기 위해 DQ 커넥터(50)로부터 수신되는 입력 값(예를 들어, 왜곡된 비트 n)을 조정하거나 DQ 커넥터(50)로부터 수신되는 입력 값(예를 들어, 왜곡된 비트 n)에 이후에 적용되는 기준 값을 수정하기 위해 사용될 대응하는 탭 값들을 선택 및/또는 생성하도록 동작한다.
왜곡 정정(예를 들어, DFE(70))의 사용은 DQ 커넥터(50)로부터 송신되는 데이터가 왜곡 없이 메모리 어레이(23)에서 정확하게 표현되도록 하는 것에 유익할 수 있다. 따라서, 왜곡 정정에 사용하기 위해 이전 비트 데이터를 저장하는 것이 유용할 수 있다. 도 5의 블록도에 도시된 바와 같이, 왜곡 정정 회로(80)는 DQ 수신기(62)의 일부로서 포함될 수 있지만 거기에 물리적으로 위치될 필요는 없다(예를 들어, 왜곡 정정 회로(80)는 그 대신 DQ 수신기(62)에 연결될 수 있다). 일부 실시 예에서, 왜곡 정정 회로(80)는 채널(84)(예를 들어, 연결, 송신선 및/또는 전도성 물질)을 통해 송신되는 왜곡된 비트(81)(예를 들어, ISI 및/또는 시스템 왜곡에 의해 왜곡된 비트)를 정정하기 위해 이전에 송신된 비트 데이터를 제공하도록 동작될 수 있다.
왜곡된 비트(81)는 채널(84)로부터 증폭 디바이스(82)(예를 들어, 가변 이득 증폭기)로 송신될 수 있다. 왜곡된 비트(81)는 증폭 디바이스(82)로부터 단일 가중치 탭(86)을 갖는 것으로 도시된 DFE(70)로 송신될 수 있다. 왜곡된 비트(81)는 DQ 기준 신호(83)와 동시에 DFE(70)로 송신될 수 있다. DQ 기준 신호(83)는 DQ 연결부(50)에 의해 수신된 송신된 비트가 논리 로우(예를 들어, 0)인지 논리 하이(예를 들어, 1)인지 결정하기 위한 임계 값(예를 들어, 전압 레벨)을 나타낼 수 있다.
DFE(70)는 이전 비트 데이터(예를 들어, n-1 비트 데이터)와 가중치 탭을 사용하여 왜곡된 비트(81)로부터의 왜곡을 정정하도록 동작될 수 있다. n-1 비트에 대한 데이터(예를 들어, 논리 1 또는 논리 0)는 경로(72)를 통해 송신될 수 있다. 단일 가중치 탭(86)의 크기들 및 극성들은 n-1 비트에 의해 야기되는 왜곡을 상쇄하기 위해 왜곡된 비트(81)에 전류를 적용하는 전류 합산기로서 동작하는 합산기 회로(85)를 통해 n-1 비트에 의해 야기되는 총 왜곡을 상쇄할 수 있다. 예를 들어, DQ 연결부(50)에 수신된 비트가 DQ 기준 신호(83)보다 낮은 것으로 결정되는 경우, 수신된 비트(81)는 논리 로우로서 메모리 어레이(23)로 송신된다. 가중치 탭(86)의 크기 및 극성은 왜곡된 비트(81) 및 DQ 기준 신호(83)를 정정할 수 있을 수 있다.
왜곡된 비트(81)의 수정된 버전 및 DQ 기준 신호(83)의 수정된 버전은 데이터 래치(94)로 송신될 수 있다. 정정된 비트(88)는 데이터 래치(94)를 통해 생성되고 데이터 래치(94)로부터 역직렬화기(66)로 송신될 수 있으며, 이는 DQS 신호(96)의 상승 에지 상에서 발생할 수 있다. 다른 실시 예들에서는, 클로킹 방식의 변형이 추가적이거나 대안적인 데이터 송신 방법들을 포괄하도록 뒤따를 수 있다. 새로운 n-1 비트에 대한 값은 예를 들어, 정정된 비트(88)가 역직렬화기(66)에 수신될 때 경로(72)에 따른 송신을 위해 역직렬화기(66)에 저장될 수 있다. DFE(70) 및 증폭 디바이스(82)와 연관된 왜곡 정정 회로가 아래에서 더 상세히 설명될 수 있다.
도 6은 왜곡된 비트(81)와 연관된 왜곡을 무효로 할 수 있는 도 5의 DFE(70)의 일 부분의 회로도를 도시한다. 데이터 비트들은 합산기 회로(85)로의 제1 입력(102) 및 제2 입력(104)에 수신될 수 있다. 제1 입력(102) 및 제2 입력(104)은 인에이블 또는 디스에이블될 수 있는 디바이스(예를 들어, 필드 효과 트랜지스터들(106 및 108))에 통신 가능하게 연결될 수 있다. 왜곡된 비트(81)는 제1 입력(102)에 의해 수신될 수 있고 DQ 기준 신호(83)는 제2 입력(104)에 의해 수신될 수 있다. 이러한 방식으로, 두 개의 전계 효과 트랜지스터(106 및 108)는 왜곡된 비트(81) 및 DQ 기준 신호(83)에 의해 제어될 수 있다.
왜곡된 비트(81)의 왜곡을 정정하기 위해 가중치 탭(86) 및 그 역 값(예를 들어, 역 가중치 탭(87))이 출력들(110 및 112)로 송신될 수 있다. n-1 비트에 대한 논리 하이는 경로(72)를 통해 송신된다. 이 경우, n-1 비트는 가중치 탭(86) 및 역 가중치 탭(87)을 가중치 탭 값들(86 및 87)의 출력들(110 및 112)에의 기여를 인에이블하는 두 개의 전계 효과 트랜지스터(116 및 118)에 대한 제어 신호로서 생성하도록 구현될 수 있다.
가중치 탭 값들(86 및 87)은 전류가 출력들(110 및 112)에 적용되게 할 수 있으며, 이에 의해 공급되는 전류는 제어 가능한 소스(120)(예를 들어, 디지털 대 아날로그 컨버터에 의해 제어되는 전류원)를 통해 제어된다. 출력들(110 및 112)은 DQ 기준 신호(83) 및 왜곡된 비트(81) 중 하나 이상의 수정된 값들일 수 있고 데이터 래치(94)(예를 들어, 이진 출력을 생성하는 재생 래치 또는 슬라이서)로 송신될 수 있다. 정정된 비트(88)는 출력들(110 및 112)에 기초하여 데이터 래치(94)를 통해 생성될 수 있고 DQS 신호(96)의 상승 에지 상에서 역직렬화기(66)로 송신될 수 있다. 경로(72)에 따른 송신을 위해 역직렬화기(66)에 저장된 n-1 비트 정보는 추후 왜곡 정정을 위해 정정된 비트(88)로 업데이트될 수 있다.
일부 응용시, 정정된 비트(88)는 가중치 탭들(86 및 87)이 제공할 수 있는 것보다 더 큰 조정 정밀도를 가질 필요가 있을 수 있다. 도 7은 왜곡된 비트(81)에 보다 정밀한 왜곡 정정을 수행하기 위해 네 개의 가중치 탭(86, 162, 164 및 166)을 생성하기 위해 4 비트의 이전 데이터(예를 들어, n-1 비트 데이터, n-2 비트 데이터, n-3 비트 데이터 및 n-4 비트 데이터)를 수신할 수 있는 왜곡 정정 회로(160)의 블록도를 도시한다. 왜곡 정정 회로(80)와 유사한 방식으로, 왜곡된 비트(81)는 채널(84)을 통해 증폭 디바이스(82)로 송신될 수 있다. DQ 기준 신호(83)가 또한 증폭 디바이스(82)로 송신될 수 있다.
증폭 디바이스(82)로부터의 왜곡된 비트(81) 및 DQ 기준 신호(83)는 DFE(70)로 송신될 수 있다. 이전 비트들에 대한 비트 데이터는 경로들(72, 74, 76 및 78)을 통해 송신될 수 있다. DFE(70)는 네 개의 이전 비트에 대한 비트 데이터로부터 생성된 네 개의 가중치 탭(86, 162, 164 및 166)을 사용하여 왜곡된 비트(81)로부터의 왜곡을 정정하도록 동작될 수 있다. DFE(70)는 이전에 수신된 비트에 의해 야기되는 왜곡된 비트(81)에 대한 전체 왜곡을 상쇄하도록 설계될 수 있는 경로들(72, 74, 76 및 78)를 따라 송신된 각각의 이전 비트들 각각에 대한 가중치 탭들(86, 162, 164 및 166) 각각에 대한 크기들 및 극성들을 생성하도록 동작될 수 있다.
왜곡된 비트(81)의 수정된 버전 및 DQ 기준 신호(83)의 수정된 버전 중 하나 이상은 데이터 래치(94)로 송신될 수 있다. 정정된 비트(88)는 데이터 래치(94)로부터 DQS 신호(96)의 상승 에지 상에서 역직렬화기(66)로 송신될 수 있다. 역직렬화기(66)는 n-1 비트, n-2 비트, n-3 비트 및 n-4 비트에 대한 값들로 업데이트될 수 있고 값들은 경로들(72, 74, 76 및 78)에 따른 송신을 위해 저장될 수 있다. DFE(70)와 연관된 왜곡 정정 회로가 아래에서 더 상세히 설명될 수 있다.
도 8은 왜곡을 무효로 할 수 있는 도 7의 DFE(70)의 일 부분의 회로도를 도시한다. 도 8에 추가로 도시된 바와 같이, DFE(70)는 경로들(72, 74, 76 및 78)을 통해 송신되는 데이터를 통해 n-1 비트, n-2 비트, n-3 비트 또는 n-4 비트 또는 이들의 임의의 조합에 대한 논리 하이 또는 로우를 수신할 수 있다. 이 경우, 경로들(72, 74, 76 및 78)을 따라 송신된 데이터는 가중치 탭들(86, 162, 164 및 166) 및 역 가중치 탭들(87, 163, 165 및 167)을 전계 효과 트랜지스터들(116, 118, 182, 184, 186, 188, 190 및 192)이 그로부터 출력들(110 및 112)로 송신되는 출력들을 제어하기 위한 제어 신호들로서 생성하도록 구현될 수 있다. 전계 효과 트랜지스터들(116, 118, 182, 184, 186, 188, 190 및 192)은 이전에 정정된 비트들의 다양한 조합(예를 들어, 0000, 0001, 0010,…, 1111)에 의해 표현되는 16(예를 들어, 24) 가지 상이한 가능한 이진 상태 중 하나를 반영하기 위해 선택적으로 그리고 제어 가능하게 활성화될 수 있다.
가중치 탭(86, 87, 162, 163, 164, 166 및 167) 값들은 출력들(110 및 112)에 적용될 수 있으며, 이에 의해 공급되는 전류는 제어 가능한 소스(120) 및 추가의 제어 가능한 소스들(194, 196 및 198)(예를 들어, 디지털 대 아날로그 컨버터에 의해 제어되는 전류원)을 통해 제어된다. 출력들(110 및 112)은 데이터 래치(94)로 송신될 수 있다. 정정된 비트(88)는 출력들(110 및 112)에 기초하여 데이터 래치(94)를 통해 생성될 수 있고 DQS 신호(96)의 상승 에지 상에서 역직렬화기(66)로 송신될 수 있다. 경로들(72, 74, 76 및 78)에 따른 송신을 위해 역직렬화기(66)에 저장된 n-1 비트, n-2 비트, n-3 비트 및 n-4 비트 정보는 추후 왜곡 정정을 위해 정정된 비트(88)로 업데이트될 수 있다(예를 들어, n-4 비트는 n-3 데이터를 반영하도록 업데이트되고, n-3 비트는 n-2 데이터를 반영하도록 업데이트되고, n-2 데이터는 n-1 데이터를 반영하도록 업데이트되며, n-1 데이터는 새롭게 정정된 비트로 업데이트될 것이다).
도 9는 롤링 방식으로 네 개의 데이터 비트를 수신 및 처리할 수 있는 왜곡 정정 회로(200)를 도시한다. 예를 들어, 왜곡 정정 회로(200)는 네 개의 왜곡 정정 회로(202, 204, 206 및 208)를 포함할 수 있으며, 이들은 각각 도 7에서 설명된 DFE(70)와 유사하다. 왜곡 정정 회로들(202, 204, 206 및 208)은 각각 합산 회로(815)에 대하여 도 8에서 설명된 바와 같이 동작할 수 있는 합산기들(210, 212, 214 및 216)을 포함한다. 네 개의 왜곡 회로(202, 204, 206 및 208)는 제1 회로(202), 제2 회로(204), 제3 회로(206) 및 제4 회로(208)로 지칭된다. 왜곡 정정 회로(200)를 이용하여 롤링 왜곡 정정을 구현하기 위한 일 실시 예가 아래에서 설명된다.
왜곡된 비트 스트림은 증폭 디바이스(82)에 수신될 수 있다. 비트 스트림의 제1 왜곡된 비트(81)는 제1 회로(202)에 의해 수신될 수 있고(예를 들어, 증폭 디바이스(82)에 의해 증폭된 후), 비트 스트림의 제2 왜곡된 비트(218)는 제2 회로(204)에 의해 수신될 수 있고, 비트 스트림의 제3 왜곡된 비트(220)는 제3 회로(206)에 의해 수신될 수 있고, 비트 스트림의 제4 왜곡된 비트(222)는 제4 회로(208)에 의해 수신될 수 있으며, 왜곡된 비트(81)의 왜곡 정정의 제1 반복이 완료되면 제5 왜곡된 비트가 제1 회로에 의해 수신되도록 롤백될 수 있다.
더 상세하게 설명하기 위해, 제1 회로(202)는 증폭 디바이스(82)로부터 왜곡된 비트(81)를 수신할 수 있고 왜곡 정정 회로(160)와 관련하여 상술된 방법을 사용하여 예를 들어, 합산기 회로(210)에 필요한 값을 계산하기 위해 경로들(72, 74, 76 및 78)을 따라 송신되는 이전 비트 또는 가중치 탭 데이터를 사용하여 그것을 처리하기 시작할 수 있다. 전압 정정 신호(224)(예를 들어, 증폭된 DQ 기준 신호(83))가 또한 제1 회로(202)로 송신되어 왜곡된 비트(81)의 정정에 이용될 수 있다. 데이터 래치(226)의 정정된 비트(88)는 DQS 신호(96)의 상승 에지 상에서 출력(234)으로부터 DFE 조정된 비트로서 송신될 수 있다.
제2 회로(204)에 대한 출력(236)으로부터 송신되어 정정된 비트의 결정에 사용되는 입력들은 제1 회로(202)에 대한 입력들과 상이할 수 있다. 왜곡된 비트(81)가 수신되고 제1 회로(202)를 통해 처리된 후, 제2 회로(204)가 제2 왜곡된 비트(218) 및 전압 정정 신호(224)를 수신하고 제2 왜곡된 비트(218)를 처리하기 시작할 수 있다. 경로들(72, 74, 76 및 78)을 따라 송신된 이전 비트 또는 가중치 탭 데이터가 도 8에 설명된 회로를 통해 왜곡된 비트(218)에 대해 보다 정밀한 왜곡 정정을 수행하는데 사용될 수 있음에 따라, 왜곡 정정 회로(160)에 대하여 설명된 방법이 합산기 회로(212)를 이용하여 제2 왜곡된 비트(218)를 교정하기 위해 사용될 수 있다. 데이터 래치(228)의 DFE 조정된(예를 들어, 정정된) 비트는 DQS 신호(96)의 상승 에지 상에서 출력(236)으로부터 송신될 수 있다.
제3 회로(206)에 대한 출력(238)으로부터 송신되어 정정된 비트의 결정에 사용되는 입력들은 제2 회로(204)에 대한 입력들과 상이할 수 있다. 제2 왜곡된 비트(218)가 수신되고 제2 회로(204)를 통해 처리된 후, 제3 회로(206)가 제3 왜곡된 비트(220) 및 전압 정정 신호(224)를 수신하고 제3 왜곡된 비트(220)를 처리하기 시작할 수 있다. 경로들(72, 74, 76 및 78)을 따라 송신된 이전 비트 또는 가중치 탭 데이터가 도 8에 설명된 회로를 통해 왜곡된 비트(220)에 대해 보다 정밀한 왜곡 정정을 수행하는데 사용될 수 있음에 따라, 왜곡 정정 회로(160)에 대하여 설명된 방법이 합산기 회로(214)를 이용하여 제3 왜곡된 비트(220)를 교정하기 위해 사용될 수 있다. 데이터 래치(230)의 DFE 조정된(예를 들어, 정정된) 비트는 DQS 신호(96)의 상승 에지 상에서 출력(238)으로부터 송신될 수 있다.
제4 회로(208)에 대한 출력(240)으로부터 송신되어 정정된 비트의 결정에 사용되는 입력들은 제3 회로(206)에 대한 입력들과 상이할 수 있다. 제3 왜곡된 비트(220)가 수신되고 제3 회로(206)를 통해 처리된 후, 제4 회로(208)가 제4 왜곡된 비트(222) 및 전압 정정 신호(224)를 수신하고 제4 왜곡된 비트(222)를 처리하기 시작할 수 있다. 경로들(72, 74, 76 및 78)을 따라 송신된 이전 비트 또는 가중치 탭 데이터가 도 8에 설명된 회로를 통해 왜곡된 비트(222)에 대해 보다 정밀한 왜곡 정정을 수행하는데 사용될 수 있음에 따라, 왜곡 정정 회로(160)에 대하여 설명된 방법이 합산기 회로(216)를 이용하여 제4 왜곡된 비트(222)를 교정하기 위해 사용될 수 있다. 데이터 래치(232)의 DFE 조정된(예를 들어, 정정된) 비트는 DQS 신호(96)의 상승 에지 상에서 출력(240)으로부터 송신될 수 있다.
제1, 제2, 제3 및 제4 회로들(202, 204, 206 및 208)로부터의 출력들(234, 236, 238 및 240)은 제1, 제2, 제3 및 제4 회로들(202, 204, 206 및 208)로부터 각각의 정정된 비트들을 생성하는 각 최종 결정 끝에 역직렬화기(66)로 전송될 수 있다. 역직렬화기(66)에서, n-1 비트, n-2 비트, n-3 비트 및 n-4 비트는 정정된 비트 데이터에 따라 경로들(72-78)에 따른 송신을 위해 역직렬화기(66)에 저장된 데이터(예를 들어, 제1 회로(202)로부터의 정정된 비트는 경로(78)에 따른 송신을 위해 저장될 것이고, 제2 회로(204)로부터의 정정된 비트 데이터는 경로(76)에 따른 송신을 위해 저장될 것이고, 제3 회로(206)로부터의 정정된 비트 데이터는 경로(74)에 따른 송신을 위해 저장될 것이며, 제4 회로(208)로부터의 정정된 비트 데이터는 경로(78)에 따른 송신을 위해 저장될 것이다)를 업데이트하는데 사용될 수 있다. 정정된 비트는 역직렬화기(66)로의 송신을 완료하지 않았을 수 있고, 제5 왜곡된 비트의 수신 이전에 경로들(72-78)에 따른 송신을 위해 저장된 업데이트된 값들도 마찬가지임에 따라, 정정된 비트들의 최종 결정을 지연시키는 방법이 계속될 수 있음이 주목될 수 있다.
도 10은 왜곡된 비트(81)에 보다 정밀한 왜곡 정정을 수행하기 위해 네 개의 가중치 탭(86, 162, 164 및 166)을 생성하기 위해 4 비트의 이전 데이터(예를 들어, n-1 비트 데이터, n-2 비트 데이터, n-3 비트 데이터 및 n-4 비트 데이터)를 수신할 수 있는 왜곡 정정 회로(242)의 블록도를 도시한다. 왜곡 정정 회로(160)와 유사한 방식으로, 왜곡된 비트(81)는 채널(84)을 통해 송신될 수 있다. 그러나, 도시된 바와 같이, 도 7의 증폭 디바이스(82)는 도 10의 왜곡 정정 회로(242)와 관련하여 제거될 수 있다. 이러한 증폭 디바이스(82)의 제거는 그렇지 않으면 왜곡된 비트(81)를 포함하는 비트 스트림의 수신을 느리게 할 수 있는 증폭 디바이스의 제거에 의해 DQ 수신기(62)에 왜곡된 비트(81)를 포함하는 비트 스트림의 예를 들어, 증가된 대역폭 송신을 가능하게 할 수 있다.
대신, 왜곡된 비트(81) 및 DQ 기준 신호(83)는 각각 DFE(70)의 입력들(250 및 252)로 송신될 수 있다. 이전 비트들에 대한 비트 데이터는 경로들(72, 74, 76 및 78)을 통해 송신될 수 있다. DFE(244)는 네 개의 이전 비트에 대한 비트 데이터로부터 생성된 네 개의 가중치 탭(86, 162, 164 및 166)을 사용하여 왜곡된 비트(81)로부터의 왜곡을 정정하도록 동작될 수 있다. DFE(244)는 이전에 수신된 비트에 의해 야기되는 왜곡된 비트(81)에 대한 전체 왜곡을 상쇄하도록 설계될 수 있는 경로들(72, 74, 76 및 78)를 따라 송신된 각각의 이전 비트들 각각에 대한 가중치 탭들(86, 162, 164 및 166) 각각에 대한 크기들 및 극성들을 생성하도록 동작될 수 있다.
왜곡된 비트(81)의 수정된 버전 및 DQ 기준 신호(83)의 수정된 버전 중 하나 이상은 DFE(244)의 데이터 래치 부분으로 송신될 수 있다. 정정된 비트(88)는 DFE(244)의 데이터 래치 부분으로부터 DQS 신호(96)의 상승 에지 상에서 역직렬화기(66)로 송신될 수 있다. 역직렬화기(66)는 n-1 비트, n-2 비트, n-3 비트 및 n-4 비트에 대한 값들로 업데이트될 수 있고 값들은 경로들(72, 74, 76 및 78)에 따른 송신을 위해 저장될 수 있다. DFE(244)와 연관된 왜곡 정정 회로가 아래에서 더 상세히 설명될 수 있다.
도 11은 왜곡을 무효로 할 수 있는 도 10의 등화기 또는 DFE(244)(예를 들어, 하나의 디바이스로 조합 또는 통합되는 재생 래치 회로 및 DFE 회로 이를테면 합산기 회로)의 회로도를 도시한다. 해당 기술분야의 통상의 기술자라면 추가 단계들로 인해 대역폭이 감소된다는 것을 이해해야 한다.
제1 부분(260)(예를 들어, 재생 비교기 또는 재생 래치의 제1 부분)에서, 데이터 비트들은 등화기(244)로의 제1 입력(102) 및 제2 입력(104)에 수신될 수 있다. 제1 입력(102) 및 제2 입력(104)은 인에이블 또는 디스에이블될 수 있는 디바이스(예를 들어, 필드 효과 트랜지스터들(106 및 108))에 통신 가능하게 연결될 수 있다. 왜곡된 비트(81)는 제1 입력(102)에 수신될 수 있고 DQ 기준 신호(83)는 제2 입력(104)에 수신될 수 있다. 이러한 방식으로, 두 개의 전계 효과 트랜지스터(106 및 108)는 왜곡된 비트(81) 및 DQ 기준 신호(83)에 의해 제어될 수 있다. 전계 효과 트랜지스터들(106 및 108)로부터의 데이터 출력들(262 및 264)은 DQS 신호(96)에 기초하여 DQS 신호가 예를 들어, 하이로 전이할 때 입력(202) 및 입력(104)에 적용되는 입력 전압들을 추적하도록 동작하는 제1 부분(260)의 클록 신호로서 제2 부분(266)으로 전송된다.
등화기(244)의 회로도의 제2 부분(266)은 개괄적으로 가중치 탭 값들을 제1 부분(260)으로부터의 출력들에 적용하고 그에 따라 개괄적으로 합산기 회로(예를 들어, 합산 증폭기)로서 동작한다. 도 8에 도시된 DFE(70)에 대해 설명된 바와 같이, DFE(244)는 경로들(72, 74, 76 및 78)을 통해 송신되는 데이터를 통해 n-1 비트, n-2 비트, n-3 비트 또는 n-4 비트 또는 이들의 임의의 조합에 대한 논리 하이 또는 로우를 수신할 수 있다. 경로들(72, 74, 76 및 78)을 따라 송신된 데이터는 가중치 탭들(86, 162, 164 및 166) 및 역 가중치 탭들(87, 163, 165 및 167)을 전계 효과 트랜지스터들(116, 118, 182, 184, 186, 188, 190 및 192)이 그로부터 출력들(272 및 274)로 송신되는 출력들을 제어하기 위한 제어 신호들로서 생성하도록 구현될 수 있다. 전계 효과 트랜지스터들(116, 118, 182, 184, 186, 188, 190 및 192)은 이전에 정정된 비트들의 다양한 조합(예를 들어, 0000, 0001, 0010,…, 1111)에 의해 표현되는 16(예를 들어, 24) 가지 상이한 가능한 이진 상태 중 하나를 반영하기 위해 선택적으로 그리고 제어 가능하게 활성화될 수 있다.
가중치 탭(86, 87, 162, 163, 164, 166 및 167) 값들은 출력들(110 및 112)에 적용될 수 있으며, 이에 의해 공급되는 전류는 제어 가능한 소스(120) 및 추가의 제어 가능한 소스들(194, 196 및 198)(예를 들어, 디지털 대 아날로그 컨버터에 의해 제어되는 전류원)을 통해 제어된다. 출력들(272 및 274)은 제3 부분(268)(예를 들어, 재생 비교기 또는 재생 래치의 제2 부분)으로 송신될 수 있다. 제3 부분(268)에는, 예를 들어, DQS 신호가 로우로 갈 때, 예를 들어, DQS 신호(96)가 다시 하이로 갈 때 제3 부분(268)으로부터 출력될 궤환이 적용될 수 있다. 정정된 비트(88)는 출력들(110 및 112)에 기초하여 등화기(244)를 통해 생성될 수 있고 DQS 신호(96)의 상승 에지 상에서 역직렬화기(66)로 송신될 수 있다. 이러한 방식으로, 제1 부분(260) 및 제3 부분(268)은 데이터 래치(94)와 유사한 방식으로 재생 래치로서 동작하며 제2 부분(266)은 정정된 비트(88)를 생성하기 위해 합산기 회로(85)와 유사한 방식으로 동작하는 합산기 회로로서 동작한다. 경로들(72, 74, 76 및 78)에 따른 송신을 위해 역직렬화기(66)에 저장된 n-1 비트, n-2 비트, n-3 비트 및 n-4 비트 정보는 추후 왜곡 정정을 위해 정정된 비트(88)로 업데이트될 수 있다(예를 들어, n-4 비트는 n-3 데이터를 반영하도록 업데이트되고, n-3 비트는 n-2 데이터를 반영하도록 업데이트되고, n-2 데이터는 n-1 데이터를 반영하도록 업데이트되며, n-1 데이터는 새롭게 정정된 비트로 업데이트될 것이다).
왜곡 정정 회로(242)에 대하여 발생할 수 있는 처리 지연에 대한 하나의 솔루션은 n-1 비트의 가능한 값들(예를 들어, 논리 하이 및 논리 로우) 둘 다를 사용하여 n-2 비트, n-3 비트 및 n-4 비트의 왜곡 기여도를 계산하는 것 그리고 그러한 값이 결정될 때 n-1 비트의 부정확한 값을 이용한 계산된 값을 폐기하는 것을 포함할 수 있다. 도 12는 이러한 솔루션을 구현할 수 있는 왜곡 정정 회로(280)를 도시한다.
도 12는 그렇지 않을 경우 처리될 수 있는 것보다 빠르게 송신되는 데이터를 핸들링하기 위한 효율적인 솔루션을 구현할 수 있는 왜곡 정정 회로(280)의 블록도를 도시한다. 추가로, 왜곡 정정 회로(280)는 임의의 증폭 디바이스(82)의 포함과 별도로 이용될 수 있다. 왜곡 정정 회로(280)는 제1 등화기(282) 및 제2 등화기(284)를 포함하며, 이들 각각은 개괄적으로 DFE(244), 뿐만 아니라 선택 디바이스(예를 들어, 멀티플렉서)에 대하여 상술한 바와 같이 동작할 수 있다. 왜곡된 비트(81)는 제1 등화기(282)의 입력(250)뿐만 아니라 제2 등화기(284)의 입력(250)으로도 송신될 수 있다.
제1 등화기(282)의 입력(252)은 또한 전압 정정 신호(292)를 수신하고 제2 등화기의 입력(252)은 전압 정정 신호(294)를 수신한다. 등화기(282)로 송신되는 전압 정정 신호(292)는 등화기(284)로 송신되는 전압 정정 신호(294)와 상이할 수 있다. 등화기(282)는 논리 하이에 대응하는 최근에 수신된 비트 n-1과 관련된 조정량만큼 수정된 바와 같이 DQ 기준 신호(83)로서 전압 정정 신호(292)를 수신할 수 있다. 유사하게, 등화기(284)는 논리 로우에 대응하는 최근에 수신된 비트 n-1과 관련된 조정량만큼 수정된 바와 같이 DQ 기준 신호(83)로서 전압 정정 신호(294)를 수신할 수 있다.
등화기들(282 및 284)은 등화기에 필요한 값을 계산하기 위해 경로들(74, 76 및 78)를 따라 송신된 이전 비트 또는 가중치 탭 데이터를 사용하는 세 개의 입력을 사용하여 왜곡된 비트(81)와 연관된 왜곡을 정정할 수 있다. 이는 등화기(282)로부터의 출력(296)이 n-1 비트를 논리 하이로서 정정된 비트(88)를 나타내는 한편, 등화기(284)로부터의 출력(298)이 n-1 비트가 논리 로우인 경우 정정된 비트(88)를 나타내는 것과 같은 방식으로 이루\어질 수 있다. 그에 따라, 등화기(282) 및 등화기(284) 각각은 왜곡을 무효로 할 수 있는 세 개의 경로만이(예를 들어, 비트들 n-2, n-3 및 n-4에 대응하는) 세 개의 각각의 가중치 탭 및 세 개의 각각의 제어 가능한 소스를 통해 공급되는 전류와 함께 이용되는 한 가지 차이를 제외하면 도 10의 등화기(244)의 부분과 유사한 방식으로 동작할 수 있다.
출력들(296 및 298)이 선택 디바이스(286)로 송신되면, n-1 비트가 결정, 저장 그리고 역직렬화기(66)로부터 송신되기에 충분한 시간이 경과되어, 선택 디바이스(286)가 경로(72)를 따라 송신되는 값을 선택 제어 신호(예를 들어, 멀티플렉서 선택 또는 제어 신호)로서 수신할 수 있게 된다. 경로(72)를 따라 송신된 n-1 비트 값은 출력들(296 및 298)로부터 정정된 비트를 선택하는데 사용될 수 있다. n-1 비트가 논리 하이일 경우, 출력(296)이 정정된 비트(88)로서 선택될 수 있다. 그러나, n-1 비트가 논리 로우일 경우에는, 출력(298)이 정정된 비트(88)로서 선택될 수 있다. 선택 디바이스(286)로부터의 출력은 역직렬화기(66)에 정정된 비트(88)로서 전송될 수 있다. 역직렬화기(66)에서, n-1 비트, n-2 비트, n-3 비트 및 n-4 비트는 정정된 비트(88)에 따라 업데이트될 수 있다(예를 들어, n-4 비트는 n-3 데이터를 반영하도록 업데이트되고, n-3 비트는 n-2 데이터를 반영하도록 업데이트되고, n-2 데이터는 n-1 데이터를 반영하도록 업데이트되며, n-1 데이터는 새롭게 정정된 비트(88)로 업데이트될 것이다). 정정된 비트(88)가 제2 왜곡된 비트(218)의 수신 이전에 모든 값의 송신 및 업데이트를 완료하지 못할 수 있음에 따라, 논리 하이 및 논리 로우 둘 다인 n-1 비트로부터의 기여에 기초하여 정정된 비트 값의 이중 계산을 이용하는 상술된 방법이 반복될 수 있음이 주목될 수 있다.
도 13은 4 비트 왜곡 정정 레벨로 네 개의 데이터 비트를 처리할 수 있을 수 있는 왜곡 정정 회로(300)를 도시하고, 왜곡 정정 회로(280), 제2 회로(302), 제3 회로(304) 및 제4 회로(306)를 포함하며, 이것들은 각각의 입력들에 대해 수정되는 왜곡 정정 회로(280)와 유사한 왜곡 정정 회로들일 수 있다. 왜곡된 비트(81)는 제1 회로(280)에 의해 수신될 수 있고, 제2 왜곡된 비트(218)는 제2 회로(302)에 의해 수신될 수 있고, 제3 왜곡된 비트(220)는 제3 회로(304)에 의해 수신될 수 있고, 제4 왜곡된 비트(222)는 제4 회로(306)에 의해 수신될 수 있으며, 왜곡 정정의 제1 반복이 완료되면 제5 왜곡된 비트가 제1 회로(280)에 의해 수신되도록 롤백될 수 있다.
더 상세하게 설명하기 위해, 제1 회로(280)는 왜곡된 비트(81)를 수신할 수 있고 왜곡 정정 회로(280)로 설명된 방법을 사용하여, 등화기들(282 및 284)에 공급하는데 필요한 값들을 계산하기 위해 경로들(74, 76 및 78)을 따라 송신되는 이전 비트 또는 가중치 탭 데이터를 사용하여 그것을 처리하기 시작할 수 있다. 전압 정정 신호들(292 및 294)은 각각 논리 하이 및 로우인 n-1에 대한 비트 값의 기여에 따라 조정된 수정된 DQ 기준 신호(83)를 나타낼 수 있고, 왜곡된 비트(81)의 정정에 이용될 수 있다. 선택 디바이스(286)로의 출력들(296 및 298)은 DQS 신호(96)의 상승 에지 상에서 송신될 수 있다. 선택 디바이스(286)는 정정된 비트(88) 값이 어느 값을 취하는지(예를 들어, 출력(296) 또는 출력(298)의 값)에 관해 최종 결정을 하기 위해 역직렬화기(66)에 저장되고 경로(72)를 따라 송신되는 n-1 비트 값을 사용할 수 있다.
제2 회로(302)에 대한 정정된 비트(88)의 결정에 사용되는 입력들은 제1 회로(280)에 대한 입력들과 상이할 수 있다. 제2 회로(302)는 제2 왜곡된 비트(218)를 수신할 수 있고 논리 하이에 대응하여 경로(78)를 따라 송신된 최근에 수신된 비트 값과 관련된 조정량만큼 수정된 DQ 기준 신호(83)로서 전압 정정 신호(308) 및 논리 로우에 대응하여 경로(78)를 따라 송신된 최근에 수신된 비트 값과 관련된 조정량만큼 수정된 DQ 기준 신호(83)로서 전압 정정 신호(310) 각각과 병렬로 제2 왜곡된 비트(218)의 처리를 시작할 수 있다. 왜곡 정정 회로(280)로 설명된 방법은 경로들(72, 74 및 76)를 따라 송신된 이전 비트 또는 가중치 탭 데이터가 등화기들(286 및 288)에 정정을 제공하는데 필요한 값들을 계산하는데 사용될 수 있다는 점을 제외하고, 왜곡된 비트(218)를 정정하는데 사용될 수 있다. 선택 디바이스(316)로의 출력들(312 및 314)은 DQS 신호(96)의 상승 에지 상에서 송신될 수 있다. 제2 회로(302)에 대한 선택 디바이스(316)는 제2 왜곡된 비트(218)의 정정된 비트(88) 값에 관해 최종 결정을 하기 위해 경로(78)에 따른 송신을 위해 역직렬화기(66)에 저장된 비트 값을 사용할 수 있다.
제3 회로(304)에 대한 정정된 비트(88)의 결정에 사용되는 입력들은 제2 회로(302)에 대한 입력들과 상이할 수 있다. 제3 회로(304)는 제3 왜곡된 비트(220)를 수신할 수 있고 논리 하이에 대응하여 경로(76)를 따라 송신된 최근에 수신된 비트 값과 관련된 조정량만큼 수정된 DQ 기준 신호(83)로서 전압 정정 신호(318) 및 논리 로우에 대응하여 경로(76)를 따라 송신된 최근에 수신된 비트 값과 관련된 조정량만큼 수정된 DQ 기준 신호(83)로서 전압 정정 신호(320) 각각과 병렬로 제3 왜곡된 비트(220)의 처리를 시작할 수 있다. 왜곡 정정 회로(280)로 설명된 방법은 경로들(72, 74 및 78)를 따라 송신된 이전 비트 또는 가중치 탭 데이터가 등화기들(322 및 324)에 정정을 제공하는데 필요한 값들을 계산하는데 사용될 수 있다는 점을 제외하고, 왜곡된 비트(220)를 정정하는데 사용될 수 있다. 선택 디바이스(312)로의 출력들(326 및 328)은 DQS 신호(96)의 상승 에지 상에서 송신될 수 있다. 제3 회로(282)에 대한 선택 디바이스(330)는 제3 왜곡된 비트(220)의 정정된 비트(88) 값에 관해 최종 결정을 하기 위해 경로(76)에 따른 송신을 위해 역직렬화기(66)에 저장된 비트 값을 사용할 수 있다.
제4 회로(306)에 대한 정정된 비트(88)의 결정에 사용되는 입력들은 제3 회로(304)에 대한 입력들과 상이할 수 있다. 제4 회로(306)는 제4 왜곡된 비트(222)를 수신할 수 있고 논리 하이에 대응하여 경로(74)를 따라 송신된 최근에 수신된 비트 값과 관련된 조정량만큼 수정된 DQ 기준 신호(83)로서 전압 정정 신호(330) 및 논리 로우에 대응하여 경로(74)를 따라 송신된 최근에 수신된 비트 값과 관련된 조정량만큼 수정된 DQ 기준 신호(83)로서 전압 정정 신호(332) 각각과 병렬로 제4 왜곡된 비트(222)의 처리를 시작할 수 있다. 왜곡 정정 회로(280)로 설명된 방법은 경로들(72, 76 및 78)를 따라 송신된 이전 비트 또는 가중치 탭 데이터가 등화기들(334 및 336)에 정정을 제공하는데 필요한 값들을 계산하는데 사용될 수 있다는 점을 제외하고, 왜곡된 비트(222)를 정정하는데 사용될 수 있다. 선택 디바이스(342)로의 출력들(338 및 340)은 DQS 신호(96)의 상승 에지 상에서 송신될 수 있다. 제4 회로(306)에 대한 선택 디바이스(342)는 제4 왜곡된 비트(222)의 정정된 비트(88) 값에 관해 최종 결정을 하기 위해 경로(74)에 따른 송신을 위해 역직렬화기(66)에 저장된 비트 값을 사용할 수 있다.
선택 디바이스들(286, 316, 330 및 342)로부터의 출력은 정정된 비트(88)에 관한 각 최종 결정 끝에 역직렬화기(66)로 전송될 수 있다. 역직렬화기(66)에서, n-1 비트, n-2 비트, n-3 비트 및 n-4 비트는 정정된 비트(88) 데이터에 따라 경로들(72-78)에 따른 송신을 위해 역직렬화기(66)에 저장된 데이터를 업데이트하는데 사용될 수 있다. 정정된 비트(88)는 역직렬화기(66)로의 송신을 완료하지 않았을 수 있고, 제5 왜곡된 비트의 수신 이전에 경로들(72-78)에 따른 송신을 위해 저장된 업데이트된 값들도 마찬가지임에 따라, 정정된 비트(88)의 최종 선택을 지연시키는 방법이 계속될 수 있음이 주목될 수 있다. 그에 따라, 제1 회로(280)는 정정된 비트(88)가 제4 회로(306)로부터 결정되고 제1 회로(280)에 대한 선택 비트로서 사용될 때까지 제4 회로(306)로부터의 가중치 값들을 병렬로 적용할 수 있다. 유사하게, 제1 회로(302)는 정정된 비트(88)가 제1 회로(280)로부터 결정되고 제2 회로(302)에 대한 선택 비트로서 사용될 때까지 제1 회로(280)로부터의 가중치 값들을 병렬로 적용할 수 있다. 마찬가지로, 제3 회로(304)는 정정된 비트(88)가 제2 회로(302)로부터 결정되고 제3 회로(304)에 대한 선택 비트로서 사용될 때까지 제2 회로(302)로부터의 가중치 값들을 병렬로 적용할 수 있다. 제4 회로(306)는 정정된 비트(88)가 제3 회로(304)로부터 결정되고 제4 회로(306)에 대한 선택 비트로서 사용될 때까지 제3 회로(304)로부터의 가중치 값들을 병렬로 적용할 수 있다.
도 14는 도 12 및 도 13에 도시된 바와 같이 본 발명의 일 실시 예에 의해 수행된 ISI로 인한 정정을 도시하는 흐름도이다. 제1 단계에서, 수신기에 의해 데이터가 수신된다(블록 350). 흐름도에 도시된 바와 같이, 이는 비트 n일 수 있고, 수신된 이전 비트들은 n-1, n-2, n-3, n-4…이다. 그 다음 비트 n-1이 아직 역직렬화되지 않을 수 있음에 따라 비트 n이 n-1, n-2, n-3에 의해 정정된다(블록 352). 비트 n을 비트 n-1에 의해 정정하는 것을 기다리는 대신, 입력은 두 개의 병렬 경로에 의해 정정된다. 일례로 n은 n-1이 하이로 판독되었다고 가정하여 정정되고(354), 다른 경우에 n은 n-1이 로우로 판독되었다고 가정하여 정정된다(블록 356). 이들 정정이 적용된 후 어느 시점에서, 정정된 비트 n-1이 수신될 것이다(블록 358). 비트 n-1의 값에 기초하여, 정정 비트 n은 블록 354 및 356에서 결정된 n의 값들로부터 선택된다. 정정 비트가 선택되고(블록 360) 그 다음 역직렬화기로 송신된다(블록 362).
따라서, 본 개시의 기술적 효과들은 신호 왜곡 정정을 위해 기준 전압들을 생성하는 방법 및 시스템을 포함한다. 방법 및 시스템은 입력 신호가 수신되기 이전에 가능한 왜곡의 모든 조합을 계산하는 프로세스를 포함한다. 이는 왜곡 정정 값들이 왜곡된 비트들의 입력의 각 경우에서 왜곡 정정 값을 생성하기 위한 자원들을 요구하지 않고 왜곡된 입력 비트를 수정할 준비가 될 수 있게 한다.
본 개시가 다양하게 변형되고 형태가 다양하게 대체되기 쉽지만, 구체적인 실시 예들이 도면들에 예로서 도시되었고 여기서 상세하게 설명되었다. 그러나, 본 개시는 개시된 특정 형태들로 제한되도록 의도되지 않는다는 것이 이해되어야 한다. 그보다, 본 개시는 이하의 첨부된 청구범위에 의해 정의되는 바에 따라 본 개시의 사상 및 범위 내에 속하는 모든 변형, 균등, 및 대체를 커버하는 것으로 의도된다.
여기에 제시되고 청구된 기술들은 본 기술분야를 명백히 개선하고 그에 따라 추상적, 무형적 또는 순수하게 이론적이지 않은 실질적인 성질의 실질적 대상들 및 구체적인 예들로 참조 및 적용된다. 또한, 본 명세서의 마지막에 첨부되는 임의의 청구항들이 "... [기능]을 [수행]하는 수단" 또는 "... [기능]을 [수행]하는 단계"로 표기된 하나 이상의 요소를 포함하는 경우, 그러한 요소들은 35 U.S.C. 112(f)에 따라 해석되는 것으로 의도된다. 그러나, 임의의 다른 방식으로 표기된 요소들을 포함하는 임의의 청구항들에 대해서는, 그러한 요소들이 35 U.S.C. 112(f)에 따라 해석되어서는 안 된다.

Claims (20)

  1. 디바이스로서,
    조합 회로로서:
    입력 신호를 수신하도록 구성된 제1 입력;
    기준 신호를 수신하도록 구성된 제2 입력;
    상기 입력 신호에 기초하여 조정된 입력 신호를 그리고 상기 기준 신호에 기초하여 조정된 기준 신호를 생성하기 위해 클록 신호를 이용하도록 구성된 제1 클록 회로;
    제1 조정 신호를 수신하도록 구성된 제3 입력; 및
    정정된 신호를 송신하기 위해 상기 클록 신호를 이용하도록 구성된 제1 클로킹된 출력으로서, 상기 정정된 신호는 상기 조정된 입력 신호, 상기 조정된 기준 신호 및 상기 제1 조정 신호에 기초하는, 상기 제1 클로킹된 출력을 포함하는 상기 조합 회로;
    상기 조합 회로에 연결되는 선택 회로로서:
    상기 정정된 신호를 수신하도록 구성된 제4 입력;
    제2 조정 신호를 수신하도록 구성된 제5 입력;
    제1 값을 갖는 상기 제2 조정 신호에 기초하여 상기 정정된 신호를 선택적으로 출력하도록 구성되거나 제2 값을 갖는 상기 제2 조정 신호에 기초하여 제2 정정된 신호를 선택적으로 출력하도록 구성된 출력
    을 포함하는, 상기 선택 회로; 및
    상기 선택 회로에 연결되는 역직렬화기
    를 포함하고,
    상기 역직렬화기는 상기 정정된 신호 또는 상기 제2 정정된 신호가 수신되었는지 여부를 나타내는 값을 출력하도록 구성되는, 디바이스.
  2. 청구항 1에 있어서, 상기 제1 조정 신호는 상기 입력 신호를 수신하기 이전에 수신된 하나 이상의 이전 신호에 기초하여 결정되는, 디바이스.
  3. 청구항 2에 있어서, 상기 제1 조정 신호는 디지털 대 아날로그 컨버터에 의해 스케일링(scaling)될 수 있는, 디바이스.
  4. 청구항 1에 있어서, 상기 선택 회로는 멀티플렉서를 포함하는, 디바이스.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 청구항 1에 있어서, 상기 제1 조정 신호는 상기 입력 신호를 수신하기 이전에 수신된 이전 신호로부터 심볼간 간섭을 상쇄하도록 생성되는, 디바이스.
  9. 청구항 1에 있어서, 상기 조합 회로는 상기 기준 신호를 이용하여 상기 입력 신호의 논리 레벨을 결정하도록 구성되는, 디바이스.
  10. 청구항 9에 있어서, 상기 기준 신호는 이전에 수신된 입력 신호가 전압 하이 레벨을 갖는 것에 부분적으로 기초한 임계 값을 포함하는, 디바이스.
  11. 청구항 1에 있어서, 상기 입력 신호는 데이터 스트림으로부터의 왜곡된 비트를 포함하는, 디바이스.
  12. 방법으로서,
    데이터 비트 신호를 수신하는 단계;
    클록 신호와 관련하여 상기 데이터 비트 신호에 기초하여 수정된 데이터 비트 신호를 생성하는 단계;
    상기 데이터 비트 신호가 논리 하이에 대응하는지 논리 로우에 대응하는지의 결정을 위한 임계 값을 나타내는 제1 기준 신호를 수신하는 단계로서, 상기 제1 기준 신호는 이전에 수신된 데이터 비트 신호의 제1 논리 상태에 대응하는, 상기 제1 기준 신호를 수신하는 단계;
    상기 클록 신호와 관련하여 상기 제1 기준 신호에 기초하여 수정된 제2 기준 신호를 생성하는 단계;
    제1 조정된 데이터 비트 신호를 생성하기 위해 상기 수정된 데이터 비트 신호 및 상기 수정된 제2 기준 신호에 가중치 탭 값(weighted tap value)을 적용하는 단계;
    상기 이전에 수신된 데이터 비트 신호의 실제 논리 상태의 표시를 수신하는 단계;
    상기 이전에 수신된 데이터 비트 신호의 상기 실제 논리 상태가 상기 이전에 수신된 데이터 비트 신호의 상기 제1 논리 상태와 일치할 때 상기 제1 조정된 데이터 비트 신호를 상기 데이터 비트 신호의 정정된 값으로서 선택하는 단계;
    상기 데이터 비트 신호의 상기 정정된 값을 역직렬화기에 출력하는 단계; 및
    상기 정정된 신호의 논리 상태의 표시를 상기 역직렬화기를 통해 저장하는 단계
    를 포함하는, 방법.
  13. 삭제
  14. 삭제
  15. 디바이스로서,
    등화기; 및
    상기 등화기에 연결되는 역직렬화기
    를 포함하고,
    상기 등화기는:
    입력 신호를 수신하도록 구성된 제1 입력;
    상기 입력 신호의 논리 값을 결정하기 위한 문턱 전압을 포함하는 기준 신호를 수신하도록 구성된 제2 입력;
    상기 입력 신호 혹은 상기 기준 신호 중 적어도 하나를 수정하도록 구성된 조정 신호를 수신하도록 구성된 제3 입력;
    정정된 신호를 송신하도록 구성된 제1 출력
    을 포함하고, 상기 정정된 신호는 상기 입력 신호, 상기 기준 신호 및 클록 신호를 통해 제어되는 데이터 출력들에 기초하여 생성되고, 상기 데이터 출력들은 상기 조정 신호에 기초하여 수정되며, 정정된 신호는 상기 입력 신호의 수신 이전에 상기 제1 입력에 수신된 데이터 비트에 기초하여 상기 입력 신호 상의 심볼간 간섭을 상쇄하고,
    상기 역직렬화기는:
    상기 등화기로부터 상기 정정된 신호를 수신하고,
    상기 정정된 신호의 논리 값의 표시를 저장하도록 구성된, 디바이스.
  16. 청구항 15에 있어서, 상기 등화기는 통합된 합산 회로 및 래치 회로를 포함하는, 디바이스.
  17. 청구항 15에 있어서, 상기 등화기는 제2 조정 신호를 수신하도록 구성된 제4 입력, 제3 조정 신호를 수신하도록 구성된 제5 입력 및 제4 조정 신호를 수신하도록 구성된 제6 입력을 포함하며, 상기 정정된 신호는 상기 제2 조정 신호, 상기 제3 조정 신호 및 상기 제4 조정 신호에 기초한 상기 데이터 출력들에 대한 수정에 추가로 기초하여 생성되는, 디바이스.
  18. 삭제
  19. 삭제
  20. 청구항 15에 있어서, 상기 역직렬화기는 상기 정정된 신호의 상기 논리 값의 상기 표시를 상기 조정 신호로서 송신하도록 구성되는, 디바이스.
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