KR100754967B1 - 신호간 간섭과 고주파 잡음 동시에 제거할 수 있는 적응형결정 궤환 등화기 기능을 갖는 적분 수신기와 이를구비하는 시스템 - Google Patents

Abstract

본 발명은 적응형 결정 궤환 등화기 기능을 갖는 적분 수신기와 이를 구비하는 시스템에 대하여 개시된다. 본 발명의 적분 수신기는 고속 DRAM 데이터 전송 시스템에서의 신호간 간섭(ISI)과 고주파 잡음을 동시에 제거할 수 있다. 적분 수신기는 채널에 존재 하는 ISI를 제거한 상태에서 데이터를 잘못 판별할 확률을 줄여 수신기의 신호 대비 잡음 비율(SNR)을 증가시키므로, 잡음이 많은 환경에서 최대 동작 속도를 증가시킨다. 본 발명은 적분 수신기에 맞는 등화기 계수를 찾는 방법과 단일선 전송 방식에서 적분기를 이용해 기준 전압을 찾는 방법이 제공된다. 또한, 결정 궤환 등화기 속도를 증가 시키기 위해 룩-어헤드(look-ahead) 방식을 사용하는데 있어 다중화기(multiplexer)를 내장한 빠른 속도의 플립플롭을 사용한다. 따라서, 본 발명은 DRAM 인터페이스 시스템뿐만 아니라 칩과 칩 간의 시리얼 통신에도 응용될 수 있다.

적응형 결정 궤환 등화기, ISI, SNR, LMS, 에러 검출

Description

신호간 간섭과 고주파 잡음 동시에 제거할 수 있는 적응형 결정 궤환 등화기 기능을 갖는 적분 수신기와 이를 구비하는 시스템{An integrating receiver with adaptive decision feedback equalizer removing ISI and high frequency and system thereof}

도 1은 전형적인 멀티 드롭 채널 방식을 설명하는 도면이다.

도 2는 멀티 드롭 채널 방식에서의 신호 응답 특성을 보여주는 도면이다.

도 3은 수신단 등화기(equalizer) 방식 중의 하나인 결정 귀환 등화기(DFE)를 설명하는 도면이다.

도 4는 종래의 적분 수신기 회로를 설명하는 도면이다.

도 5는 본 발명의 제1 실시예에 따른 적분 수신기 회로의 블록 다이어그램이다.

도 6은 도 5의 적분 수신기 회로에 적용되는 등화기 계수를 정하는 방법을 설명하는 도면이다.

도 7은 도 5의 적분 수신기 회로에 적용되는 에러 신호(e[n])을 구하는 방법을 보여준다.

도 8은 본 발명의 제2 실시예에 따른 적응형 결정 귀환 등화기 기능을 내장한 적분 수신기 시스템을 설명하는 회로 다이어그램이다.

도 9는 본 발명의 제3 실시예에 따른 수신기 회로의 전체 회로도를 설명하는 도면이다.

도 10은 도 9의 기준 전압 발생부의 회로도이다.

도 11은 도 10의 기준 전압 발생부의 동작을 설명하는 도면이다.

도 12는 본 발명의 제4 실시예에 따른 적분 기능을 가진 결정귀환 등화 수신기를 설명하는 도면이다.

도 13은 도 12의 수신기의 동작 타이밍 다이어그램을 나타내는 도면이다.

도 14은 본 발명의 제5 실시예에 따른 2-탭(tap) DFE 적분기를 설명하는 회로도이다.

도 15는 본 발명의 제6 실시예에 따른 멀티플렉스 기능을 내장한 비교기를 설명하는 회로도이다.

도 16은 도 15의 비교기의 동작을 도 12의 수신기의 동작 타이밍 다이어그램에 연계하여 설명하는 타이밍 다어어그램이다.

도 17은 도 12의 수신기의 모의 실험 결과를 나타내는 도면이다.

본 발명은 데이터 전송 시스템에 관한 것으로, 특히 신호간 간섭과 고주파 잡음 동시에 제거할 수 있는 적응형 결정 궤환 등화기 기능을 갖는 적분 수신기와 이를 구비하는 시스템에 관한 것이다.

DRAM 데이터 전송 방식에는 전송 데이터 용량을 증가시키기 위해 하나의 신호 라인에 여러 개의 칩들을 동시에 연결하는 멀티 드롭(multi drop) 채널 방식과, 신호 라인 수와 핀 수를 줄이기 위한 단일 신호선(single ended) 방식이 있다.

멀티 드롭 채널 방식은 도 1에 도시된 바와 같이, 하나의 신호 라인(110)에 여러 개의 DRAM 칩들(101, …, 10n)이 연결되어 있는 방식이다. DRAM 칩들(101, 10n)의 입력 핀들에는 기생 저항, 기생 인덕턴스 및 기생 커패시턴스들이 존재한다. 이러한 기생 성분들로 의해, 멀티 드롭 방식은 신호 감쇄가 발생하여 채널 주파수 대역이 감소된다. 이것은 고주파 신호 전송에서 신호간 간섭(ISI)으로 작용해서, 전송되는 신호의 전압 마진과 시간 마진을 감소시킬 수 있다. 일반적으로, ISI를 제거하기 위한 방법으로 등화기(equalizer)가 많이 사용된다.

도 2는 멀티 드롭 채널 방식에서의 신호 응답 특성을 보여주는 도면이다. 도 2를 참조하면, 대역폭이 제한된 채널상에 펄스 폭 T의 입력 펄스(input pulse)를 인가하였을 때, 채널에서의 응답 신호(Vo)는 채널 대역폭이 제약되기 때문에, 시간이 T일 때 목표 지점에 도달하지 못한다. 시간이 2T 및 3T일 때도 응답 신호(Vo)의 영향이 남아 있다. 이 남아 있는 신호가 다음 주기에도 영향을 주기 때문에, ISI가 발생한다.

도 3은 수신단 등화기(equalizer) 방식 중의 하나인 결정 귀환 등화기(DFE)를 설명하는 도면이다. 도 3을 참조하면, DEF(300)는 가산기(310), 판정기(320), 그리고 궤환 루프(330)를 포함한다. DEF(300)는 궤환 루프(330)에서 제공되는 한 주기와 두 주기 전의 판별된 데이터의 값

,

에 따라 현재의 입력 신호에서 과거에 발생했던 ISI를 제거할 수 있다. 이를 식으로 표현하면 다음과 같다.

여기서, a1과 a2는 등화기(equalizer) 계수로써 제거되어야 할 ISI 양을 나타내고, V _IN (nT)는 수신단 입력 신호를 나타낸다. Y(nT)는 ISI가 제거된 등화기(equalizer)의 출력 전압이다.

DEF(300)는 입력 신호의 고주파 잡음을 증폭시키지 않으면서 ISI를 제거할 수 있다는 장점이 있다. 그러나 수신단에 입력 신호의 최대 신호 폭이 감쇄되어 인가되기 때문에, ISI를 제거하더라도 신호 대비 잡음 비율(SNR)이 감소되는 단점이 있다.

한편, 등화기(equalizer)를 사용하는 데 있어서, 가장 중요한 것은 등화기 계수를 정확히 정하는 것이다. 등화기 계수는 채널의 특성, 칩의 특성 등에 의해 달라질 수 있다. 또한, 칩의 공정, 전압, 그리고 온도 변화에 의해서도 등화기 계수가 달라질 수 있다. 이러한 변화 요소들을 감안하여 정확한 등화기 계수 값을 결정해야 한다. 일반적으로 사용되는 방법은 수신기의 입력 신호를 보고 최대의 마진을 갖도록 등화기 계수를 조절하는 것이다. 이 방식을 적응형 등화기(adaptive equalizer)라고 한다.

단일 신호선(single ended) 전송 방식은 수신단에서 데이터를 판별하는 데 있어서, 데이터와 데이터의 최대/최소 전압 값의 중간 전압을 갖는 기준 전압을 비교하여 데이터의 값을 판별하는 것이다. 이 방식은 차동(differential) 전송 방식에 비해 고주파 잡음이 많이 발생하기 때문에, 신호 대비 잡음 비율(SNR)이 더 작아지는 문제점이 있다.

단일 신호선 전송 방식에서 고주파 잡음이 발생하는 첫 번째 이유는 기준 전압 라인과 공통 그라운드 라인 사이의 기생 커패시턴스 값과, 신호 라인과 공통 그라운드 라인 사이의 기생 커패시턴스 값이 서로 다르기 때문에, 공통 그라운드 라인에서 발생하는 고주파 잡음이 신호 라인과 기준 전압 라인에 서로 다르게 인가되기 때문이다. 두 번째 이유는 신호 라인에서 발생하는 반사파와 크로스토크(crosstalk) 등이 고주파 잡음으로 발생하기 때문이다.

수신단에서 발생하는 고주파 잡음에 의한 영향을 줄이기 위한 방법으로, 데이터를 한 주기 동안 여러 번 추출하여 데이터의 값을 판별하는 방법과, 아날로그적인 수신 회로를 사용하여 한 주기 동안의 데이터의 값을 적분하여 판별하는 방법이 있다.

도 4는 종래의 적분 수신기 회로를 설명하는 도면이다. 적분 수신기 회로(400)가 적분 기능을 수행할 때 출력 전압은 다음 식과 같다.

여기서, C는 적분기의 출력에 있는 캐패시턴스 값이고,

은 입력 트랜지스터의 트랜스 임피던스 값이다. 적분 수신기 회로(400)는 데이터를 잘못 판별할 확률을 줄여 수신기의 신호 대비 잡음 비율(SNR)을 증가시킨다.

DRAM의 입/출력 데이터 전송 속도가 높아질수록, 앞에서 언급한 멀티 드롭 채널 방식에서의 ISI와 수신단의 고주파 잡음이 더 많이 발생하기 때문에, 전송 속도에 제약을 준다. 채널 ISI는 채널의 주파수 제약에 의해 발생하고, 수신단 고주파 잡음은 수신 칩에서 지역적으로 발생하므로, 이 두 잡음은 동시에 발생한다.

그런데, 등화기(equalizer)는 고주파 잡음에 취약하고, 적분 수신기(integrating receiver)는 ISI 같은 저주파 잡음에 취약하기 때문에, 등화기(equalizer)나 적분 수신기(integrating receiver)만을 DRAM에 적용하는 것은 최대 성능을 달성하는데 부적합하다.

그러므로, 이 두 가지 속도 제약 요소를 동시에 제거하기 위해, 등화기(equalizer)와 적분 수신기(integrating receiver)를 하나의 회로로 구현한 새로운 수신기가 필요하다. 그리고, 새로운 수신기에 적용 가능한 등화기 계수를 구하는 방식을 개발한다면, DRAM의 입/출력 데이터 전송 속도를 향상시킬 수 있을 것이다.

본 발명의 목적은 ISI와 고주파 잡음 동시에 제거할 수 있는 적응형 결정 궤 환 등화기 기능을 갖는 적분 수신기와 이를 구비하는 시스템을 제공하는 데 있다.

상기 목적을 달성하기 위하여, 본 발명의 일면에 따른 적분 수신기는 결정 궤환 등화기(Decisin Feedback Equalizer: DFE); 및 결정 궤환 등화기의 출력을 한 주기 동안 적분하여, 결정 궤환 등화기 내 판정기로 제공하는 적분기를 구비하고, 결정 궤환 등화기에서 등화한 파형의 신호간 간섭(Inter-Symbol Interference: ISI)을 한 주기 전과 두 주기 전의 판정된 데이터 값을 이용하여 제거한다.

본 발명의 바람직한 실시예에 따른 결정 궤환 등화기는 적분 수신기로 입력되는 입력 신호와, 궤환 필터로부터의 한 주기와 두 주기 전의 판별된 데이터의 값을 수신하고, 이들을 가산하여 출력 신호를 발생하는 가산기; 적분기의 출력 전압과 소정의 기준 전압을 비교하여 판정하는 판정기; 및 한 주기와 두 주기 전의 판정된 데이터의 값에다가 제1 및 제2 등화기 계수를 각각 곱하여 가산기로 제공하는 궤환 필터를 포함할 수 있다.

본 발명의 바람직한 실시예에 따라, 제1 등화기 계수는 1.5T에서 2.5T 사이의 ISI 값의 평균값을 취하여 구할 수 있고, 제2 등화기 계수는 2.5T에서 3.5T 사이의 ISI값의 평균값을 취하여 구할 수 있고, T는 상기 적분 수신기로 입력되는 입력 펄스의 폭이다.

본 발명의 바람직한 실시예에 따른 적분 수신기는 입력 신호 패턴이 1111일 때와 X011일 때의 결정 궤환 등화기의 출력 신호의 면적 차이를 에러 신호로 나타내고, 에러 신호의 값이 0일 때, Sign-sign LMS(Least Mean-squared Error Argorithm) 알고리즘을 통하여 입력 신호가 1011이면 a1을 결정할 수 있고, 입력 신호가 0011이면 a2를 결정할 수 있다.

본 발명의 다른 면에 따른 적분 수신기 시스템은 제1 결정 궤환 등화기(Decisin Feedback Equalizer: DFE)의 출력을 한 주기 동안 적분하고, 등화한 파형의 신호간 간섭(Inter-Symbol Interference: ISI)을 한 주기 전과 두 주기 전의 판정된 데이터 값을 이용하여 제거하는 적분 수신기; 제2 결정 궤환 등화기의 입력 신호 패턴이 1111일 때와 X011일 때의 출력 신호의 면적 차이를 에러 신호로 발생하는 에러 검출부; 및 에러 신호와 적분 수신기에서 판정된 데이터의 부호를 바탕으로 적분 수신기의 등화기 계수를 구하는 LMS 조절부를 포함한다.

본 발명의 바람직한 실시예에 따라, 적분 수신기는 적분 수신기로 입력되는 입력 신호와, 궤환 필터로부터의 한 주기와 두 주기 전의 판별된 데이터의 값을 수신하고, 이들을 가산하여 출력 신호를 발생하는 가산기; 가산기의 출력을 한 주기 동안 적분하는 적분기; 적분기의 출력 전압과 소정의 기준 전압을 비교하여 판정하는 판정기; 및 한 주기와 두 주기 전의 판정된 데이터의 값에다가 제1 및 제2 등화기 계수를 각각 곱하여 가산기로 제공하는 궤환 필터를 포함할 수 있다.

본 발명의 바람직한 실시예에 따라, 에러 검출부는 에러 신호의 값이 0일 때, Sign-sign LMS(Least Mean-squared Error Argorithm) 알고리즘을 통하여 입력 신호가 1011이면 a1을 결정할 수 있고, 입력 신호가 0011이면 a2를 결정할 수 있다.

본 발명의 바람직한 실시예에 따라, 적분 수신기 시스템은 초기 시스템 셋팅 모드에서 입력 신호로 클럭을 받아들여 입력 신호의 중간 전압을 가지는 기준 전압 을 발생하는 기준 전압 발생부를 더 포함할 수 있다.

본 발명의 바람직한 실시예에 따라, 기준 전압 발생부는 입력 신호인 클럭을 적분하는 적분기; 적분기의 출력과 상기 기준 전압을 비교하는 비교기; 비교기의 판별값에 따라 클럭을 적분한 값이 0이 되게 제어하는 업/다운 카운터; 업/다운 카운터의 디지털 출력 값을 전류값으로 변환하는 디지털-아날로그 변환부; 및 디지털-아날로그 변환부의 전류 값이 인가되어 기준 전압을 발생하는 저항을 포함할 수 있다.

본 발명의 또다른 면에 따른 수신기는 룩-어헤드(look-ahead) 적분 기능을 가진 결정 궤환 등화기들; 결정 궤환 등화기들 각각과 연결되는 플립 플롭들을 포함한다. 적분 기능을 가진 결정 궤환 등화기 각각은 데이터 주기의 1/4 시간 동안 입력 신호를 받아 들이고, 데이터의 두 주기 전과 한 주기 전에 판별된 값을 받아들인다. 적분 기능을 가진 결정 궤환 등화기 각각은 한 주기 전의 판별된 데이터 값이 0일 때 동작되는 제1 결정 궤환 등화 적분기; 한 주기 전의 판별된 데이터 값이 1일 때 동작되는 제2 결정 궤환 등화 적분기; 및 한 주기 전의 판별된 데이터에 따라 제1 및 제2 결정 궤환 등화 적분기들의 출력 중 어느 하나를 선택하는 비교기를 포함한다.

본 발명의 바람직한 실시예에 따라, 제1 및 제2 결정 궤환 등화 적분기 각각은 제1 클럭 신호에 응답하여 제1 및 제2 결정 궤환 등화 적분기의 출력들을 전원 전압으로 프리차아지시키는 프리차아지부; 제1 및 제2 결정 궤환 등화 적분기의 출력들에 연결되는 커패시터; 및 제2 클럭 신호에 응답하여, 데이터 주기의 1/4 시간 동안의 입력 신호와, 데이터의 두 주기 전과 한 주기 전에 판별된 값에 따라 적분하여 커패시터에 저장하는 차동 비교기들을 포함할 수 있다.

본 발명의 바람직한 실시예에 따라, 비교기는 선택 신호에 응답하여 상기 제1 및 제2 결정 궤환 등화 적분기들의 출력 중 어느 하나를 선택하는 차등 형식의 2-투-1 멀티플렉스; 멀티 플렉서의 출력을 미세 증폭하는 플립플롭; 및 플립플롭의 출력에 연결되는 인버터를 포함할 수 있다.

따라서, 본 발명의 수신기에 의하면, 고속 DRAM 데이터 전송 시스템에서 향후 문제가 되는 ISI와 고주파 잡음을 동시에 제거할 수 있다. 수신기는 등화기(equalizer) 기능과 적분기 기능을 한 회로로 동시에 수행한다. 이 방식은 데이터를 잘못 판별할 확률을 줄여 수신기의 신호 대비 잡음 비율(SNR)을 증가시켜 잡음이 많은 환경에서 최대 동작 속도를 증가 시킨다. 본 발명의 수신기에 맞는 등화기 계수를 찾는 방법은 채널이나 칩의 공정 변화 등에 둔감하게 적절한 등화기 계수를 조절한다. 본 발명의 LMS 알고리즘은 간단히 구현이 가능하여 회로의 면적이나 전력 소모를 감소시킨다. 본 발명의 수신기는 단일선 전송 방식에서 적분기를 이용해 기준 전압을 찾는 방법을 제공한다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 5는 본 발명의 제1 실시예에 따른 적분 수신기 회로의 블록 다이어그램이다. 도 5를 참조하면, 적분 수신기 회로(500)는 가산기(510), 적분기(520), 판정 회로(530), 그리고 궤환 필터(540)를 포함한다.

가산기(510)는 입력 신호(x(n))와 궤환 필터(540)로부터의 한 주기와 두 주기 전의 판정된 데이터의 값

,

을 수신하고, 이들을 가산하여, 현재의 입력 신호(x(n))에서 과거에 발생했던 ISI를 제거한 출력 신호(y(n))를 발생한다. 적분기(520)는 출력 신호(y(n))을 한 주기 동안 적분하여 판정 회로(530)로 전달한다. 판정 회로(530)는 한 주기 적분된 출력 신호(y(n))의 전압과, 소정의 양과 음의 기준 전압을 비교하여 0 또는 1의 값을 갖는 판정 신호(

)를 궤환 필터(540)로 제공한다. 궤환 필터(540)는 한 주기와 두 주기 전의 판정된 데이터의 값

,

에다가 등화기 계수(a1, a2)를 각각 곱하여 가산기(510)로 제공한다.

적분 수신기 회로(500)는 ISI와 고주파 잡음을 동시에 제거하기 위하여, 종래의 DFE(300, 도 3)에서 y(n)을 직접 추출하여 데이터를 판별하는 대신에, y(n)을 한 주기 동안 적분해서 데이터의 값을 판별한다. 이에 따라, 고주파 잡음에 대한 민감도를 감소시켜 신호의 신호 대비 잡음 비율(SNR)을 증가시킨다. 이를 식으로 표현하면 다음과 같다.

종래의 DFE 방식(300, 도 3)은 신호를 추출할 때만 ISI를 제거하는 데 반해, 이 방식은 신호를 한 주기 동안 적분하므로 한 주기 동안의 ISI를 제거한다.

도 6의 입력 신호(x(n)) 특성에서, 등화기 계수 a1값으로 1.5T에서 2.5T 사이의 ISI 값의 평균값을 취하고, 등화기 계수 a2는 2.5T에서 3.5T 사이의 ISI값의 평균값을 취하면 ISI를 모두 제거할 수 있다.

이 때, 등화기 계수를 정하는 방법으로 sign-sign LMS(least mean square) 알고리즘을 사용한다. Sign-sign LMS 알고리즘을 사용하면 등화기 계수 a1, a2는 다음의 식에 의해 결정된다.

여기서, a1, a2는 각각 한 주기 전과 두 주기 전의 ISI에 해당하는 값이고, step은 등화기 계수의 변화 단위이다. 또 e[n]은 에러 신호로써 ISI가 제거되면 0 이 된다.

,

는 각각 한 주기 전과 두 주기 전의 판별된 데이터 값이다.

Sign-sign LMS(Least Mean-squared Error Argorithm) 알고리즘은 e[n]과 판별된 데이터의 부호만 보고 등화기 계수를 조절하므로, 간단하게 구현 가능하다는 장점이 있다. 이 알고리즘을 사용하는데 있어서 가장 어려운 점은 e[n]을 구하는 것이다. 에러 신호는 수신기에 ISI를 가진 입력 신호와 ISI가 제거된 신호와의 차이에 의해 구해진다.

그러나 일반적으로 채널과 칩의 특성에 의해 ISI의 양이 정해지므로, ISI가 제거된 신호를 미리 알기가 어렵다. 본 발명에서는 입력된 신호와 입력되는 신호의 높은 전압 값을 이용해 sign(e[n])을 구하는 방법을 제안한다.

도 7은 본 발명의 일실시예에 따른 e[n]을 구하는 방법을 보여준다. 적분 수신기(500, 도 5)로 인가되는 신호(x(n))는 채널의 펄스 응답 신호들의 합이다. 도 7을 참조하면, 수신기로 인가되는 신호 패턴이 1111일 때의 펄스 응답 신호와 신호 패턴이 X011일 때의 펄스 응답 신호를 나타낸다. 신호 패턴이 1111일 때의 펄스 응답 신호를 살펴보면, 현재 입력 신호의 시간은 n이라 했을 때, x[n] 신호는 x[n]에서 현재 전송하는 신호와 과거 두 주기와 한 주기 전에 발생한 ISI와 미래의 x[n+1]에서 생기는 프리-커서(pre-cursor)에 의한 ISI로 이루어져 있다. 여기서, 등화기 계수가 최적화된 값을 가지면 과거 두 주기 전의 신호에 의해 발생한 ISI가 제거된다.

수신기로 인가되는 신호 패턴이 X011일 때의 펄스의 응답 신호들를 살펴보면, 입력 신호(x(n))는 두 가지가 될 수 있는데, 만약 입력 신호(x(n))로 0011이 인가되면 신호 패턴이 1111일 때의 펄스 응답 신호와 비교해 보면, 입력 신호(x(n))은 과거 신호들에 의한 ISI의 양이 반대 값을 가지고 있다. 그리고, 입력 신호(x(n))로 1011이 인가되면, 두 주기 전의 입력 신호에 의한 ISI는 입력 신호가 1111일 때와 같은 값을 가지나 한 주기 전의 입력 신호에 의한 ISI는 반대 값을 가지고 있다.

따라서 입력 신호(x(n)) 패턴이 1111일 때와 X011일 때의 DFE 출력 신호의 면적 차이를 e[n]으로 사용하면, ISI가 모두 제거될 수 있으므로, e[n]이 0의 값을 가지게 된다. Sign-sign LMS 알고리즘은 입력 신호가 1011이면 a1을 결정하게 되고, 0011이면 a2를 결정하게 된다.

도 8은 본 발명의 제2 실시예에 따른 적응형 결정 귀환 등화기 기능을 내장한 적분 수신기 시스템을 설명하는 회로 다이어그램이다. 도 8을 참조하면, 적분 수신기 시스템(800)은 적분 수신기(500), 에러 검출부(600), 그리고 LMS 조절부(700)를 포함한다. 적분 수신기(500)는 앞서 도 5에서 설명하였다. 에러 검출부(600)는 앞서 도 7에서 설명한 바 대로, 입력 신호 패턴이 1111일 때의 DFE 출력 값을 구하기 위해, DFE 회로의 입력으로 신호의 최대 전압 크기를 DC로 인가해 준다. 입력 신호 패턴이 1111일 때 등화기의 출력 값은 항상 존재하나, 입력 신호 패턴이 X011인 경우는 입력 신호에 따라 가끔씩 인가되게 된다. 따라서, 입력 신호 패턴이 X011일 경우만 등화기 계수를 변화시킨다. LMS 조절부(700)를 통하여 등화 기 계수가 수렴하게 되면, 등화기 계수가 수렴한 값에서 수 비트 정도만 변화한다.

도 9는 본 발명의 제3 실시예에 따른 수신기 회로의 전체 회로도를 설명하는 도면이다. 도 9를 참조하면, 수신기(900)는 기준 전압 발생부(reference generator, 910), 증폭부(920), 적분 기능을 가진 결정 귀환 등화기(IDFE, 500), 에러 검출부(error detector, 600), 그리고 LMS 조절부(700)를 포함한다. 수신기(900)는 4개의 균일한 간격을 가진 클럭을 받아 들여 디멀티플렉싱 방식으로 데이터를 판별한다.

기준 전압 발생부(910)는 초기 시스템 셋팅 모드에서 입력에 클럭 신호를 받아들여 입력 신호의 중간 전압을 가지는 기준 전압을 생성해 낸다. 도 10은 본 발명에 의한 기준 전압 발생부(910)의 회로도이다. 기준 전압 발생부(910)는 저항들(1001, 1002), 디지털-아날로그 변환부(DAC, 1003), 증폭부(1004), 적분기(1005), 비교기(1006), 그리고 업/다운(up/down) 카운터(1007)로 이루어진다. 기준 전압(Vref)을 발생할 때는 입력 신호(Vin)로 데이터 대신 클럭 신호를 받아 들인다.

도 11은 기준 전압 발생부(910)의 동작을 설명하는 도면이다. 도 11을 참조하면, 입력 신호(Vin)인 클럭을 적분하면 기준 전압(Vref)의 레벨에 따라 적분기(1005)의 출력이 양수나 음수, 그리고 0의 값을 가진다. 적분기(1005)의 출력은 비교기(1006)로 전달되어 +/- 값으로 판별되고, 업/다운 카운터(1007)를 제어하여 클럭 신호를 적분한 값이 0이 되게 하면 기준 전압(Vref)이 최적화 된다. 업/다운 카운터(1007)의 디지털 출력 값은 DAC(1003)를 통해 전류 값으로 변화하여 저항(1002)에 인가되어 기준 전압(Vref)를 발생한다. 따라서, 기준 전압 발생부(910)는 공정 변화 등에 의해 송신기 출력의 크기가 달라지거나 기준 전압의 값이 바뀌어도 최적화된 기준 전압을 발생할 수 있다는 장점이 있다. 또 전원(VTT)에 인가되는 노이즈는 입력 신호(Vin)과 기준 전압(Vref)에 공통 모드 노이즈로 보여 수신기(900, 도 9)에서 제거할 수 있다.

도 12는 본 발명의 제4 실시예에 따른 적분 기능을 가진 결정귀환 등화 수신기를 설명하는 도면이다. 도 12를 참조하면, 수신기(1200)는 4개의 룩-어헤드(look-ahead) 적분 기능을 가진 결정 귀환 등화기들(LA IDFE, 1201-1204)와 4개의 플립 플롭들(1211-1214)으로 이루어진다. 각 LA IDFE(1201-1204)는 데이터 주기의 1/4 시간 동안 입력 신호를 받아 들인다. LA IDFE(1201-1204)는 등화기를 위해 두 주기 전과 한 주기 전에 판별된 값을 받아들인다. LA IDFE(1201-1204)는 2개의 IDFE 적분기(1201a, 1201b)와 1개의 멀티플렉싱 기능을 가진 비교기(1201c)로 이루어진다. IDEF 적분기(1201a)는 한 주기 전의 판별된 데이터 값이 0일 때를 위한 것이고, IDFE 적분기(1201b)는 한 주기 전의 판별된 데이터 값이 1일 때를 위한 것이다. 멀티플렉싱 기능을 가진 비교기(1201c)는 한 주기 전의 판별된 데이터에 따라 두 개의 DFE 적분기(1201a, 1201b) 출력 중 하나를 선택한다. 이러한 방식은 DFE의 피드백 시간을 감소시켜 수신기의 최대 동작 주파수를 증가시킨다.

도 13은 수신기(1200)의 동작 타이밍 다이어그램을 나타내는 도면이다. 도 13을 참조하면, 데이터 적분을 위해서 두 주기의 판별된 데이터 값과 한 주기 전에 판별된 값이 필요하다. 두 주기 전에 판별된 값은 y[2]이고, 한 주기 전에 판별된 값은 y[3]이다. 적분은 Clk[0]이 로직 하이이고 Clk[1]이 로직 로우일 때 수행된 다. 적분을 하기 전에 y[2]는 항상 결정된다. 그러나 y[3]는 피드백 지연 시간 때문에 적분 전에 그 값이 결정되지 못한다. 따라서 룩-어헤드(look ahead) 방법이 필요하다. 본 발명에서는 고정된 y[3] 값을 가진 두 개의 DFE 적분기가 사용되었다.

도 14은 본 발명의 제5 실시예에 따른 2-탭(tap) DFE 적분기를 설명하는 회로도다.도 14를 참조하면, 2-탭(tap) DFE 적분기(1201a, 1201b)는 제1 클럭 신호 Clk[0]에 응답하여 적분기(1201a, 1201b)의 출력들(out, outb)을 전원 전압(VDD)으로 프리차아지시키는 프리차아지부(1410)와, 적분기(1201a, 1201b)의 출력들에 연결되는 커패시터들(1420)과, 그리고 제2 클럭 신호 Clk[1]에 응답하여 데이터 주기의 1/4 시간 동안의 입력 신호(Ip, In)와, 데이터의 두 주기 전(/Y[n-2], Y[n-2])과 한 주기 전(/Y[n-1], Y[n-1])에 판별된 값에 따라 적분하여 커패시터(1420)에 저장하는 차동 비교기들(1430)을 포함한다.

2-탭(tap) DFE 적분기(1201a, 1201b)는 클럭 신호 Clk[0]가 로직 로우이면 출력 신호 out과 outb 노드는 전원 전압(VDD)으로 충전된다. 클럭 신호 Clk[0]가 로직 하이이고 Clk[1]가 로직 로우이면 적분이 수행된다. 클럭 신호 Clk[0]와 Clk[1]이 모두 로직 하이이면 출력 신호 out과 outb 노드는 상태를 유지한다. 적분이 끝나면 적분기의 차동 출력 전압 값은 다음 식과 같아진다.

여기에서, 적분 기호 안에 있는 처음 두 부분은 입력 신호의 적분을 나타낸다. 마지막 두 부분은 DFE 기능을 나타낸다. 도 14의 EQ[0]와 EQ[1]은 각각 a1과 a2 값을 결정한다. 따라서 이 회로는 적분 기능과 DFE 기능을 동시에 수행하게 된다.

도 15는 본 발명의 제6 실시예에 따른 멀티플렉스 기능을 내장한 비교기를 설명하는 회로도이다. 도 15를 참조하면, 비교기(1201c)는 차등 형식의 2-to-1 멀티플렉스(1510)와 미세 증폭기 형태의 플립플롭(1520)으로 이루어져 있다. 비교기(1201c)는 기존의 look ahead 방식의 DFE 회로에서 플립플롭(1520)의 출력에 래치(latch)를 사용하지 않고 인버터를 사용하였다. 그 결과 비교기(1201c)의 지연 시간이 감소하여 DFE의 동작 속도가 증가 한다.

도 16은 비교기(1201c)의 동작을 수신기(1200, 도 12)의 동작 타이밍 다이어그램(도 13)에 연계하여 설명하는 타이밍 다어어그램이다. 도 16을 참조하면, 수신기(1200)에서 비교기(1201c)의 프리차아지(precharge) 시간 동안은 출력 신호 out과 outb가 VSS의 값을 가지나, 적분기(1201a, 1201b)가 적분 기능을 수행하는 시간은 프리차아지(precharge) 구간에 속하지 않는다. 따라서 출력 신호(out, outb)가 클럭의 한 주기 전체 동안 출력 값을 유지할 필요가 없다.

도 17은 본 발명의 수신기(1200)의 모의 실험 결과를 나타내는 도면이다. (a) 파형은 등화기를 통과하기 전의 ISI와 고주파 노이즈가 존재하는 입력 신호의 아이 패턴이다. 이 상태에서는 아이가 완전히 닫혀 데이터 판별이 불가능하다. (b) 파형은 적응형 등화기(IDFE)가 등화기 계수를 찾아 정상 동작할 때의 등화기 출력 의 아이 패턴이다. 아이가 열려 데이터 판별이 가능하다. (c) 파형과 (d) 파형은 본 발명에 의한 LMS 알고리즘이 동작하였을 때 에러 신호와 등화기 계수의 모습이다. 등화기 계수가 적절한 값에 수렴하면 에러가 0이 되는 것을 확인할 수 있다.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 본 발명의 수신기에 의하면, 고속 DRAM 데이터 전송 시스템에서 향후 문제가 되는 ISI와 고주파 잡음을 동시에 제거할 수 있다. 수신기는 등화기(equalizer) 기능과 적분기 기능을 한 회로로 동시에 수행한다. 이 방식은 데이터를 잘못 판별할 확률을 줄여 수신기의 신호 대비 잡음 비율(SNR)을 증가시켜 잡음이 많은 환경에서 최대 동작 속도를 증가 시킨다.

본 발명의 수신기에 맞는 등화기 계수를 찾는 방법은 채널이나 칩의 공정 변화 등에 둔감하게 적절한 등화기 계수를 조절한다.

본 발명의 LMS 알고리즘은 간단히 구현이 가능하여 회로의 면적이나 전력 소모를 감소시킨다.

본 발명의 수신기는 단일선 전송 방식에서 적분기를 이용해 기준 전압을 찾는 방법을 제공한다.

본 발명은 일반적인 시리얼 통신 방식에도 적용 가능하여 기존의 수신기보다 최대 데이터 전송 속도를 증가시킬 수 있다.

Claims (12)

1. 결정 궤환 등화기(Decision Feedback Equalizer: DFE); 및

   상기 결정 궤환 등화기의 출력을 한 주기 동안 적분하여, 상기 결정 궤환 등화기 내 판정기로 제공하는 적분기를 구비하고,

   상기 결정 궤환 등화기에서 등화한 파형의 신호간 간섭(Inter-Symbol Interference: ISI)을 한 주기 전과 두 주기 전의 판정된 데이터 값을 이용하여 제거하는 것을 특징으로 하는 적분 수신기.
2. 제1항에 있어서, 상기 결정 궤환 등화기는

   상기 적분 수신기로 입력되는 입력 신호와, 궤환 필터로부터의 한 주기와 두 주기 전의 판별된 데이터의 값을 수신하고, 이들을 가산하여 출력 신호를 발생하는 가산기;

   상기 적분기의 출력 전압과 소정의 기준 전압을 비교하여 판정하는 상기 판정기; 및

   상기 한 주기와 상기 두 주기 전의 판정된 데이터의 값에다가 제1 및 제2 등화기 계수를 각각 곱하여 상기 가산기로 제공하는 궤환 필터를 구비하는 것을 특징으로 하는 적분 수신기.
3. 제2항에 있어서,

   상기 제1 등화기 계수는 1.5T에서 2.5T 사이의 ISI 값의 평균값을 취하여 구하고,

   상기 제2 등화기 계수는 2.5T에서 3.5T 사이의 ISI값의 평균값을 취하여 구하고,

   상기 T는 상기 적분 수신기로 입력되는 입력 펄스의 폭인 것을 특징으로 하는 적분 수신기.
4. 제2항에 있어서, 상기 적분 수신기는

   상기 입력 신호 패턴이 1111일 때와 X011일 때의 상기 결정 궤환 등화기의 출력 신호의 면적 차이를 에러 신호로 나타내고, 상기 에러 신호의 값이 0일 때, Sign-sign LMS(Least Mean-squared Error Argorithm) 알고리즘을 통하여 상기 입력 신호가 1011이면 제1등화기 계수를 결정하고, 상기 입력 신호가 0011이면 제2등화기 계수를 결정하는 것을 특징으로 하는 적분 수신기.
5. 제1 결정 궤환 등화기(Decisin Feedback Equalizer: DFE)의 출력을 한 주기 동안 적분하고, 등화한 파형의 신호간 간섭(Inter-Symbol Interference: ISI)을 한 주기 전과 두 주기 전의 판정된 데이터 값을 이용하여 제거하는 적분 수신기;

   제2 결정 궤환 등화기의 입력 신호 패턴이 1111일 때와 X011일 때의 출력 신호의 면적 차이를 에러 신호로 발생하는 에러 검출부; 및

   상기 에러 신호와 상기 적분 수신기에서 판정된 데이터의 부호를 바탕으로 상기 적분 수신기의 등화기 계수를 구하는 LMS 조절부를 구비하는 것을 특징으로 하는 적분 수신기 시스템.
6. 제5항에 있어서, 상기 적분 수신기는

   상기 적분 수신기로 입력되는 입력 신호와, 궤환 필터로부터의 한 주기와 두 주기 전의 판정된 데이터의 값을 수신하고, 이들을 가산하여 출력 신호를 발생하는 가산기;

   상기 가산기의 출력을 한 주기 동안 적분하는 상기 적분기;

   상기 적분기의 출력 전압과 소정의 기준 전압을 비교하여 판정하는 상기 판정기; 및

   상기 한 주기와 상기 두 주기 전의 판별된 데이터의 값에다가 제1 및 제2 등화기 계수를 각각 곱하여 상기 가산기로 제공하는 궤환 필터를 구비하는 것을 특징으로 하는 적분 수신기 시스템.
7. 제6항에 있어서, 상기 에러 검출부는

   상기 에러 신호의 값이 0일 때, Sign-sign LMS(Least Mean-squared Error Argorithm) 알고리즘을 통하여 상기 입력 신호가 1011이면 제1등화기 계수를 결정하고, 상기 입력 신호가 0011이면 제1등화기 계수를 결정하는 것을 특징으로 하는 적분 수신기 시스템.
8. 제6항에 있어서, 상기 적분 수신기 시스템은

   초기 시스템 셋팅 모드에서 상기 입력 신호로 클럭을 받아들여 상기 입력 신호의 중간 전압을 가지는 기준 전압을 발생하는 기준 전압 발생부를 더 구비하는 것을 특징으로 하는 적분 수신기 시스템.
9. 제8항에 있어서, 상기 기준 전압 발생부는

   상기 입력 신호인 클럭을 적분하는 적분기;

   상기 적분기의 출력과 상기 기준 전압을 비교하는 비교기;

   상기 비교기의 판별값에 따라 상기 클럭을 적분한 값이 0이 되게 제어하는 업/다운 카운터;

   상기 업/다운 카운터의 디지털 출력 값을 전류값으로 변환하는 디지털-아날로그 변환부; 및

   상기 디지털-아날로그 변환부의 전류 값이 인가되어 상기 기준 전압을 발생하는 저항을 구비하는 것을 특징으로 하는 적분 수신기 시스템.
10. 룩-어헤드(look-ahead) 적분 기능을 가진 결정 궤환 등화기들;

    상기 결정 궤환 등화기들 각각과 연결되는 플립 플롭들을 구비하고,

    상기 적분 기능을 가진 결정 궤환 등화기 각각은

    데이터 주기의 1/4 시간 동안 입력 신호를 받아 들이고, 상기 데이터의 두 주기 전과 한 주기 전에 판별된 값을 받아들이되,

    상기 한 주기 전의 판별된 데이터 값이 0일 때 동작되는 제1 결정 궤환 등화 적분기;

    상기 한 주기 전의 판별된 데이터 값이 1일 때 동작되는 제2 결정 궤환 등화 적분기; 및

    상기 한 주기 전의 판별된 데이터에 따라 상기 제1 및 제2 결정 궤환 등화 적분기들의 출력 중 어느 하나를 선택하는 비교기를 구비하는 것을 특징으로 하는 수신기.
11. 제10항에 있어서, 상기 제1 및 제2 결정 궤환 등화 적분기 각각은

    제1 클럭 신호에 응답하여 상기 제1 및 제2 결정 궤환 등화 적분기의 출력들을 전원 전압으로 프리차아지시키는 프리차아지부;

    상기 제1 및 제2 결정 궤환 등화 적분기의 출력들에 연결되는 커패시터; 및

    제2 클럭 신호에 응답하여, 상기 데이터 주기의 1/4 시간 동안의 입력 신호와, 상기 데이터의 두 주기 전과 한 주기 전에 판별된 값에 따라 적분하여 상기 커패시터에 저장하는 차동 비교기들을 구비하는 것을 특징으로 하는 수신기.
12. 제10항에 있어서, 상기 비교기는

    선택 신호에 응답하여 상기 제1 및 제2 결정 궤환 등화 적분기들의 출력 중 어느 하나를 선택하는 차등 형식의 2-to-1 멀티플렉스;

    상기 멀티 플렉서의 출력을 미세 증폭하는 플립플롭; 및

    상기 플립플롭의 출력에 연결되는 인버터를 구비하는 것을 특징으로 하는 수신기.

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