KR20170024807A - 반도체 장치 및 이를 위한 수신회로 - Google Patents

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Abstract

본 기술의 일 실시예에 의한 반도체 장치는 입력신호를 제공받아 증폭하여 출력신호를 생성하며, 입력신호의 레벨에 따라 기 설정된 제어신호에 기초하여 입력신호의 왜곡을 보상하는 수신회로 및 출력신호를 제공받아 동작하는 내부회로를 포함하도록 구성될 수 있다.

Description

반도체 장치 및 이를 위한 수신회로{Semiconductor Apparatus and Receiver Therefor}
본 발명은 반도체 집적 장치에 관한 것으로, 보다 구체적으로는 반도체 장치 및 이를 위한 수신회로에 관한 것이다.
반도체 메모리 장치와 같은 반도체 장치는 외부 칩셋으로부터 다양한 신호를 입력받아 요구되는 동작을 수행한다.
이를 위해, 반도체 장치는 수신회로를 구비하고 있다. 수신회로는 외부 소신호를 입력받아 증폭하여 내부 회로로 제공한다. 예를 들어, 외부 소신호를 기준전압과 비교하여 외부 소신호의 논리 레벨을 판단 및 증폭하여 출력할 수 있다.
수신회로로 입력되는 외부신호의 레벨은 전송 채널의 환경, 반도체 장치의 동작 환경에 따라 변화될 수 있다. 따라서, 수신회로는 외부신호를 정확하게 검출하도록 구성될 필요가 있다.
본 기술의 실시예는 입력 신호의 레벨을 정확히 판단할 수 있는 반도체 장치 및 이를 위한 수신회로를 제공할 수 있다.
본 기술의 일 실시예에 의한 반도체 장치는 입력신호를 제공받아 증폭하여 출력신호를 생성하며, 상기 입력신호의 레벨에 따라 기 설정된 제어신호에 기초하여 상기 입력신호의 왜곡을 보상하는 수신회로; 및 상기 출력신호를 제공받아 동작하는 내부회로;를 포함하도록 구성될 수 있다.
본 기술의 일 실시예에 의한 수신회로는 입력신호의 레벨에 따라 기 설정된 제어신호에 기초하여 이퀄라이저 구동신호를 생성하는 강도 선택부; 및 상기 입력신호를 제공받아 증폭하여 출력신호를 생성하며, 상기 이퀄라이저 구동신호에 기초하여 상기 입력신호의 왜곡을 보상하도록 구성되는 버퍼링부;를 포함하도록 구성될 수 있다.
본 기술에 의하면 입력 신호의 레벨에 기초하여 입력 신호의 왜곡을 보상할 수 있다. 따라서 반도체 장치의 동작 환경에 의해 입력 신호의 레벨이 변동하는 경우에도 입력 신호의 레벨을 정확히 판단할 수 있다.
도 1은 본 기술의 일 실시예에 의한 반도체 장치의 구성도이다.
도 2는 본 기술의 일 실시예에 의한 수신회로의 구성도이다.
도 3은 본 기술의 일 실시예에 의한 강도 선택부의 구성도이다.
도 4는 본 기술의 다른 실시예에 의한 강도 선택부의 구성도이다.
도 5는 본 기술의 일 실시예에 의한 버퍼링부의 구성도이다.
도 6은 본 기술의 일 실시예에 의한 버퍼링부의 회로도이다.
도 7은 본 기술의 다른 실시예에 의한 버퍼링부의 회로도이다.
도 8은 본 기술의 일 실시예에 의한 반도체 메모리 장치의 구성도이다.
도 9는 본 기술의 일 실시예에 의한 전자 시스템의 구성도이다.
이하, 첨부된 도면을 참조하여 본 기술의 실시예를 보다 구체적으로 설명한다.
도 1은 본 기술의 일 실시예에 의한 반도체 장치의 구성도이다.
도 1에 도시한 것과 같이, 일 실시예에 의한 반도체 장치(10)는 수신회로(110) 및 내부회로(120)를 포함할 수 있다.
수신회로(110)는 외부 칩셋으로부터의 소신호를 입력신호(IN)로서 입력받으며, 데이터 기준전압(VREFDQ)에 기초하여 입력신호(IN)를 증폭하여 출력신호(OUT)로 생성할 수 있다. 그리고, 수신회로(110)는 제어신호(MR<0:n>) 및 바이어스 신호(BIAS_EQ<0:n>)에 응답하여 증폭된 입력신호(IN)의 왜곡을 보상할 수 있다. 입력신호(IN)는 데이터 신호일 수 있으나 이에 한정되는 것은 아니며, 커맨드 신호, 클럭 신호, 어드레스 신호 등이 될 수도 있다.
데이터 기준전압(VREFDQ)은 수신회로(110) 외부에 구비될 수 있는 기준전압 발생 회로로부터 제공될 수 있다. 다른 실시예에서, 데이터 기준전압(VREFDQ)은 수신회로(110) 내부에서 생성하는 것도 가능하다.
내부회로(120)는 출력신호(OUT)를 제공받아 요구되는 동작을 수행하도록 구성될 수 있다.
일 실시예에서, 제어신호(MR<0:n>)는 복수 비트의 디지털 코드일 수 있다. 제어신호(MR<0:n>)는 입력신호(IN)의 레벨에 따라 결정되어 모드 레지스터(Mode Register)에 기 설정되어 있을 수 있다.
반도체 장치는 외부신호를 받아들이기 위해 기준전압을 사용하고 있다. 기준전압은 외부로부터 공급받거나, 반도체 장치 내부에서 생성할 수 있다.
반도체 장치 내부적으로 기준전압의 레벨을 설정하는 것을 기준전압 트레이닝이라 한다. 기준전압 트레이닝을 위해 반도체 장치는 복수 비트의 트레이닝 코드에 응답하여 기준전압의 레벨을 설정하고, 설정된 기준전압에 따라 요구되는 동작을 수행할 수 있다. 아울러, 기준전압 트레이닝을 통해 기준전압의 레벨이 설정되면 이에 대응하는 트레이닝 코드는 모드 레지스터에 저장될 수 있다.
수신회로(110)의 경우 입력신호(IN)를 수신하기 위하여 데이터 기준전압(VREFDQ)을 이용할 수 있다. 그리고 수신회로(110)는 데이터 기준전압(VREFDQ)의 레벨을 설정할 때 결정된 제어신호(MR<0:n>) 및 바이어스 신호(BIAS_EQ<0:n>)에 기초하여 입력신호(IN)의 왜곡을 보상할 수 있다.
바이어스 신호(BIAS_EQ<0:n>)는 복수의 바이어스 전압을 포함할 수 있다.
수신회로(110)는 제어신호(MR<0:n>)에 응답하여 바이어스 신호(BIAS_EQ<0:n>)로부터 이퀄라이저 구동신호를 생성하고, 생성된 이퀄라이저 구동신호에 응답하여 입력신호(IN)의 왜곡을 보상하도록 구성될 수 있다.
손실이 있는 채널을 통해 전송되는 신호는 고주파 성분이 저주파 성분보다 더 많이 감쇄되는 것이 일반적이다. 디지털 신호에서 고주파 성분은 주로 신호의 전압 레벨이 빠르게 바뀌는 부분, 즉 상승 에지나 하강 에지에 해당한다. 따라서 손실이 있는 채널을 통과한 신호는 왜곡된 파형을 가질 수 있다. 또한 전송 주파수 별로 신호의 도착시간이 달라질 수 있으므로 지터 및 데이터 간 간섭 현상(Inter Symbol Interference; ISI)이 발생할 수 있다.
손실이 있는 채널을 통과한 입력신호(IN)의 왜곡을 보상하기 위해 이퀄라이저 회로가 이용될 수 있다. 이퀄라이저 회로는 주파수 대역별로 신호를 강조하거나 억제하여 채널을 통과하는 동안 왜곡된 신호를 보상하는 회로일 수 있다.
동일한 방식으로 설계된 채널이라도 제조 환경 및 동작 환경에 따라 손실 차이가 발생하므로, 이에 적응적으로 입력신호(IN)의 왜곡을 보상하는 것이 바람직하다. 따라서, 본 실시예에서는 입력신호(IN)의 레벨에 따라 결정된 제어신호(MR<0:n>)에 응답하여 바이어스 신호(BIAS_EQ<0:n>) 중 적어도 하나를 선택하고, 선택된 적어도 하나의 바이어스 신호(BIAS_EQ<0:n>)에 의해 이퀄라이저 회로를 구동할 수 있다. 즉, 이퀄라이저 회로가 입력신호(IN)의 레벨을 반영한 바이어스 전압에 의해 구동되므로, 입력신호(IN)에 가해진 왜곡을 정확히 보상할 수 있다.
이퀄라이저 회로의 구체적인 동작에 대해서는 후술할 것이다.
도 2는 본 기술의 일 실시예에 의한 수신회로의 구성도이다.
도 2를 참조하면, 일 실시예에 의한 수신회로(110)는 강도 선택부(210) 및 버퍼링부(220)를 포함하도록 구성될 수 있다.
강도 선택부(210)는 제어신호(MR<0:n>) 및 바이어스 신호(BIAS_EQ<0:n>)에 응답하여 이퀄라이저 구동신호(BIAS_EQ)를 생성하도록 구성될 수 있다.
버퍼링부(220)는 입력신호(IN)를 제공받으며 데이터 기준전압(VREFDQ)에 기초하여 입력신호(IN)의 레벨을 판단하고 증폭하여 출력신호(OUT)를 생성하도록 구성될 수 있다. 또한, 버퍼링부(220)는 이퀄라이저 구동신호(BIAS_EQ)에 응답하여 증폭된 입력신호(IN)에 대한 왜곡을 보상할 수 있다.
상술하였듯이, 제어신호(MR<0:n>)는 입력신호(IN)의 레벨에 기초하여 기 설정되는 복수 비트의 디지털 코드일 수 있다. 바이어스 신호(BIAS_EQ<0:n>)는 복수의 바이어스 전압을 포함할 수 있다.
제어신호(MR<0:n>)에 기초하여 바이어스 신호(BIAS_EQ<0:n>) 중 적어도 하나에 의해 이퀄라이저 구동신호(BIAS_EQ)가 생성되면, 버퍼링부(220)는 입력신호(IN)에 대한 왜곡을 보상할 수 있다.
도 3은 본 기술의 일 실시예에 의한 강도 선택부의 구성도이다.
도 3을 참조하면, 일 실시예에 의한 강도 선택부(210-1)는 선택회로(211)를 포함할 수 있다.
선택회로(211)는 제어신호(MR<0:n>)를 구성하는 각 디지털 코드에 의해 각각 구동되는 복수의 스위칭 회로(211-0 ~ 211-n)를 포함할 수 있다.
각 스위칭 회로(211-0 ~ 211-n)의 각 입력단으로는 각각의 바이어스 신호(BIAS_EQ<0:n>)가 공급될 수 있고, 각 출력단은 이퀄라이저 구동신호(BIAS_EQ) 출력단에 공통 접속될 수 있다.
따라서, 제어신호(MR<0:n>)에 응답하여 적어도 하나의 스위칭 회로(211-0 ~ 211-n)가 턴온됨에 따라 이퀄라이저 구동신호(BIAS_EQ)의 레벨이 결정될 수 있다.
도 4는 본 기술의 다른 실시예에 의한 강도 선택부의 구성도이다.
도 4에 도시한 강도 선택부(210-2)는 선택회로(213) 및 출력부(215)를 포함할 수 있다.
선택회로(213)는 제어신호(MR<0:n>)를 구성하는 각 디지털 코드에 응답하여 구동되는 복수의 스위칭 회로(213-0 ~ 213-n)를 포함할 수 있다.
각 스위칭 회로(213-0 ~ 213-n)는 전원전압(VDD) 공급단과 이퀄라이저 구동신호(BIAS_EQ) 출력단 간에 접속될 수 있으며, 각 바이어스 신호(BIAS_EQ<0:n>)를 벌크 전압으로서 공급받도록 구성될 수 있다.
출력부(215)는 이퀄라이저 구동신호(BIAS_EQ) 출력단과 접지단 사이에 다이오드 접속된 트랜지스터일 수 있다.
제어신호(MR<0:n>)에 기초하여 스위칭 회로(213-0 ~ 213-n) 중 적어도 어느 하나가 구동될 수 있다. 구동된 스위칭 회로(213-0 ~ 213-n)의 출력단에는 그 벌크단에 공급되는 바이어스 신호(BIAS_EQ<0:n>)에 대응하는 전압이 인가될 수 이다. 따라서 이퀄라이저 구동신호(BIAS_EQ)는 제어신호(MR<0:n>) 및 바이어스 신호(BIAS_EQ<0:n>)에 따라 그 레벨이 결정되게 된다.
도 5는 본 기술의 일 실시예에 의한 버퍼링부의 구성도이다.
일 실시예에 의한 버퍼링부(220)는 증폭부(221), 이퀄라이저 회로(223) 및 지연부(225)를 포함할 수 있다.
증폭부(221)는 입력신호(IN)를 제공받으며 데이터 기준전압(VREFDQ)에 기초하여 입력신호(IN)의 레벨을 판단하고 증폭하여 출력신호(OUT)를 생성하도록 구성될 수 있다.
이퀄라이저 회로(223)는 피드백 신호(EQ, EQB)에 따라 구동되고, 이퀄라이저 구동신호(BIAS_EQ)에 응답하여 증폭된 입력신호(IN)에 대한 왜곡을 보상할 수 있다.
지연부(225)는 출력신호(OUT)를 지연시켜 서로 위상이 반대인 한 쌍의 피드백 신호(EQ, EQB)를 생성할 수 있다.
일 실시예에서, 증폭부(221)는 단일 증폭단 또는 복수의 증폭단을 포함하도록 구성될 수 있다. 출력신호(OUT)는 차동신호 또는 단일 신호로 출력될 수 있다.
지연부(225)는 복수의 인버팅 소자를 직렬 연결하여 구성할 수 있으나 이에 한정되는 것은 아니다.
이퀄라이저 회로(223)는 출력신호(OUT)로부터 생성되는 피드백 신호(EQ, EQB)에 따라 구동되고, 증폭된 입력신호(IN)의 왜곡, 바람직하게는 상승에지나 하강에지 부분의 고주파 성분에 대한 감쇄를 보상하도록 구성될 수 있다.
도 6은 본 기술의 일 실시예에 의한 버퍼링부의 회로도이다.
도 6에 도시한 버퍼링부(220-1)는 제 1 증폭부(310-1), 제 2 증폭부(310-2), 이퀄라이저 회로(320) 및 지연부(330)를 포함할 수 있다.
제 1 증폭부(310-1)는 입력신호(IN) 및 데이터 기준전압(VREFDQ)을 제공받아 그 차이를 증폭하여 제 1 및 제 2 차동 증폭신호(OIN, OVREFDQ)를 출력하도록 구성될 수 있다.
제 2 증폭부(310-2)는 제 1 및 제 2 차동 증폭신호(OIN, OVREFDQ)를 제공받아 그 차이를 증폭하여 출력신호(OUT)를 생성하도록 구성될 수 있다.
이퀄라이저 회로(320)는 피드백 신호(EQ, EQB) 및 이퀄라이저 구동신호(BIAS_EQ)에 응답하여, 증폭된 입력신호(OIN)를 균등화하도록 구성될 수 있다. 여기에서, 증폭된 입력신호(OIN)를 균등화한다 함은 고주파 성분과 저주파 성분을 조정함을 의미한다. 예를 들어, 왜곡된 입력신호(IN)로부터 생성된 증폭된 입력신호(OIN)에 대한 고주파 성분을 증가시키거나 저주파 성분을 감쇄시켜 증폭된 입력신호(OIN)를 균등화할 수 있다.
지연부(330)는 출력신호(OUT)를 기 설정된 시간 지연시켜 제 1 피드백 신호(EQ) 및 제 2 피드백 신호(EQB)를 생성하도록 구성될 수 있다. 일 실시예에서, 제 1 피드백 신호(EQ)는 출력신호(OUT)와 동위상의 신호일 수 있고, 제 2 피드백 신호(EQB)는 출력신호(OUT)와 반대 위상의 신호일 수 있으나, 이에 한정되는 것은 아니다.
도 6의 버퍼링부(220-1)에서 알 수 있는 바와 같이, 이퀄라이저 회로(320)가 입력신호(IN)의 레벨에 기초하여 결정된 이퀄라이저 구동신호(BIAS_EQ)에 의해 구동될 수 있다. 따라서 입력신호(IN)에 가해진 왜곡을 정확히 보상하여 입력신호(IN)의 레벨을 정확히 검출하고 증폭하여 출력신호(OUT)를 생성할 수 있다.
도 7은 본 기술의 다른 실시예에 의한 버퍼링부의 회로도이다.
본 실시예에 의한 버퍼링부(220-2)는 제 1 증폭부(410-1), 제 2 증폭부(410-2), 제 3 증폭부(410-3), 이퀄라이저 회로(420) 및 지연부(430)를 포함하도록 구성될 수 있다.
제 1 증폭부(410-1)는 입력신호(IN) 및 데이터 기준전압(VREFDQ)을 제공받아 그 차이를 증폭하여 제 1 및 제 2 차동 증폭신호(OIN, OVREFDQ)를 출력하도록 구성될 수 있다.
제 2 증폭부(410-2)는 제 1 및 제 2 차동 증폭신호(OIN, OVREFDQ)를 제공받아 그 차이를 증폭하여 예비 출력신호(OUT1)를 생성하도록 구성될 수 있다.
제 3 증폭부(410-3)는 예비 출력신호(OUT1)를 증폭하여 출력신호(OUT)를 생성하도록 구성될 수 있다.
이퀄라이저 회로(420)는 피드백 신호(EQ, EQB) 및 이퀄라이저 구동신호(BIAS_EQ)에 응답하여, 증폭된 입력신호(OIN)를 균등화하도록 구성될 수 있다.
지연부(430)는 출력신호(OUT)를 기 설정된 시간 지연시켜 제 1 피드백 신호(EQ) 및 제 2 피드백 신호(EQB)를 생성하도록 구성될 수 있다.
본 실시예에 의한 버퍼링부(220-2) 또한 입력신호(IN)의 레벨에 기초하여 결정된 이퀄라이저 구동신호(BIAS_EQ)에 의해 이퀄라이저 회로(420)가 구동될 수 있다. 따라서 입력신호(IN)에 가해진 왜곡을 정확히 보상하여 입력신호(IN)의 레벨을 정확히 검출하고 증폭하여 출력신호(OUT)를 생성할 수 있다.
도 8은 본 기술의 일 실시예에 의한 반도체 메모리 장치의 구성도이다.
본 실시예에 의한 반도체 장치(50)는 컨트롤러(510) 및 메모리 장치(520)를 포함할 수 있다.
메모리 장치(520)는 수신회로(521) 및 메모리 코어(523)를 포함할 수 있고, 메모리 코어(523)는 메모리 셀 어레이(525)를 포함할 수 있다. 메모리 장치(520)는 DRAM과 같은 휘발성 메모리 장치, 또는 플래시 메모리, 저항성 메모리와 같은 비휘발성 메모리 장치일 수 있으나, 이에 한정되는 것은 아니다.
메모리 코어(523)는 도시하지 않았지만 메모리 셀 어레이(525)에 데이터를 라이트(write)하고 리드(read)할 수 이는 여러 구성요소를 포함할 수 있다. 예를 들어, 메모리 코어(523)는 어드레스 디코더, 라이트 회로부, 리드 회로부 등을 포함할 수 있다.
메모리 장치(520)는 컨트롤러(510)로부터 클럭신호(CLK), 명령어(CMD), 어드레스(ADD) 등을 제공받을 수 있다. 그리고 컨트롤러(510)의 요청에 따라 컨트롤러(510)로부터 제공되는 데이터(DATA)를 메모리 셀 어레이(525)에 저장하거나, 메모리 셀 어레이(525)에 저장된 데이터(DATA)를 컨트롤러(510)로 전송할 수 있다.
수신회로(521)는 컨트롤러(510)로부터 제공되는 클럭신호(CLK)를 내부 클럭 신호로 변환하기 위한 클럭버퍼와, 명령어(CMD)를 내부 명령어로 변환하기 위한 명령어 버퍼와, 어드레스(ADD)를 내부 어드레스로 변환하기 위한 어드레스 버퍼와, 데이터(DATA)를 내부 데이터로 변환하기 위한 데이터 버퍼 등을 포함할 수 있다.
클럭버퍼, 명령어 버퍼, 어드레스 버퍼, 데이터 버퍼 등의 버퍼 각각, 또는 적어도 하나는 도 1 내지 도 7에서 설명한 수신회로(110)를 이용하여 구성할 수 있다.
따라서 수신회로(521)를 구성하는 클럭버퍼, 명령어 버퍼, 어드레스 버퍼, 데이터 버퍼 등의 버퍼 각각, 또는 적어도 하나는 입력신호(IN, CLK, CMD, ADD, DATA)를 증폭하여 출력함에 있어서, 입력신호(IN, CLK, CMD, ADD, DATA)의 레벨에 따라 결정된 제어신호(MR<0:n>)에 기초하여 설정되는 이퀄라이저 구동신호(BIAS_EQ)에 응답하여 입력신호(IN)의 왜곡을 보상하여 내부회로로 제공할 수 있다. 여기에서, 내부회로는 예를 들어, 메모리 코어(523) 내에 구비될 수 있는 어드레스 디코더, 라이트 회로부, 리드 회로부 등을 포함할 수 있다.
도 8에는 도시하지 않았지만, 제어신호(MR<0:n>) 및 바이어스 신호(BIAS_EQ<0:n>)는 컨트롤러(510)로부터 수신회로(521)로 제공될 수 있다.
도 9는 본 기술의 일 실시예에 의한 전자 시스템의 구성도이다.
일 실시예에 의한 전자 시스템(60)은 프로세서(610), 메모리 컨트롤러(620), 메모리 장치(621), IO 컨트롤러(630), IO 장치(631), 디스크 컨트롤러(640) 및 디스크 드라이버(641)를 포함할 수 있다.
프로세서(610)는 적어도 하나 구비될 수 있으며, 독립적으로 또는 다른 프로세서와 연동하여 동작할 수 있다. 프로세서(610)는 버스(제어 버스, 어드레스 버스, 데이터 버스)를 통해 다른 요소들, 예를 들어 메모리 컨트롤러(620), IO 컨트롤러(630) 및 디스크 컨트롤러(640)와 통신할 수 있는 환경을 갖추고 있다.
메모리 컨트롤러(620)는 적어도 하나의 메모리 장치(621)와 접속된다. 메모리 컨트롤러(620)는 프로세서(610)로부터 제공되는 요청을 수신하고, 이에 기초하여 적어도 하나의 메모리 장치(621)를 제어한다.
메모리 장치(621)는 도 1 내지 도 7을 참조하여 설명한 수신회로(110)를 포함할 수 있다.
IO 컨트롤러(630)는 프로세서(610)와 IO 장치(631) 간에 접속되어 IO 장치(631)로부터의 입력을 프로세서(610)로 전달하거나, 프로세서(610)의 처리 결과를 IO 장치(631)로 제공할 수 있다. IO 장치(631)는 키보드, 마우스, 터치 스크린, 마이크 등과 같은 입력 장치 및, 디스플레이, 스피커 등과 같은 출력 장치를 포함할 수 있다.
디스크 컨트롤러(640)는 프로세서(610)의 제어에 따라 적어도 하나의 디스크 드라이버(641)를 제어할 수 있다.
이러한 전자 시스템(60)에서, 프로세서(610)의 제어 하에 메모리 장치(621)로 외부신호가 입력되는 경우, 메모리 장치(621)에 구비되는 수신회로(110)는 외부신호인 입력신호(IN)를 증폭하여 출력함에 있어서, 입력신호(IN)의 레벨에 따라 결정된 제어신호(MR<0:n>)에 기초하여 설정되는 이퀄라이저 구동신호(BIAS_EQ)에 응답하여 입력신호(IN)의 왜곡을 보상하여 내부회로로 제공할 수 있다. 여기에서, 내부회로는 예를 들어, 메모리 장치(621) 내에 구비될 수 있는 어드레스 디코더, 라이트 회로부, 리드 회로부 등을 포함할 수 있다.
수신회로(110)의 구성 예는 상술한 도 1 내지 도 7을 적용할 수 있으나 이에 한정되는 것은 아니다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10, 60 : 반도체 장치
110 : 수신회로
120 : 내부회로
50 : 반도체 메모리 장치

Claims (20)

  1. 입력신호를 제공받아 증폭하여 출력신호를 생성하며, 상기 입력신호의 레벨에 따라 기 설정된 제어신호에 기초하여 상기 입력신호의 왜곡을 보상하는 수신회로; 및
    상기 출력신호를 제공받아 동작하는 내부회로;
    를 포함하도록 구성되는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 수신회로는, 상기 제어신호에 기초하여 결정되는 이퀄라이저 구동신호에 응답하여 상기 입력신호의 왜곡을 보상하는 이퀄라이저 회로를 포함하도록 구성되는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 수신회로는, 상기 제어신호에 기초하여 결정된 이퀄라이저 구동신호 및, 상기 출력신호로부터 생성되는 피드백 신호에 응답하여 상기 입력신호의 고주파 성분 또는 저주파 성분을 조정하도록 구성되는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 수신회로는 상기 제어신호 및 기 설정된 바이어스 신호에 기초하여 이퀄라이저 구동신호를 생성하는 강도 선택부; 및
    상기 입력신호를 증폭하여 상기 출력신호를 생성하며, 상기 이퀄라이저 구동신호에 응답하여 상기 입력신호의 왜곡을 보상하는 버퍼링부;
    를 포함하도록 구성되는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 수신회로는, 상기 입력신호와 기준전압 간의 차이를 검출 및 증폭하여 상기 출력신호를 생성하는 증폭부;
    상기 출력신호로부터 피드백 신호를 생성하는 지연부; 및
    상기 제어신호와 기 설정된 바이어스 신호에 기초하여 생성되는 이퀄라이저 구동신호 및 상기 피드백 신호에 응답하여 상기 입력신호를 균등화하는 이퀄라이저;
    를 포함하도록 구성되는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 기준전압은 상기 제어신호에 따라 설정되도록 구성되는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 수신회로는, 상기 입력신호와 기준전압의 차이를 증폭하여 상기 출력신호를 생성하도록 구성되는 버퍼링부를 포함하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 기준전압은 상기 제어신호에 따라 설정되도록 구성되는 반도체 장치.
  9. 제 1 항에 있어서,
    상기 제어신호는 복수 비트의 디지털 코드로 구성되는 반도체 장치.
  10. 제 1 항에 있어서,
    상기 제어신호는 모드 레지스터에 기 설정되도록 구성되는 반도체 장치.
  11. 입력신호의 레벨에 따라 기 설정된 제어신호에 기초하여 이퀄라이저 구동신호를 생성하는 강도 선택부; 및
    상기 입력신호를 제공받아 증폭하여 출력신호를 생성하며, 상기 이퀄라이저 구동신호에 기초하여 상기 입력신호의 왜곡을 보상하도록 구성되는 버퍼링부;
    를 포함하도록 구성되는 수신회로.
  12. 제 11 항에 있어서,
    상기 버퍼링부는, 상기 이퀄라이저 구동신호에 응답하여 상기 입력신호의 왜곡을 보상하는 이퀄라이저 회로를 포함하도록 구성되는 수신회로.
  13. 제 11 항에 있어서,
    상기 버퍼링부는, 상기 이퀄라이저 구동신호 및, 상기 출력신호로부터 생성되는 피드백 신호에 응답하여 상기 입력신호의 고주파 성분 또는 저주파 성분을 조정하도록 구성되는 수신회로.
  14. 제 11 항에 있어서,
    상기 강도 선택부는, 상기 제어신호 및 기 설정된 바이어스 신호에 기초하여 이퀄라이저 구동신호를 생성하도록 구성되는 수신회로.
  15. 제 11 항에 있어서,
    상기 버퍼링부는, 상기 입력신호와 기준전압 간의 차이를 검출 및 증폭하여 상기 출력신호를 생성하는 증폭부;
    상기 출력신호로부터 피드백 신호를 생성하는 지연부; 및
    상기 제어신호와 기 설정된 바이어스 신호에 기초하여 생성되는 상기 이퀄라이저 구동신호 및 상기 피드백 신호에 응답하여 상기 입력신호를 균등화하는 이퀄라이저;
    를 포함하도록 구성되는 수신회로.
  16. 제 15 항에 있어서,
    상기 기준전압은 상기 제어신호에 따라 설정되도록 구성되는 수신회로.
  17. 제 11 항에 있어서,
    상기 버퍼링부는, 상기 입력신호와 기준전압의 차이를 증폭하여 상기 출력신호를 생성하도록 구성되는 수신회로.
  18. 제 17 항에 있어서,
    상기 기준전압은 상기 제어신호에 따라 설정되도록 구성되는 수신회로.
  19. 제 11 항에 있어서,
    상기 제어신호는 복수 비트의 디지털 코드로 구성되는 수신회로.
  20. 제 11 항에 있어서,
    상기 제어신호는 모드 레지스터에 기 설정되도록 구성되는 수신회로.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10459855B2 (en) 2016-07-01 2019-10-29 Intel Corporation Load reduced nonvolatile memory interface
KR102661493B1 (ko) * 2018-11-05 2024-04-30 에스케이하이닉스 주식회사 수신 회로, 이를 이용하는 반도체 장치 및 반도체 시스템

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55109023A (en) * 1979-02-14 1980-08-21 Toshiba Corp Automatic equalizer
US5036525A (en) * 1987-10-14 1991-07-30 National Semiconductor Corp. Adaptive equalizer
US6321282B1 (en) * 1999-10-19 2001-11-20 Rambus Inc. Apparatus and method for topography dependent signaling
KR20010073457A (ko) 2000-01-15 2001-08-01 윤종용 입력 버퍼
DE10141597B4 (de) * 2001-08-24 2017-11-09 Lantiq Deutschland Gmbh Verfahren zum Rekonstruieren von über eine Übertragungsstrecke übertragenen Daten in einem Empfänger und entsprechende Vorrichtung
KR20050064897A (ko) 2003-12-24 2005-06-29 삼성전자주식회사 종단회로의 저항 값에 따라 입력버퍼의 이득을 조절할 수있는반도체 메모리 장치 및 입력버퍼의 이득조절 방법
US7295605B2 (en) * 2004-02-20 2007-11-13 Fujitsu Limited Adaptive equalizer with DC offset compensation
KR100640783B1 (ko) * 2004-10-30 2006-11-01 주식회사 하이닉스반도체 노이즈를 줄일 수 있는 데이터 출력 드라이버
KR100754967B1 (ko) * 2006-01-23 2007-09-04 학교법인 포항공과대학교 신호간 간섭과 고주파 잡음 동시에 제거할 수 있는 적응형결정 궤환 등화기 기능을 갖는 적분 수신기와 이를구비하는 시스템
US7817712B2 (en) * 2006-05-30 2010-10-19 Fujitsu Limited System and method for independently adjusting multiple compensations applied to a signal
US7671648B2 (en) * 2006-10-27 2010-03-02 Micron Technology, Inc. System and method for an accuracy-enhanced DLL during a measure initialization mode
US8264906B2 (en) * 2007-05-29 2012-09-11 Rambus Inc. Adjusting clock error across a circuit interface
KR101767448B1 (ko) * 2010-09-13 2017-08-14 삼성전자주식회사 데이터 수신 장치 및 이를 포함하는 반도체 메모리 장치
JP5917858B2 (ja) * 2011-08-29 2016-05-18 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US20130148447A1 (en) * 2011-12-07 2013-06-13 Ian P. Shaeffer Reducing Power Consumption in a Memory System
KR101720890B1 (ko) * 2012-11-30 2017-03-28 인텔 코포레이션 메모리에 대한 기준 전압들을 결정하는 장치, 방법 및 시스템
US9355693B2 (en) * 2013-03-14 2016-05-31 Intel Corporation Memory receiver circuit for use with memory of different characteristics
US9153312B2 (en) * 2013-08-23 2015-10-06 Micron Technology, Inc. Methods and apparatuses including transmitter circuits
KR102112024B1 (ko) * 2014-04-14 2020-05-19 삼성전자주식회사 데이터 스토리지 시스템에서의 스트로브 신호 성형방법 및 그에 따른 스트로브 신호 성형장치
US9520864B2 (en) * 2014-06-06 2016-12-13 Qualcomm Incorporated Delay structure for a memory interface

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