KR20140078155A - 반도체 장치의 어드레스 입력 회로 - Google Patents

반도체 장치의 어드레스 입력 회로 Download PDF

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KR20140078155A
KR20140078155A KR1020120147190A KR20120147190A KR20140078155A KR 20140078155 A KR20140078155 A KR 20140078155A KR 1020120147190 A KR1020120147190 A KR 1020120147190A KR 20120147190 A KR20120147190 A KR 20120147190A KR 20140078155 A KR20140078155 A KR 20140078155A
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Abstract

본 기술은 외부에서 순차적으로 제공되는 어드레스 각각의 래치 타이밍을 어드레스 입력 모드 신호 및 명령 디코딩 신호에 따라 서로 다르게 조정하여 래치 어드레스를 생성하도록 구성된 어드레스 래치부; 및 외부에서 제공되는 커맨드를 디코딩하여 상기 명령 디코딩 신호를 생성하도록 구성된 커맨드 디코더를 포함한다.

Description

반도체 장치의 어드레스 입력 회로{ADDRESS INPUT CIRCUIT OF SEMICONDUCTOR APPARATUS}
본 발명은 반도체 장치에 관한 것으로서, 특히 반도체 장치의 어드레스 입력 회로에 관한 것이다.
반도체 장치 예를 들어, 반도체 메모리 장치는 외부에서 제공되는 어드레스를 입력 받아 해당 메모리 셀의 데이터를 읽어내는 동작을 수행할 수 있다.
이때 반도체 장치는 DDR(Double Data Rate) 방식의 어드레스 입력 모드에 따라 어드레스를 입력 받을 수 있다.
즉, 클럭 신호의 라이징 엣지와 폴링 엣지 각각에 어드레스를 입력 받을 수 있다.
반도체 장치는 정상 동작 여부를 테스트하는 과정이 필수적이다.
상술한 DDR 방식의 어드레스 입력 모드를 지원하는 반도체 장치를 테스트 하기 위해서는 테스트 장비 또한 DDR 방식의 어드레스 입력 모드를 지원해야 한다.
그러나 대부분의 테스트 장비는 DDR 방식의 어드레스 입력 모드를 지원하지 못하며, 클럭 신호의 라이징 엣지에만 어드레스를 제공하는 SDR 방식의 어드레스 입력 모드 만을 지원한다.
물론 DDR 방식의 어드레스 입력 모드를 지원하는 테스트 장비도 존재하지만, 고가이므로 반도체 장치 테스트를 위한 비용이 상승하는 문제가 있다.
본 발명의 실시예는 테스트 장비가 지원하는 어드레스 입력 모드(SDR 방식 및 DDR 방식)에 상관없이 어드레스를 정상적으로 입력 받을 수 있는 반도체 장치의 어드레스 입력 회로를 제공한다.
본 발명의 실시예는 외부에서 순차적으로 제공되는 어드레스 각각의 래치 타이밍을 어드레스 입력 모드 신호 및 명령 디코딩 신호에 따라 서로 다르게 조정하여 래치 어드레스를 생성하도록 구성된 어드레스 래치부; 및 외부에서 제공되는 커맨드를 디코딩하여 상기 명령 디코딩 신호를 생성하도록 구성된 커맨드 디코더를 포함할 수 있다.
본 발명의 실시예는 어드레스를 클럭 신호에 따라 서로 다른 타이밍을 갖도록 래치하여 생성한 복수의 래치 신호 중에서 하나씩을 어드레스 입력 모드 신호에 따라 선택하고, 선택된 신호들을 래치 어드레스로서 출력하도록 구성될 수 있다.
본 기술은 테스트 장비가 지원하는 어드레스 입력 모드(SDR 방식 및 DDR 방식)에 상관없이 어드레스를 정상적으로 입력 받을 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 어드레스 입력 회로(100)의 회로도,
도 2는 SDR 방식의 어드레스 입력 모드(제 1 어드레스 입력 모드)에 따른 본 발명의 실시예의 동작을 설명하기 위한 타이밍도이고,
도 3은 DDR 방식의 어드레스 입력 모드(제 2 어드레스 입력 모드)에 따른 본 발명의 실시예의 동작을 설명하기 위한 타이밍도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 어드레스 입력 회로(100)의 회로도이다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 장치의 어드레스 입력 회로(100)는 어드레스 래치부(200) 및 커맨드 디코더(300)를 포함한다.
어드레스 래치부(200)는 외부에서 순차적으로 제공되는 제 1 어드레스(예를 들어, ADD0)와 제 2 어드레스(예를 들어, ADD5) 각각의 래치 타이밍을 어드레스 입력 모드 신호(SDR_ADD) 및 명령 디코딩 신호(DEC_CMD)에 따라 서로 다르게 조정하여 제 1 및 제 2 래치 어드레스 제 1 및 제 2 래치 어드레스(TLA<0>, TLA<5>)를 생성하도록 구성된다.
어드레스 래치부(200)는 외부에서 순차적으로 제공되는 제 1 어드레스(ADD0)와 제 2 어드레스(ADD5)를 각각 서로 다른 타이밍을 갖는 복수의 경로를 통해 래치한 신호들 중에서 하나씩을 어드레스 입력 모드 신호(SDR_ADD)에 따라 선택하고, 선택된 신호들을 명령 디코딩 신호(DEC_CMD)에 따라 래치하여 제 1 및 제 2 래치 어드레스(TLA<0>, TLA<5>)를 생성하도록 구성된다.
이때 어드레스 입력 모드 신호(SDR_ADD)는 SDR 방식의 어드레스 입력 모드(이하, 제 1 어드레스 입력 모드)와 DDR 방식의 어드레스 입력 모드(이하, 제 2 어드레스 입력 모드)를 구분하기 위한 신호이다.
예를 들어, 어드레스 입력 모드 신호(SDR_ADD)가 로직 하이인 경우, 현재 설정된 어드레스 입력 모드가 제 1 어드레스 입력 모드이며, 로직 로우인 경우, 현재 설정된 어드레스 입력 모드가 제 2 어드레스 입력 모드이다.
어드레스 입력 모드 신호(SDR_ADD)는 예를 들어, 테스트 모드를 이용해 원하는 값으로 설정할 수 있다.
커맨드 디코더(300)는 외부에서 제공되는 커맨드(CMD)를 디코딩하여 생성한 명령 디코딩 신호(DEC_CMD)를 정해진 타이밍에 출력하도록 구성된다.
어드레스 래치부(200)는 버퍼(BUF)(210), 제 1 내지 제 6 래치 유닛(220 - 250, 280, 290) 및 제 1 내지 제 2 선택 유닛(SEL)(260, 270)을 포함한다.
버퍼(210)는 어드레스(ADD)를 버퍼링 즉, 어드레스(ADD)의 진폭을 내부 처리 가능한 레벨로 조정하여 출력한다.
제 1 내지 제 6 래치 유닛(220 - 250, 280, 290)은 각각 플립플롭으로 구성할 수 있다.
제 1 래치 유닛(220)은 버퍼(210)의 출력 신호를 클럭 신호(CLK)의 제 1 엣지(이하, 라이징 엣지)에 따라 래치하여 제 1 래치 신호(ADDF_SDR)를 생성하도록 구성된다.
제 2 래치 유닛(230)은 버퍼(210)의 출력 신호를 클럭 신호(CLK)의 제 2 엣지(이하, 폴링 엣지)에 따라 래치하여 제 2 래치 신호(ADDF)를 생성하도록 구성된다.
제 3 래치 유닛(240)은 제 1 래치 신호(ADDF_SDR)를 클럭 신호(CLK)의 라이징 엣지에 따라 래치하여 제 3 래치 신호(ADDR_SDR)를 생성하도록 구성된다.
제 4 래치 유닛(250)은 제 1 래치 신호(ADDF_SDR)를 클럭 신호(CLK)의 폴링 엣지에 따라 래치하여 제 4 래치 신호(ADDR)를 생성하도록 구성된다.
제 1 선택 유닛(260)은 어드레스 입력 모드 신호(SDR_ADD)의 로직 레벨에 따라 제 3 래치 신호(ADDR_SDR)와 제 4 래치 신호(ADDR) 중에서 하나를 선택하여 제 1 선택 신호(S1)를 생성하도록 구성된다.
제 2 선택 유닛(270)은 어드레스 입력 모드 신호(SDR_ADD)의 로직 레벨에 따라 제 1 래치 신호(ADDF_SDR)와 제 2 래치 신호(ADDF) 중에서 하나를 선택하여 제 2 선택 신호(S2)를 생성하도록 구성된다.
제 5 래치 유닛(280)은 제 1 선택 신호(S1)를 명령 디코딩 신호(DEC_CMD)에 따라 래치하여 제 1 래치 어드레스(TLA<0>)를 생성하도록 구성된다.
제 6 래치 유닛(290)은 제 2 선택 신호(S2)를 명령 디코딩 신호(DEC_CMD)에 따라 래치하여 제 2 래치 어드레스(TLA<5>)를 생성하도록 구성된다.
커맨드 디코더(300)는 커맨드 래치부(310) 및 디코딩 로직(320)를 포함한다.
커맨드 래치부(310)는 외부에서 제공되는 커맨드(CMD)를 서로 다른 타이밍에 래치하여 내부 커맨드(iCMD) 및 출력 제어 신호(CD_CTRL)를 생성하도록 구성된다.
커맨드 래치부(310)는 버퍼(BUF)(311)와 제 1 및 제 2 래치 유닛(312, 313)을 포함한다.
버퍼(311)는 커맨드(CMD)를 버퍼링하여 출력한다.
제 1 및 제 2 래치 유닛(312, 313)은 각각 플립플롭으로 구성할 수 있다.
제 1 래치 유닛(312)은 버퍼(310)의 출력 신호를 클럭 신호(CLK)의 라이징 엣지에 따라 래치하여 내부 커맨드(iCMD)를 생성하도록 구성된다.
제 2 래치 유닛(313)은 내부 커맨드(iCMD)를 클럭 신호(CLK)의 폴링 엣지에 따라 래치하여 출력 제어 신호(CD_CTRL)를 생성하도록 구성된다.
출력 제어 신호(CD_CTRL)는 내부 커맨드(iCMD)에 비해 1/2tCK 만큼 지연된 타이밍을 갖게 된다. 이때 tCK는 클럭 신호(CLK)의 한 주기 시간이다.
디코딩 로직(320)은 내부 커맨드(iCMD)를 디코딩하여 생성한 명령 디코딩 신호(DEC_CMD)를 출력 제어 신호(CD_CTRL)에 응답하여 출력하도록 구성된다.
이와 같이 구성된 본 발명의 실시예의 어드레스 입력 동작을 설명하면 다음과 같다.
도 2는 SDR 방식의 어드레스 입력 모드(제 1 어드레스 입력 모드)에 따른 본 발명의 실시예의 동작을 설명하기 위한 타이밍도이다.
도 2에 도시된 바와 같이, SDR 방식의 어드레스 입력 모드(제 1 어드레스 입력 모드)의 경우, 테스트 장비는 제 1 어드레스(ADD0)와 제 2 어드레스(ADD5)를 클럭 신호(CLK)의 클럭 펄스(k, k+1) 각각의 라이징 엣지에 맞추어 반도체 장치에 제공한다.
또한 테스트 장비는 커맨드(CMD)를 제 2 어드레스(ADD5)와 동일한 타이밍에 반도체 장치에 제공한다.
어드레스 래치부(200)의 제 1 래치 유닛(220)은 제 1 어드레스(ADD0)를 클럭 펄스(k)의 라이징 엣지에 따라 래치하여 제 1 래치 신호(ADDF_SDR)를 생성한다.
이때 제 1 어드레스 입력 모드에서 어드레스 입력 모드 신호(SDR_ADD)가 로직 하이이므로 제 1 선택 유닛(260) 및 제 2 선택 유닛(270)은 각각 제 3 래치 신호(ADDR_SDR)와 제 1 래치 신호(ADDF_SDR)를 선택하여 제 1 선택 신호(S1)와 제 2 선택 신호(S2)를 생성하도록 설정되어 있다.
따라서 제 2 선택 유닛(270)은 제 1 래치 신호(ADDF_SDR) 즉, 제 1 어드레스(ADD0)를 선택하여 제 2 선택 신호(S2)로서 출력한다.
이때 명령 디코딩 신호(DEC_CMD)가 생성되지 않은 상태이므로 제 6 래치 유닛(290)은 제 2 선택 신호(S2)를 래치하지 않는다.
제 3 래치 유닛(240)은 제 1 래치 신호(ADDF_SDR) 즉, 제 1 래치 유닛(220)에 의해 래치된 제 1 어드레스(ADD0)를 클럭 펄스(k+1)의 라이징 엣지에 따라 래치하여 제 3 래치 신호(ADDR_SDR)를 생성한다.
또한 제 1 래치 유닛(220)은 제 2 어드레스(ADD5)를 클럭 펄스(k+1)의 라이징 엣지에 따라 래치하여 제 1 래치 신호(ADDF_SDR)를 생성한다.
따라서 제 1 선택 유닛(260)은 제 3 래치 신호(ADDR_SDR) 즉, 제 1 어드레스(ADD0)를 선택하여 제 1 선택 신호(S1)로서 출력한다.
제 2 선택 유닛(270)은 제 1 래치 신호(ADDF_SDR) 즉, 제 2 어드레스(ADD5)를 선택하여 제 2 선택 신호(S2)로서 출력한다.
한편, 커맨드 디코더(300)의 제 1 래치 유닛(312)은 커맨드(CMD)를 클럭 펄스(k+1)의 라이징 엣지에 따라 래치하여 내부 커맨드(iCMD)로서 출력한다.
제 2 래치 유닛(313)은 내부 커맨드(iCMD)를 클럭 신호(CLK)의 폴링 엣지에 따라 래치하여, 내부 커맨드(iCMD)에 비해 1/2tCK 만큼 지연된 타이밍을 갖는 출력 제어 신호(CD_CTRL)로서 출력한다.
디코딩 로직(320)은 내부 커맨드(iCMD)에 비해 1/2tCK 만큼 지연된 타이밍을 갖는 명령 디코딩 신호(DEC_CMD)를 출력한다.
따라서 어드레스 래치부(200)의 제 5 래치 유닛(280)은 제 1 선택 신호(S1) 즉, 제 1 어드레스(ADD0)를 명령 디코딩 신호(DEC_CMD)에 따라 래치하여 제 1 래치 어드레스(TLA<0>)를 생성한다.
이와 동시에 제 6 래치 유닛(290)은 제 2 선택 신호(S2) 즉, 제 2 어드레스(ADD5)를 명령 디코딩 신호(DEC_CMD)에 따라 래치하여 제 2 래치 어드레스(TLA<5>)를 생성한다.
도 3은 DDR 방식의 어드레스 입력 모드(제 2 어드레스 입력 모드)에 따른 본 발명의 실시예의 동작을 설명하기 위한 타이밍도이다.
도 3에 도시된 바와 같이, DDR 방식의 어드레스 입력 모드(제 2 어드레스 입력 모드)의 경우, 테스트 장비는 어드레스(예를 들어, ADD0, ADD5)를 클럭 신호(CLK)의 클럭 펄스(k)의 라이징 엣지와 폴링 엣지 각각에 맞추어 반도체 장치에 제공한다.
또한 테스트 장비는 커맨드(CMD)를 제 1 어드레스(ADD0)와 동일한 타이밍에 반도체 장치에 제공한다.
어드레스 래치부(200)의 제 1 래치 유닛(220)은 제 1 어드레스(ADD0)를 클럭 펄스(k)의 라이징 엣지에 따라 래치하여 제 1 래치 신호(ADDF_SDR)를 생성한다.
이때 제 2 어드레스 입력 모드에서 어드레스 입력 모드 신호(SDR_ADD)가 로직 로우이므로 제 1 선택 유닛(260) 및 제 2 선택 유닛(270)은 각각 제 4 래치 신호(ADDR)와 제 2 래치 신호(ADDF)를 선택하여 제 1 선택 신호(S1)와 제 2 선택 신호(S2)를 생성하도록 설정되어 있다.
따라서 제 2 선택 유닛(270)은 제 1 래치 신호(ADDF_SDR) 즉, 제 1 어드레스(ADD0)를 선택하여 제 2 선택 신호(S2)로서 출력한다.
이때 디코딩 신호(DEC_CMD)가 생성되지 않은 상태이므로 제 6 래치 유닛(290)은 제 2 선택 신호(S2)를 래치하지 않는다.
제 4 래치 유닛(250)은 제 1 래치 신호(ADDF_SDR) 즉, 제 1 어드레스(ADD0)를 클럭 펄스(k)의 폴링 엣지에 따라 래치하여 제 4 래치 신호(ADDR)를 생성한다.
또한 제 2 래치 유닛(230)은 제 2 어드레스(ADD5)를 클럭 펄스(k)의 폴링 엣지에 따라 래치하여 제 2 래치 신호(ADDF)를 생성한다.
따라서 제 1 선택 유닛(260)은 제 4 래치 신호(ADDR) 즉, 제 1 어드레스(ADD0)를 선택하여 제 1 선택 신호(S1)로서 출력한다.
제 2 선택 유닛(270)은 제 2 래치 신호(ADDF) 즉, 제 2 어드레스(ADD5)를 선택하여 제 2 선택 신호(S2)로서 출력한다.
한편, 커맨드 디코더(300)의 제 1 래치 유닛(312)은 커맨드(CMD)를 클럭 펄스(k)의 라이징 엣지에 따라 래치하여 내부 커맨드(iCMD)로서 출력한다.
제 2 래치 유닛(313)은 내부 커맨드(iCMD)를 클럭 신호(CLK)의 폴링 엣지에 따라 래치하여, 내부 커맨드(iCMD)에 비해 1/2tCK 만큼 지연된 타이밍을 갖는 출력 제어 신호(CD_CTRL)로서 출력한다.
디코딩 로직(320)은 내부 커맨드(iCMD)에 비해 1/2tCK 만큼 지연된 타이밍을 갖는 명령 디코딩 신호(DEC_CMD)를 출력한다.
따라서 어드레스 래치부(200)의 제 5 래치 유닛(280)은 제 1 선택 신호(S1) 즉, 제 1 어드레스(ADD0)를 명령 디코딩 신호(DEC_CMD)에 따라 래치하여 제 1 래치 어드레스(TLA<0>)를 생성한다.
이와 동시에 제 6 래치 유닛(290)은 제 2 선택 신호(S2) 즉, 제 2 어드레스(ADD5)를 명령 디코딩 신호(DEC_CMD)에 따라 래치하여 제 2 래치 어드레스(TLA<5>)를 생성한다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 외부에서 순차적으로 제공되는 어드레스 각각의 래치 타이밍을 어드레스 입력 모드 신호에 따라 서로 다르게 조정한 어드레스를 명령 디코딩 신호에 따라 래치하여 래치 어드레스를 생성하도록 구성된 어드레스 래치부; 및
    외부에서 제공되는 커맨드를 디코딩하여 상기 명령 디코딩 신호를 생성하도록 구성된 커맨드 디코더를 포함하는 반도체 장치의 어드레스 입력 회로.
  2. 제 1 항에 있어서,
    상기 어드레스 입력 모드 신호는 상기 어드레스가 입력되는 타이밍이 서로 다른 제 1 어드레스 입력 모드와 제 2 어드레스 입력 모드를 구분하기 위한 신호인 반도체 장치의 어드레스 입력 회로.
  3. 제 2 항에 있어서,
    상기 제 1 어드레스 입력 모드는
    상기 어드레스가 클럭 신호의 서로 다른 클럭 펄스를 기준으로 각각 입력되는 SDR 방식의 어드레스 입력 모드인 반도체 장치의 어드레스 입력 회로.
  4. 제 2 항에 있어서,
    상기 제 2 어드레스 입력 모드는
    상기 어드레스가 클럭 신호의 동일한 클럭 펄스의 라이징 엣지와 폴링 엣지를 기준으로 각각 입력되는 SDR 방식의 어드레스 입력 모드인 반도체 장치의 어드레스 입력 회로.
  5. 제 1 항에 있어서,
    상기 어드레스 입력 모드 신호는 테스트 모드를 이용해 원하는 값으로 설정되는 반도체 장치의 어드레스 입력 회로.
  6. 제 1 항에 있어서,
    상기 어드레스 래치부는
    상기 어드레스를 각각 서로 다른 타이밍을 갖는 복수의 경로를 통해 래치한 신호들 중에서 하나씩을 상기 어드레스 입력 모드 신호에 따라 선택하고, 선택된 신호들을 상기 명령 디코딩 신호에 따라 래치하여 상기 래치 어드레스를 생성하도록 구성되는 반도체 장치의 어드레스 입력 회로.
  7. 제 1 항에 있어서,
    상기 어드레스 래치부는
    상기 어드레스를 클럭 신호의 제 1 엣지에 따라 래치하여 제 1 래치 신호를 생성하도록 구성된 제 1 래치 유닛,
    상기 어드레스를 클럭 신호의 제 2 엣지에 따라 래치하여 제 2 래치 신호를 생성하도록 구성된 제 2 래치 유닛,
    상기 제 1 래치 신호를 상기 클럭 신호의 제 1 엣지에 따라 래치하여 제 3 래치 신호를 생성하도록 구성된 제 3 래치 유닛,
    상기 제 1 래치 신호를 상기 클럭 신호의 제 2 엣지에 따라 래치하여 제 4 래치 신호를 생성하도록 구성된 제 4 래치 유닛,
    상기 어드레스 입력 모드 신호에 따라 상기 제 3 래치 신호와 상기 제 4 래치 신호 중에서 하나를 선택하여 제 1 선택 신호를 생성하도록 구성된 제 1 선택 유닛,
    상기 어드레스 입력 모드 신호에 따라 상기 제 1 래치 신호와 상기 제 2 래치 신호 중에서 하나를 선택하여 제 2 선택 신호를 생성하도록 구성된 제 2 선택 유닛,
    상기 제 1 선택 신호를 상기 명령 디코딩 신호에 따라 래치하여 제 1 래치 어드레스를 생성하도록 구성된 제 5 래치 유닛, 및
    상기 제 2 선택 신호를 상기 명령 디코딩 신호에 따라 래치하여 제 2 래치 어드레스를 생성하도록 구성된 제 6 래치 유닛을 포함하는 반도체 장치의 어드레스 입력 회로.
  8. 제 1 항에 있어서,
    상기 커맨드 디코더는
    상기 커맨드를 서로 다른 타이밍에 래치하여 내부 커맨드 및 출력 제어 신호를 생성하도록 구성된 커맨드 래치부, 및
    상기 내부 커맨드를 상기 출력 제어 신호에 따라 디코딩하여 상기 명령 디코딩 신호를 생성하도록 구성된 디코딩 로직을 포함하는 반도체 장치의 어드레스 입력 회로.
  9. 제 8 항에 있어서,
    상기 커맨드 래치부는
    상기 커맨드를 클럭 신호의 제 1 엣지에 따라 래치하여 상기 내부 커맨드를 생성하도록 구성된 제 1 래치 유닛, 및
    상기 내부 커맨드를 상기 클럭 신호의 제 2 엣지에 따라 래치하여 상기 출력 제어 신호를 생성하도록 구성된 제 2 래치 유닛을 포함하는 반도체 장치의 어드레스 입력 회로.
  10. 제 9 항에 있어서,
    상기 출력 제어 신호는 상기 내부 커맨드에 비해 1/2tCK(상기 클럭 신호의 한 주기 시간)만큼 지연된 타이밍을 갖는 반도체 장치의 어드레스 입력 회로.
  11. 어드레스를 클럭 신호에 따라 서로 다른 타이밍을 갖도록 래치하여 생성한 복수의 래치 신호 중에서 하나씩을 어드레스 입력 모드 신호에 따라 선택하고, 선택된 신호들을 래치 어드레스로서 출력하도록 구성되는 반도체 장치의 어드레스 입력 회로.
  12. 제 11 항에 있어서,
    외부에서 제공되는 커맨드를 디코딩하여 상기 래치 어드레스의 출력 타이밍을 설정하기 위한 명령 디코딩 신호를 생성하도록 구성된 커맨드 디코더를 더 포함하는 반도체 장치의 어드레스 입력 회로.
  13. 제 11 항에 있어서,
    상기 반도체 장치의 어드레스 입력회로는
    제 1 어드레스 입력 모드에서는 제 1 어드레스를 상기 클럭 신호의 제 1 클럭 펄스와 상기 제 1 클럭 펄스에 이어지는 제 2 클럭 펄스에 해당하는 두 주기 시간(2tCK) 동안 래치한 제 1 신호와, 상기 제 2 어드레스를 상기 제 2 클럭 펄스에 해당하는 한 주기 시간 동안 래치한 제 2 신호를 래치하여 상기 래치 어드레스를 생성하도록 구성된 어드레스 래치부를 포함하는 반도체 장치의 어드레스 입력 회로.
  14. 제 13 항에 있어서,
    상기 어드레스 래치부는
    제 2 어드레스 입력 모드에서는 상기 제 1 어드레스를 상기 제 1 클럭 펄스의 제 1 엣지에서 상기 제 2 클럭 펄스의 제 2 엣지에 해당하는 한 주기 반의 시간(1.5tCK) 동안 래치한 제 1 신호와,
    상기 제 2 어드레스를 상기 제 1 클럭 펄스의 제 2 엣지에서 상기 제 2 클럭 펄스의 제 2 엣지에 해당하는 한 주기 반의 시간(1.5tCK) 동안 래치한 제 2 신호를 래치하여 상기 래치 어드레스를 생성하도록 구성되는 반도체 장치의 어드레스 입력 회로.
  15. 제 14 항에 있어서,
    상기 제 1 어드레스 입력 모드는
    상기 제 1 어드레스와 상기 제 2 어드레스가 상기 제 1 클럭 펄스의 제 1 엣지와 상기 제 2 클럭 펄스의 제 1 엣지를 기준으로 각각 입력되는 SDR 방식의 어드레스 입력 모드인 반도체 장치의 어드레스 입력 회로.
  16. 제 15 항에 있어서,
    상기 제 2 어드레스 입력 모드는
    상기 제 1 어드레스와 상기 제 2 어드레스가 상기 제 1 클럭 펄스의 제 1 엣지와 제 2 엣지를 기준으로 각각 입력되는 DDR 방식의 어드레스 입력 모드인 반도체 장치의 어드레스 입력 회로.
  17. 제 14 항에 있어서,
    상기 어드레스 래치부는
    상기 제 1 어드레스 또는 상기 제 2 어드레스를 상기 제 1 클럭 펄스 또는 상기 제 2 클럭 펄스의 제 1 엣지에 따라 래치하여 제 1 래치 신호를 생성하도록 구성된 제 1 래치 유닛,
    상기 제 1 어드레스 또는 상기 제 2 어드레스를 상기 제 1 클럭 펄스 또는 상기 제 2 클럭 펄스의 제 2 엣지에 따라 래치하여 제 2 래치 신호를 생성하도록 구성된 제 2 래치 유닛,
    상기 제 1 래치 신호를 상기 제 1 클럭 펄스 또는 상기 제 2 클럭 펄스의 제 1 엣지에 따라 래치하여 제 3 래치 신호를 생성하도록 구성된 제 3 래치 유닛,
    상기 제 1 래치 신호를 상기 제 1 클럭 펄스 또는 상기 제 2 클럭 펄스의 제 2 엣지에 따라 래치하여 제 4 래치 신호를 생성하도록 구성된 제 4 래치 유닛,
    상기 제 1 어드레스 입력 모드와 상기 제 2 어드레스 입력 모드를 구분하기 위한 어드레스 입력 모드 신호에 따라 상기 제 3 래치 신호와 상기 제 4 래치 신호 중에서 하나를 선택하여 제 1 선택 신호를 생성하도록 구성된 제 1 선택 유닛,
    상기 어드레스 입력 모드 신호에 따라 상기 제 1 래치 신호와 상기 제 2 래치 신호 중에서 하나를 선택하여 제 2 선택 신호를 생성하도록 구성된 제 2 선택 유닛,
    상기 제 1 선택 신호를 상기 명령 디코딩 신호에 따라 래치하여 제 1 래치 어드레스를 생성하도록 구성된 제 5 래치 유닛, 및
    상기 제 2 선택 신호를 상기 명령 디코딩 신호에 따라 래치하여 제 2 래치 어드레스를 생성하도록 구성된 제 6 래치 유닛을 포함하는 반도체 장치의 어드레스 입력 회로.
  18. 제 12 항에 있어서,
    상기 커맨드 디코더는
    상기 커맨드를 서로 다른 타이밍에 래치하여 내부 커맨드 및 출력 제어 신호를 생성하도록 구성된 커맨드 래치부, 및
    상기 내부 커맨드를 상기 출력 제어 신호에 따라 디코딩하여 상기 명령 디코딩 신호를 생성하도록 구성된 디코딩 로직을 포함하는 반도체 장치의 어드레스 입력 회로.
  19. 제 18 항에 있어서,
    상기 커맨드 래치부는
    상기 커맨드를 상기 제 1 클럭 펄스 또는 상기 제 2 클럭 펄스의 제 1 엣지에 따라 래치하여 상기 내부 커맨드를 생성하도록 구성된 제 1 래치 유닛, 및
    상기 내부 커맨드를 상기 제 1 클럭 펄스 또는 상기 제 2 클럭 펄스의 제 2 엣지에 따라 래치하여 상기 출력 제어 신호를 생성하도록 구성된 제 2 래치 유닛을 포함하는 반도체 장치의 어드레스 입력 회로.
  20. 제 18 항에 있어서,
    상기 출력 제어 신호는 상기 내부 커맨드에 비해 1/2tCK만큼 지연된 타이밍을 갖는 반도체 장치의 어드레스 입력 회로.
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