KR100911199B1 - 반도체 메모리 장치의 프리차지 제어 회로 - Google Patents

반도체 메모리 장치의 프리차지 제어 회로 Download PDF

Info

Publication number
KR100911199B1
KR100911199B1 KR1020080001583A KR20080001583A KR100911199B1 KR 100911199 B1 KR100911199 B1 KR 100911199B1 KR 1020080001583 A KR1020080001583 A KR 1020080001583A KR 20080001583 A KR20080001583 A KR 20080001583A KR 100911199 B1 KR100911199 B1 KR 100911199B1
Authority
KR
South Korea
Prior art keywords
signal
precharge
precharge control
auto
manual
Prior art date
Application number
KR1020080001583A
Other languages
English (en)
Other versions
KR20090075931A (ko
Inventor
고민정
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080001583A priority Critical patent/KR100911199B1/ko
Publication of KR20090075931A publication Critical patent/KR20090075931A/ko
Application granted granted Critical
Publication of KR100911199B1 publication Critical patent/KR100911199B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1063—Control signal output circuits, e.g. status or busy flags, feedback command signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Abstract

본 발명의 반도체 메모리 장치의 프리차지 제어 회로는, 매뉴얼 프리차지 지시 신호와 오토 프리차지 지시 신호에 응답하여 매뉴얼 프리차지 제어 신호를 생성하는 매뉴얼 프리차지 제어부; 상기 매뉴얼 프리차지 제어 신호를 소정 시간 지연시키는 지연부; 상기 매뉴얼 프리차지 제어 신호를 입력 받고 버스트 종료 신호 및 액티브 구간 정의 신호에 응답하여 상기 오토 프리차지 제어 신호를 생성하는 오토 프리차지 제어부; 및 오토 프리차지 동작 신호에 응답하여 상기 지연부의 출력 신호 또는 상기 오토 프리차지 제어 신호를 선택적으로 프리차지 제어 신호로서 출력하는 스위칭부;를 포함하는 것을 특징으로 한다.
반도체 메모리 장치, 매뉴얼 프리차지, 오토 프리차지

Description

반도체 메모리 장치의 프리차지 제어 회로{Circuit for Controlling Precharge in Semiconductor Memory Apparatus}
본 발명은 반도체 메모리 장치의 프리차지 제어 회로에 관한 것으로, 보다 상세하게는 매뉴얼 프리차지(Manual Precharge) 동작과 오토 프리차지(Auto Precharge) 동작을 제어하는 반도체 메모리 장치의 프리차지 제어 회로에 관한 것이다.
일반적으로 반도체 메모리 장치는 외부로부터 커맨드(Command)를 입력 받아 액티브(Active) 및 프리차지 동작을 수행한다. 반도체 메모리 장치는 액티브 동작시 리드(Read) 동작 또는 라이트(Write) 동작을 수행하는데, 리드 동작시에는 메모리 셀로부터 데이터를 출력하고, 라이트 동작시에는 메모리 셀에 데이터를 입력한다. 한 번의 액티브 동작이 완료되면, 데이터 입출력 동작을 수행한 비트라인(Bit Line) 및 각 데이터 입출력 라인에 신호들이 남아 있게 되는데, 이와 같은 각 신호 라인들을 기 설정된 레벨로 프리차지하여야만 다음의 액티브 동작을 원활하게 수행할 수 있다. 따라서 반도체 메모리 장치는 프리차지 제어 회로를 구비하여 액티브 구간들 사이에 각 신호 라인들을 프리차지하는 동작을 수행한다.
이와 같은 프리차지 동작에는, 반도체 메모리 장치의 외부의 다른 장치로부터의 커맨드의 입력에 응답하여 수행되는 매뉴얼 프리차지와, 액티브 커맨드의 입력으로부터 소정 시간 이후 자동적으로 수행되는 오토 프리차지 동작이 있다. 반도체 메모리 장치는 매뉴얼 프리차지 동작을 구현하기 위해 매뉴얼 프리차지 제어 회로를 구비하고, 오토 프리차지 동작을 구현하기 위해 오토 프리차지 제어 회로를 구비한다. 이 때, 상기 매뉴얼 프리차지 제어 회로와 상기 오토 프리차지 제어 회로는 반도체 메모리 장치의 복수 개의 메모리 뱅크의 동작 타이밍을 반영하기 위하여, 각각 메모리 뱅크의 수만큼 구비되어야 한다. 이처럼, 종래의 반도체 메모리 장치는 메모리 뱅크의 수만큼의 매뉴얼 프리차지 제어 회로와 오토 프리차지 제어 회로를 각각 구비하였으며, 이로 인해 각 회로들이 점유하는 면적은 면적 마진을 감소시키는 원인이 되었다.
또한, 액티브 동작이 시작되는 타이밍과 매뉴얼 프리차지 동작시 매뉴얼 프리차지 제어 신호가 인에이블 되는 타이밍 간의 간격과, 액티브 동작이 시작되는 타이밍과 오토 프리차지 동작시 오토 프리차지 제어 신호가 인에이블 되는 타이밍 간의 간격에는 차이가 있었다. 즉, 매뉴얼 프리차지 제어 신호와 오토 프리차지 제어 신호는 각각 다른 인에이블 타이밍을 가지고 있었다. 따라서 매뉴얼 프리차지 제어 신호와 오토 프리차지 제어 신호 중 어느 하나의 신호는, 프리차지 동작의 성능 면에서 보다 좋지 않은 타이밍에 인에이블 되는 결과가 발생한다. 그러나 이처럼 좋지 않은 타이밍에 인에이블 되는 신호의 인에이블 시점을 변화시키고자 하여도, 양 신호를 생성하는 회로가 분리되어 있으므로 상기 신호의 인에이블 시점의 변화와 같은 조치는 적용시키기에 용이하지 않았다.
이처럼, 종래의 반도체 메모리 장치는 매뉴얼 프리차지 동작과 오토 프리차지 동작을 수행하는 회로를 개별적으로 구비하였고, 이에 따라 면적 효율이 감소한다는 문제점이 있었다. 또한 각 동작을 제어함에 있어, 양 신호의 인에이블 타이밍이 달라 최대의 성능을 구현하기에 어려움이 있었고, 성능을 향상시키기 위한 회로 구성의 변형 또한 용이하지 않았다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 면적 마진을 증가시키는 반도체 메모리 장치의 프리차지 제어 회로를 제공하는 데에 그 기술적 과제가 있다.
또한 본 발명은 프리차지 동작 성능을 향상시키는 반도체 메모리 장치의 프리차지 제어 회로를 제공하는 데에 다른 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치의 프리차지 제어 회로는, 매뉴얼 프리차지 지시 신호와 오토 프리차지 지시 신호에 응답하여 매뉴얼 프리차지 제어 신호를 생성하는 매뉴얼 프리차지 제어부; 상기 매뉴얼 프리차지 제어 신호를 소정 시간 지연시키는 지연부; 상기 매뉴얼 프리차지 제어 신호를 입력 받고 버스트 종료 신호 및 액티브 구간 정의 신호에 응답하여 상기 오토 프리차지 제어 신호를 생성하는 오토 프리차지 제어부; 및 오토 프리차지 동작 신호에 응답하여 상기 지연부의 출력 신호 또는 상기 오토 프리차지 제어 신호를 선택적으로 프리차지 제어 신호로서 출력하는 스위칭부;를 포함하는 것을 특징으로 한다.
본 발명의 반도체 메모리 장치의 프리차지 제어 회로는, 매뉴얼 프리차지 동작과 오토 프리차지 동작을 구현하는 회로를 하나의 회로 구성을 이용하여 구현함 으로써, 면적 마진을 증가시키는 효과가 있다.
또한, 본 발명의 반도체 메모리 장치의 프리차지 제어 회로는, 매뉴얼 프리차지 동작시와 오토 프리차지 동작시의 프리차지 제어 신호의 인에이블 타이밍을 일치시킴으로써 보다 향상된 프리차지 동작 성능을 구현 가능하게 하는 효과가 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 프리차지 제어 회로의 구성을 나타낸 블록도이다.
도시한 바와 같이, 매뉴얼 프리차지 지시 신호(mpcgcmd)와 오토 프리차지 지시 신호(apcgcmd)에 응답하여 매뉴얼 프리차지 제어 신호(mpcgcnt)를 생성하는 매뉴얼 프리차지 제어부(10); 상기 매뉴얼 프리차지 제어 신호(mpcgcnt)를 소정 시간 지연시키는 지연부(20); 상기 매뉴얼 프리차지 제어 신호(mpcgcnt)를 입력 받고 버스트 종료 신호(bstend) 및 액티브 구간 정의 신호(trasmin)에 응답하여 오토 프리차지 제어 신호(apcgcnt)를 생성하는 오토 프리차지 제어부(30); 및 오토 프리차지 동작 신호(apcgact)에 응답하여 상기 지연부(20)의 출력 신호(mpcgcntd) 또는 상기 오토 프리차지 제어 신호(apcgcnt)를 선택적으로 프리차지 제어 신호(pcgcnt)로서 출력하는 스위칭부(40);를 포함한다.
이와 같이 구성된 프리차지 제어 회로는 각 메모리 뱅크 당 한 개씩 구비된 다. 따라서, 상기 매뉴얼 프리차지 지시 신호(mpcgcmd)는 뱅크 정보를 가지고 입력된다. 또한, 상기 오토 프리차지 지시 신호(apcgcmd)도 뱅크 정보를 가진다. 즉, 상기 프리차지 제어 회로와 대응되는 메모리 뱅크에 대한 프리차지 동작이 수행될 때, 상기 매뉴얼 프리차지 지시 신호(mpcgcmd) 또는 상기 오토 프리차지 지시 신호(apcgcmd)가 인에이블 될 수 있으며, 타 뱅크에 대한 프리차지 동작이 수행되면 상기 매뉴얼 프리차지 지시 신호(mpcgcmd)와 상기 오토 프리차지 지시 신호(apcgcmd)는 인에이블 되지 않는다.
상기 오토 프리차지 동작 신호(apcgact)는 뱅크 정보를 갖지 않는 신호로서, 상기 반도체 메모리 장치의 오토 프리차지 동작 구간을 정의하는 신호이다. 그리고 상기 프리차지 제어 회로는, 반도체 메모리 장치는 버스트 렝쓰(Burst Length)에 따라 그 프리차지 타이밍을 달리 하므로, 버스트 렝쓰의 종료 타이밍을 판별하기 위한 신호로서 상기 버스트 종료 신호(bstend)를 입력 받는다. 상기 액티브 구간 정의 신호(trasmin)는 반도체 메모리 장치에서 프리차지 동작이 수행된 후 액티브 동작이 수행되어야 하는 최소의 시점을 정의하는 신호이다. 반도체 메모리 장치에서 상기 프리차지 제어 신호(pcgcnt)는 상기 액티브 구간 정의 신호(trasmin)가 인에이블 된 후 즉시 수행되는 것이 가장 바람직하다.
상술한 것과 같이, 상기 프리차지 제어 회로는 매뉴얼 프리차지 동작시와 오토 프리차지 동작시에 각각 상기 프리차지 제어 신호(pcgcnt)를 생성한다. 즉, 분리되어 있던 매뉴얼 프리차지 동작과 오토 프리차지 동작을 각각 구현하기 위한 회로 구성들을 병합함으로써, 점유 면적을 감소시키는 것이다.
상기 프리차지 제어 회로는 매뉴얼 프리차지 동작시에는 상기 매뉴얼 프리차지 제어부(10)가 생성하는 상기 매뉴얼 프리차지 제어 신호(mpcgcnt)를 상기 지연부(20)를 통해 소정 시간 지연시켜 상기 프리차지 제어 신호(pcg)로서 출력하고, 오토 프리차지 동작시에는 상기 오토 프리차지 제어부(30)가 생성하는 오토 프리차지 제어 신호(apcgcnt)를 상기 프리차지 제어 신호(pcgcnt)로서 출력한다. 이 때, 상기 오토 프리차지 제어부(30)는 상기 매뉴얼 프리차지 제어 신호(mpcgcnt)를 입력 받아 동작하고, 상기 지연부(20)는 상기 오토 프리차지 제어부(30)가 상기 오토 프리차지 제어 신호(apcgcnt)를 인에이블 시키는 데에 드는 시간만큼 상기 매뉴얼 프리차지 제어 신호(mpcgcnt)를 지연시키는 동작을 수행한다. 따라서, 매뉴얼 프리차지 동작시와 오토 프리차지 동작시, 상기 프리차지 제어 신호(pcgcnt)는 동등한 인에이블 타이밍을 가질 수 있다.
도 2는 도 1에 도시한 프리차지 제어 회로의 상세 구성을 나타낸 회로도이다.
도시한 바와 같이, 상기 매뉴얼 프리차지 제어부(10)는, 상기 오토 프리차지 지시 신호(apcgcmd)를 입력 받는 제 1 인버터(IV1); 상기 제 1 인버터(IV1)의 출력 신호와 상기 매뉴얼 프리차지 지시 신호(mpcgcmd)를 입력 받는 제 1 낸드게이트(ND1); 상기 제 1 낸드게이트(ND1)의 출력 신호를 입력 받는 제 2 인버터(IV2); 상기 제 2 인버터(IV2)의 출력 신호를 입력 받는 제 3 인버터(IV3); 상기 제 3 인버터(IV3)의 출력 신호를 입력 받는 제 4 인버터(IV4); 상기 제 4 인버터(IV4)와 래치 구조를 형성하는 제 5 인버터(IV5); 상기 매뉴얼 프리차지 지시 신 호(mpcgcmd)를 입력 받는 제 6 인버터(IV6); 상기 제 6 인버터(IV6)의 출력 신호와 상기 오토 프리차지 지시 신호(apcgcmd)를 입력 받는 제 2 낸드게이트(ND2); 상기 제 2 낸드게이트(ND2)의 출력 신호를 입력 받는 제 7 인버터(IV7); 및 상기 제 4 인버터(IV4)의 출력 신호와 상기 제 7 인버터(IV7)의 출력 신호를 입력 받아 상기 매뉴얼 프리차지 제어 신호(mpcgcnt)를 생성하는 제 1 노어게이트(NR1);를 포함한다.
그리고 상기 지연부(20)는 상기 매뉴얼 프리차지 제어 신호(mpcgcnt)를 소정 시간 지연시키기 위한 지연기(DLY)를 포함한다.
상기 오토 프리차지 제어부(30)는 상기 매뉴얼 프리차지 제어 신호(mpcgcnt)와 상기 버스트 종료 신호(bstend)를 입력 받는 제 2 노어게이트(NR2); 상기 제 2 노어게이트(NR2)의 출력 신호와 상기 액티브 구간 정의 신호(trasmin)를 입력 받는 제 3 낸드게이트(ND3); 및 상기 제 3 낸드게이트(ND3)의 출력 신호를 입력 받아 상기 오토 프리차지 제어 신호(apcgcnt)를 출력하는 제 8 인버터(IV8);를 포함한다.
그리고 상기 스위칭부(40)는 상기 오토 프리차지 동작 신호(apcgact)를 입력 받는 제 9 인버터(IV9); 상기 오토 프리차지 동작 신호(apcgact)와 상기 제 9 인버터(IV9)의 출력 신호에 응답하여 상기 오토 프리차지 제어 신호(apcgcnt)를 상기 프리차지 제어 신호(pcgcnt)로서 출력하는 제 1 패스게이트(PG1); 및 상기 오토 프리차지 동작 신호(apcgact)와 상기 제 9 인버터(IV9)의 출력 신호에 응답하여 상기 지연부(20)의 출력 신호(mpcgcntd)를 상기 프리차지 제어 신호(pcgcnt)로서 출력하는 제 2 패스게이트(PG2);를 포함한다.
여기에서, 상기 프리차지 제어 신호(pcgcnt)는 로우 인에이블(Low Enable) 신호로서 구현된다.
이와 같이 구성된 프리차지 제어 회로에서, 오토 프리차지 동작이 수행되면 상기 오토 프리차지 지시 신호(apcgcmd)가 인에이블 되고 상기 매뉴얼 프리차지 지시 신호(mpcgcmd)가 디스에이블 된다. 이 경우, 상기 매뉴얼 프리차지 제어부(10)의 상기 제 4 인버터(IV4)의 출력 신호는 로우 레벨(Low Level)이 되고, 상기 제 7 인버터(IV7)의 출력 신호는 하이 레벨(High Level)이 되므로, 상기 제 1 노어게이트(NR1)로부터 출력되는 상기 매뉴얼 프리차지 제어 신호(mpcgcnt)는 로우 레벨이 된다.
상기 오토 프리차지 제어부(30)의 상기 제 2 노어게이트(NR2)는 상기 버스트 종료 신호(bstend)를 반전시켜 출력한다. 상기 버스트 종료 신호(bstend)는 하이 펄스(High Pulse) 형태의 신호로서 구현되는데, 상기 제 3 낸드게이트(ND3) 및 상기 제 8 인버터(IV8)는 상기 액티브 구간 정의 신호(trasmin)가 인에이블 되면 상기 버스트 종료 신호(bstend)가 반전된 형태를 갖는 상기 오토 프리차지 제어 신호(apcgcnt)를 출력된다. 이 경우, 상기 오토 프리차지 동작 신호(apcgact)가 인에이블 되어 있으므로, 상기 오토 프리차지 제어 신호(apcgcnt)는 상기 스위칭부(40)의 상기 제 1 패스게이트(PG1)를 통해 상기 프리차지 제어 신호(pcgcnt)로서 출력된다.
반면에, 상기 매뉴얼 프리차지 동작이 수행되면, 상기 오토 프리차지 지시 신호(apcgcmd)는 디스에이블 되고 상기 매뉴얼 프리차지 지시 신호(mpcgcmd)는 인 에이블 된다. 이에 따라, 상기 매뉴얼 프리차지 제어부(10)의 상기 제 4 인버터(IV4)는 하이 레벨의 신호를 출력하게 되고, 상기 제 1 노어게이트(NR1)는 로우 레벨의 상기 매뉴얼 프리차지 제어 신호(mpcgcnt)를 출력한다. 이후, 상기 매뉴얼 프리차지 제어 신호(mpcgcnt)는 상기 지연부(20)를 통해 소정 시간 지연된다. 이 경우, 상기 오토 프리차지 동작 신호(apcgact)가 디스에이블 되므로, 상기 지연부(20)의 출력 신호(mpcgcntd)는 상기 스위칭부(40)의 상기 제 2 패스게이트(PG2)를 통해 상기 프리차지 제어 신호(pcgcnt)로서 출력된다.
이 때, 상기 지연부(20)의 지연기(DLY)는 오토 프리차지 동작시 상기 프리차지 제어 신호(pcgcnt)가 인에이블 되는 타이밍과 매뉴얼 프리차지 동작시 상기 프리차지 제어 신호(pcgcnt)가 인에이블 되는 타이밍이 동기될 수 있도록 하는 지연량을 보유하여야만 한다. 즉, 상기 지연기(DLY)는 오토 프리차지 동작시 상기 액티브 구간 정의 신호(trasmin)가 인에이블 된 후 상기 버스트 종료 신호(bstend)가 인에이블 되는 타이밍에 따라 상기 오토 프리차지 제어 신호(apcgcnt)가 인에이블 되므로, 이와 같은 시간을 고려하여 상기 매뉴얼 프리차지 제어 신호(mpcgcnt)를 지연시킨다. 이와 같은 지연기(DLY)의 지연량은 설계자가 테스트를 수행하여 결정할 수 있으며, 이와 같은 지연기(DLY)의 동작에 의해 매뉴얼 프리차지 동작시와 오토 프리차지 동작시에 상기 프리차지 제어 신호(pcgcnt)는 동등한 인에이블 타이밍을 가질 수 있다.
즉, 본 발명의 반도체 메모리 장치의 프리차지 제어 회로는, 매뉴얼 프리차 지 동작을 구현하기 위한 회로 구성과 오토 프리차지 동작을 구현하기 위한 회로 구성을 하나의 회로 구성 내에 병합하여 구성함으로써, 점유 면적을 감소시키고 면적 마진을 증가시킨다. 또한, 매뉴얼 프리차지 동작시와 오토 프리차지 동작시에 프리차지 제어 신호가 동등한 인에이블 타이밍을 갖도록 함으로써, 어떠한 프리차지 동작이 수행되어도 최적의 인에이블 타이밍을 갖는 프리차지 제어 신호를 구현할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 프리차지 제어 회로의 구성을 나타낸 블록도,
도 2는 도 1에 도시한 프리차지 제어 회로의 상세 구성을 나타낸 회로도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 매뉴얼 프리차지 제어부 20 : 지연부
30 : 오토 프리차지 제어부 40 : 스위칭부

Claims (6)

  1. 매뉴얼 프리차지 지시 신호와 오토 프리차지 지시 신호에 응답하여 매뉴얼 프리차지 제어 신호를 생성하는 매뉴얼 프리차지 제어부;
    상기 매뉴얼 프리차지 제어 신호를 소정 시간 지연시키는 지연부;
    상기 매뉴얼 프리차지 제어 신호를 입력 받고 버스트 종료 신호 및 액티브 구간 정의 신호에 응답하여 상기 오토 프리차지 제어 신호를 생성하는 오토 프리차지 제어부; 및
    오토 프리차지 동작 신호에 응답하여 상기 지연부의 출력 신호 또는 상기 오토 프리차지 제어 신호를 선택적으로 프리차지 제어 신호로서 출력하는 스위칭부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 프리차지 제어 회로.
  2. 제 1 항에 있어서,
    상기 지연부는 오토 프리차지 동작시 상기 프리차지 제어 신호가 인에이블 되는 타이밍과 매뉴얼 프리차지 동작시 상기 프리차지 제어 신호가 인에이블 되는 타이밍이 동기되도록 하는 지연량을 상기 매뉴얼 프리차지 제어 신호에 부여하는 것을 특징으로 하는 반도체 메모리 장치의 프리차지 제어 회로.
  3. 제 1 항에 있어서,
    상기 오토 프리차지 동작 제어부는, 오토 프리차지 동작시 상기 액티브 구간 정의 신호가 인에이블 되면 상기 버스트 종료 신호를 반전 구동하여 상기 오토 프리차지 제어 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 프리차지 제어 회로.
  4. 제 1 항에 있어서,
    상기 스위칭부는, 상기 오토 프리차지 동작 신호가 디스에이블 되면 상기 지연부의 출력 신호를 상기 프리차지 제어 신호로서 출력하고, 상기 오토 프리차지 동작 신호가 인에이블 되면 상기 오토 프리차지 제어 신호를 상기 프리차지 제어 신호로서 출력하는 것을 특징으로 하는 반도체 메모리 장치의 프리차지 제어 회로.
  5. 제 1 항에 있어서,
    상기 매뉴얼 프리차지 지시 신호 및 상기 오토 프리차지 지시 신호는 해당 메모리 뱅크에 대한 프리차지 동작이 수행될 때 인에이블 가능한 신호이고, 상기 오토 프리차지 동작 신호는 특정 메모리 뱅크의 프리차지 동작에 관계 없이 오토 프리차지 동작의 수행 여부를 지시하는 신호인 것을 특징으로 하는 반도체 메모리 장치의 프리차지 제어 회로.
  6. 제 1 항에 있어서,
    상기 매뉴얼 프리차지 제어부는, 버스트 렝쓰의 종료 타이밍을 판별하기 위한 신호로서 상기 버스트 종료 신호를 입력 받으며, 프리차지 동작 이후 액티브 동 작이 수행되어야 하는 최소의 시점을 정의하는 신호로서 상기 액티브 구간 정의 신호를 입력 받는 것을 특징으로 하는 반도체 메모리 장치의 프리차지 제어 회로.
KR1020080001583A 2008-01-07 2008-01-07 반도체 메모리 장치의 프리차지 제어 회로 KR100911199B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080001583A KR100911199B1 (ko) 2008-01-07 2008-01-07 반도체 메모리 장치의 프리차지 제어 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080001583A KR100911199B1 (ko) 2008-01-07 2008-01-07 반도체 메모리 장치의 프리차지 제어 회로

Publications (2)

Publication Number Publication Date
KR20090075931A KR20090075931A (ko) 2009-07-13
KR100911199B1 true KR100911199B1 (ko) 2009-08-06

Family

ID=41333108

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080001583A KR100911199B1 (ko) 2008-01-07 2008-01-07 반도체 메모리 장치의 프리차지 제어 회로

Country Status (1)

Country Link
KR (1) KR100911199B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9741411B2 (en) 2014-08-04 2017-08-22 SK Hynix Inc. Bank control circuit and semiconductor memory device for data access with limited bandwidth for commands

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101226272B1 (ko) * 2011-01-28 2013-01-25 에스케이하이닉스 주식회사 오토 프리차지 제어회로

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040093986A (ko) * 2003-04-30 2004-11-09 주식회사 하이닉스반도체 반도체 메모리 소자
KR20060075072A (ko) * 2004-12-28 2006-07-04 주식회사 하이닉스반도체 메모리 장치의 프리차지 타이밍 제어 방법 및 그 장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040093986A (ko) * 2003-04-30 2004-11-09 주식회사 하이닉스반도체 반도체 메모리 소자
KR20060075072A (ko) * 2004-12-28 2006-07-04 주식회사 하이닉스반도체 메모리 장치의 프리차지 타이밍 제어 방법 및 그 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9741411B2 (en) 2014-08-04 2017-08-22 SK Hynix Inc. Bank control circuit and semiconductor memory device for data access with limited bandwidth for commands

Also Published As

Publication number Publication date
KR20090075931A (ko) 2009-07-13

Similar Documents

Publication Publication Date Title
KR102164019B1 (ko) 버스트 랭스 제어 장치 및 이를 포함하는 반도체 장치
KR100809690B1 (ko) 저속 테스트 동작이 가능한 반도체 메모리 장치 및 반도체메모리 장치의 테스트 방법
KR100857450B1 (ko) 반도체 메모리 장치의 출력 인에이블 신호 생성 회로 및방법
US8089817B2 (en) Precise tRCD measurement in a semiconductor memory device
US7719904B2 (en) Data input circuit for a semiconductor memory capable of adapting to a phase skew between a data strobe signal and an external clock signal
KR20150122654A (ko) 반도체 장치
KR100911185B1 (ko) 라이트 오토 프리차지 신호 발생부를 공유하는 오토프리차지 회로
KR100920843B1 (ko) 반도체 메모리 장치의 오토리프레쉬 동작 제어회로
US8588013B2 (en) Address decoding method and semiconductor memory device using the same
US10802721B2 (en) Memory devices configured to latch data for output in response to an edge of a clock signal generated in response to an edge of another clock signal
US10891994B2 (en) Semiconductor memory device for inputting and outputting data based on data strobe signal and operating method thereof
GB2373905A (en) Controlling buffers in a semiconductor memory device
US7995406B2 (en) Data writing apparatus and method for semiconductor integrated circuit
KR100911199B1 (ko) 반도체 메모리 장치의 프리차지 제어 회로
US8499175B2 (en) Semiconductor device and method for operating the same
KR100748461B1 (ko) 반도체 메모리 장치의 데이터 입력 회로 및 방법
KR100746620B1 (ko) 오토프리차지 신호 생성회로
KR20070002806A (ko) 반도체메모리소자
KR100403315B1 (ko) 데이터 버스의 등화 및 프리차지 제어신호 발생 장치
KR101048891B1 (ko) 테스트인에이블신호 생성회로 및 이를 이용한 반도체 메모리 장치
US6704243B2 (en) Apparatus for generating memory-internal command signals from a memory operation command
KR100656469B1 (ko) 반도체 메모리의 파워다운 제어장치
KR100930413B1 (ko) 라이트 드라이버 제어 회로, 이를 포함하는 반도체 집적회로 및 라이트 드라이버 제어 신호 생성 방법
KR20120076406A (ko) 내부클럭 생성회로
KR20110000224A (ko) 데이터버퍼 제어회로 및 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee