KR20070002806A - 반도체메모리소자 - Google Patents

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KR20070002806A
KR20070002806A KR1020050058482A KR20050058482A KR20070002806A KR 20070002806 A KR20070002806 A KR 20070002806A KR 1020050058482 A KR1020050058482 A KR 1020050058482A KR 20050058482 A KR20050058482 A KR 20050058482A KR 20070002806 A KR20070002806 A KR 20070002806A
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Abstract

본 발명은 액세스 페일의 원인을 분석하기 위한 테스트모드를 구비하는 반도체메모리소자를 제공하기 위한 것으로, 이를 위한 본 발명으로 외부클럭을 인가받아 내부클럭을 생성하기 위한 내부클럭 생성수단; 상기 내부클럭에 응답하여 어드레스-스트로브신호를 생성하되, 테스트신호에 따라 상기 어드레스-스트로브신호의 활성화 시점 및 펄스폭을 조절하여 출력하기 위한 테스트 어드레스-스트로브신호 생성수단; 및 상기 어드레스-스트로브신호에 응답하여 외부 어드레스를 인가받아 내부 어드레스로 출력하기 위한 내부 어드레스 생성수단을 구비하는 반도체메모리소자를 제공한다.
클럭, 펄스폭, 지연시간, 조절, 어드레스

Description

반도체메모리소자{SEMICONDUCTOR MEMORY DEVICE}
도 1은 종래기술에 따른 반도체메모리소자의 블록의 구성도.
도 2는 본 발명에 따른 반도체메모리소자의 블록의 구성도.
도 3은 도 2의 테스트 어드레스-스트로브신호 생성부의 내부 회로도.
도 4a은 도 3의 활성화 시점 조절부의 내부 회로도.
도 4b는 도 3의 펄스폭 조절부의 내부 회로도.
* 도면의 주요 부분에 대한 부호의 설명
200 : 테스트 어드레스-스트로브신호 생성부
220 : 활성화 시점 조절부
240 : 펄스폭 조절부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 액세스 페일의 원인을 분 석하기 위한 테스트모드를 구비하는 반도체메모리소자에 관한 것이다.
일반적으로 반도체메모리소자는 집적도의 증가와 더불어 그 동작 속도의 향상을 위하여 계속적으로 개선되어 왔다. 동작 속도를 향상시키기 위하여 메모리칩 외부에서 주어지는 클럭과 동기되어 동작할 수 있는 소위 동기식(Synchronous) 메모리 장치가 등장되었다.
처음 제안된 것은 메모리 장치의 외부로부터의 클럭의 상승 에지(rising edge)에 동기되어 하나의 데이터 핀에서 클럭의 한 주기에 걸쳐 하나의 데이터를 입출력하는 이른바 SDR(single data rate) 동기식 메모리 장치이다.
다음에서는 외부에서 인가되는 클럭을 통해 생성되어진 내부클럭을 통해 외부 어드레스를 인가받아 내부 어드레스를 생성하는 과정을 간략히 살펴보도록 한다.
도 1은 종래기술에 따른 반도체메모리소자의 블록 구성도이다.
도 1을 참조하면, 종래기술에 따른 반도체메모리소자는 외부클럭(EX_CLK)을 인가받아 내부클럭(CLKP4)을 생성하기 위한 내부클럭 생성부(10)와, 외부 어드레스(EX_ADD)를 내부클럭(CLKP4)에 동기시켜 인가받아 내부 어드레스(IN_ADD)를 생성하기 위한 내부 어드레스 생성부(20)와, 내부 어드레스(IN_ADD)를 디코딩하기 위한 어드레스 디코더(30)를 구비한다.
전술한 바와 같이, 종래기술에 따른 반도체메모리소자는 먼저, 내부클럭 생성부(10)를 통해 인가되는 외부클럭(EX_CLK)을 내부클럭(IN_CLK)으로 변환시킨다. 이어, 내부 어드레스 생성부(20)는 외부 어드레스(EX_ADD)를 내부클럭(CLKP4)에 동 기시켜 내부 어드레스(IN_ADD)로 출력시키므로서, 소자의 내부적으로 내부 어드레스가 처리되도록 한다. 어드레스 디코더(30)는 내부 어드레스(IN_CLK)를 디코딩하여, 셀의 컬럼 또는 로우 라인의 선택 시 사용되도록 한다.
특히, 외부에서 인가되는 신호를 내부클럭에 동기시켜 내부신호로 변환시키는 과정이 중요한데, 이는 내부클럭에 동기되지 못하여 페일이 발생하는 경우에는 외부에서 인가되는 신호가 소자에 인식되지 못해 해당 동작이 수행되지 못하는 문제점이 발생하기 때문이다. 이와같은 문제점은 외부 커맨드의 인식이나, 외부 어드레스를 인식하는 과정에서 많이 발생된다.
한편, 종래기술에 따른 반도체메모리소자는 외부 어드레스가 인식되지 못해 셀이 선택되지 못하는 액세스 페일의 발생 시, 액세스 페일의 발생 원인을 정확히 분석할 수 없다.
왜냐하면, 종래기술에서는 원인의 분석을 위해 기준 펄스신호를 조절하였는데, 이는 어드레스의 입력 시에만 사용되는 것이 아니기 때문에 정확한 원인 분석이 어려웠다. 다시 언급하면, 기준 펄스 발생블록에 의해 생성되는 기준 펄스신호는 어드레스의 입력 시 뿐만 아니라, 읽기 커맨드와 쓰기 커맨드와 같은 커맨드의 입력 시에도 동일하게 사용되기 때문에, 기준 펄스신호의 펄스폭 조절 시 어드레스와 커맨드의 입력 시에도 동일하게 영향을 미쳐, 액세스 페일의 발생원인이 외부 어드레스의 입력 시 발생되는지 다른 원인에 의해 발생되는지 알 수 없었다.
또한, 종래에는 단순히 기준 펄스신호의 펄스폭만을 확장시켰기 때문에, 내부클럭의 주파수가 빨라짐에 따라 외부 어드레스가 빠르게 입력되어도, 어드레스를 인가 받기 위한 스트로브신호가 기준 펄스신호의 펄스폭 확장으로 지속되어 잘못된 어드레스를 액세스하는 오동작이 발생한다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 액세스 페일의 원인을 분석하기 위한 테스트모드를 구비하는 반도체메모리소자를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일측면에 따른 반도체메모리소자는 외부클럭을 인가받아 내부클럭을 생성하기 위한 내부클럭 생성수단; 상기 내부클럭에 응답하여 어드레스-스트로브신호를 생성하되, 테스트신호에 따라 상기 어드레스-스트로브신호의 활성화 시점 및 펄스폭을 조절하여 출력하기 위한 테스트 어드레스-스트로브신호 생성수단; 및 상기 어드레스-스트로브신호에 응답하여 외부 어드레스를 인가받아 내부 어드레스로 출력하기 위한 내부 어드레스 생성수단을 구비한다.
바람직하게, 상기 테스트 어드레스-스트로브신호 생성수단은, 제1 및 제2 테스트신호에 응답하여 상기 어드레스-스트로브신호의 활성화 시점을 앞 당기거나 미루기 위한 활성화 시점 조절부와, 제3 및 제4 테스트신호에 응답하여 상기 활성화 시점 조절부의 출력신호가 갖는 펄스폭을 조절하기 위한 펄스폭 조절부를 구비한 다.
바람직하게, 상기 활성화 시점 조절부는, 상기 제1 및 제2 테스트신호를 디코딩하기 위한 커맨드 디코더와, 상기 커맨드 디코더의 출력신호에 따라 상기 내부클럭을 해당 지연시간 동안 지연하여 출력하기 위한 지연량 조절부와, 상기 지연량 조절부의 출력신호를 지연-내부클럭으로 출력하기 위한 출력부를 구비한다.
바람직하게, 상기 펄스폭 조절부는, 상기 제3 및 제4 테스트신호에 응답하여 활성화 시점 조절부의 출력신호가 갖는 펄스폭의 조절 여부을 선택하여 제1 또는 제2 출력신호로 출력하기 위한 선택부와, 상기 제3 테스트신호에 응답하여 상기 제2 출력신호가 갖는 펄스폭을 확장시키기 위한 펄스폭 확장부와, 상기 제4 테스트신호에 응답하여 상기 제2 출력신호가 갖는 펄스폭을 축소시키기 위한 펄스폭 축소부와, 상기 선택부, 펄스폭 확장부 및 펄스폭 축소부의 공통된 출력노드에 걸린 신호를 버퍼링 하여 상기 어드레스-스트로브신호로 출력하기 위한 버퍼를 구비한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 2는 본 발명에 따른 반도체메모리소자의 블록의 구성도이다.
도 2를 참조하면, 본 발명에 따른 반도체메모리소자는 외부클럭(EX_CLK)을 인가받아 내부클럭(CLKP4)을 생성하기 위한 내부클럭 생성부(100)와, 내부클럭(CLKP4)에 응답하여 어드레스-스트로브신호(EXTYP8)를 생성하되, 테스트신호 (TM_FST, TM_SLW, TM_WD, TM_NR)에 따라 어드레스-스트로브신호(EXTYP8)의 활성화 시점 및 펄스폭을 조절하여 출력하기 위한 테스트 어드레스-스트로브신호 생성부(200)와, 어드레스-스트로브신호(EXTYP8)에 응답하여 외부 어드레스(EX_ADD)를 인가받아 내부 어드레스(IN_ADD)로 출력하기 위한 내부 어드레스 생성부(300)와, 내부 어드레스(IN_ADD)를 디코딩하기 위한 어드레스 디코더(400)를 구비한다.
이와같이, 본 발명에 따른 반도체메모리소자는 테스트 어드레스-스트로브신호 생성부(200)를 구비하므로서, 어드레스-스트로브신호(EXTYP8)의 활성화 시점 및 펄스폭을 테스트신호(TM_FST, TM_SLW, TM_WD, TM_NR)에 따라 조절하므로서, 셀 메모리 액세스 페일의 발생원인을 정확하게 분석할 수 있다.
그러므로, 다음에서는 테스트 어드레스-스트로브신호 생성부(200)의 회로 구성 및 동작을 구체적으로 살펴보므로서, 액세스 페일의 원인을 분석하기 위한 테스트 과정을 알아보도록 한다.
도 3은 도 2의 테스트 어드레스-스트로브신호 생성부(200)의 내부 회로도이다.
도 3를 참조하면, 테스트 어드레스-스트로브신호 생성부(200)는 제1 및 제2 테스트신호(TM_FST, TM_SLW)에 응답하여 내부클럭(CLKP4)을 지연시켜 지연-내부클럭신호(CLKPD)을 생성하되, 지연-내부클럭(CLKPD)의 활성화 시점을 앞 당기거나 미루기 위한 활성화 시점 조절부(220)와, 제3 및 제4 테스트신호(TM_WD, TM_NR)에 응답하여 지연-내부클럭(CLKPD)가 갖는 펄스폭을 조절하여 어드레스-스트로브신호(EXTYP8)로 출력하기 위한 펄스폭 조절부(240)를 구비한다.
도 4a은 도 3의 활성화 시점 조절부(220)의 내부 회로도이다.
도 4a를 참조하면, 활성화 시점 조절부(220)는 제1 및 제2 테스트신호(TM_FST, TM_SLW)를 디코딩하기 위한 커맨드 디코더(222)와, 커맨드 디코더(222)의 출력신호(N1, N2, N3, N4)에 따라 내부클럭(CLKP4)을 해당 지연시간 동안 지연하여 출력하기 위한 지연량 조절부(224)와, 지연량 조절부(224)의 출력신호를 지연-내부클럭(CLKPD)으로 출력하기 위한 출력부(226)를 구비한다.
그리고 지연량 조절부(224)는 커맨드 디코더(222)의 제1 출력신호(N1)와 내부클럭(CLKP4)을 입력으로 갖는 낸드게이트(ND1)와, 낸드게이트(ND1)의 출력신호를 지연시키기 위한 제1 지연부(224a)와, 커맨드 디코더(222)의 제2 출력신호(N2)와 내부클럭(CLKP4)을 입력으로 갖는 낸드게이트(ND2)와, 커맨드 디코더(222)의 제3 출력신호(N3)와 내부클럭(CLKP4)을 입력으로 갖는 낸드게이트(ND3)와, 낸드게이트(ND3)의 출력신호를 지연시키기 위한 제2 지연부(224b)와, 커맨드 디코더(222)의 제4 출력신호(N4)와 내부클럭(CLKP4)을 입력으로 갖는 낸드게이트(ND4)와, 낸드게이트(ND4)의 출력신호를 지연시키기 위한 제3 지연부(224c)를 구비한다.
참고적으로, 제1 내지 제3 지연부(224a, 224b, 224c)는 복수의 인버터 체인으로 구현된다. 즉, 제1 지연부(224a)는 직렬 연결된 2개의 인버터로, 제2 지연부(224b)는 직렬연결된 4개의 인버터로, 제3 지연부(224c)는 직렬연결된 6개의 인버터로 구현된다. 이와같이, 직렬 연결되는 인버터의 수를 다르게 하여 각 지연부(224a, 224b, 224c)가 갖는 지연시간은 다르게 하였지만, 모두 짝수개의 인버터로 구성되기 때문에 자신의 해당 입력신호의 위상에는 영향을 주지 않는다.
출력부(226)는 제1 지연부(224a)의 출력신호와 낸드게이트(ND2)의 출력신호(ND2)를 입력으로 갖는 낸드게이트(ND5)와, 제2 및 제3 지연부(224b, 224c)의 출력신호를 입력으로 갖는 낸드게이트(ND6)와, 낸드게이트 ND5 및 ND6의 출력신호를 입력으로 갖는 노어게이트(NR1)와, 노어게이트(NR1)의 출력신호를 반전시켜 지연-내부클럭(CLKPD)으로 출력하기 위한 인버터(I1)를 구비한다.
전술한 바와 같은 활성화 시점 조절부(220)의 동작을 살펴보면, 먼저, 노말동작 시에는 제1 및 제2 테스트신호(TM_FST, TM_SLW)가 모두 논리레벨 'L'를 갖는다. 따라서, 커맨드 디코더(222)는 제1 및 제2 테스트신호(TM_FST, TM_SLW)에 응답하여 제1 출력신호(N1)는 논리레벨 'H'로, 나머지 제2 내지 제4 출력신호(N2, N3, N4)는 논리레벨 'L'로 출력한다. 이어, 지연량 조절부(224) 내 낸드게이트 ND2 내지 ND4는 해당 입력신호인 제2 내지 제4 출력신호(N2, N3, N4)에 의해 출력신호를 논리레벨 'H'로 출력하며, 제1 출력신호(N1)를 인가받는 낸드게이트(ND1)는 내부클럭(CLKP4)을 반전시켜 출력한다. 따라서, 제1 지연부(224a)는 내부클럭(CLKP4)을 해당 지연시간 만큼 지연하여 출력하며, 제2 및 제3 지연부(224b, 224c)는 논리레벨 'H'를 출력한다. 이어, 출력부(226)는 제1 지연부(224a)와 낸드게이트(ND2)의 출력신호를 입력으로 갖는 낸드게이트(ND5)를 통해 제1 지연부(224a)의 출력신호를 반전시켜 출력하며, 낸드게이트(ND6)는 제2 및 제3 지연부(224b, 224c)의 출력신호인 논리레벨 'H'에 응답하여 자신의 출력신호를 논리레벨 'L'로 출력한다. 그리고 노어게이트(NR1) 및 인버터(I1)에 의해서 낸드게이트(ND5)의 반전된 출력신호가 지연-내부클럭(CLKPD)으로 출력된다.
즉, 노말동작 시 활성화 시점 조절부(220)는 제1 지연부(224a)가 갖는 해당 지연시간 동안 내부클럭(CLKP4)을 지연시켜 지연-내부클럭(CLKPD)으로 출력한다.
한편, 테스트모드에서 제1 테스트신호(TM_FST)가 논리레벨 'H'로 제2 테스트신호(TM_SLW)가 논리레벨 'L'로 활성화되는 경우, 커맨드 디코더(222)는 제3 출력신호를 논리레벨 'H'로 출력하며, 제1, 제2 및 제4 출력신호(N1, N2, N4)는 논리레벨 'L'로 출력한다. 이어, 지연량 조절부(224) 내 낸드게이트 ND1, ND2 및 ND4는 해당 입력신호인 제1, 제2, 제4 출력신호(N1, N2, N4)에 의해 출력신호를 논리레벨 'H'로 출력하며, 제3 출력신호(N3)를 인가받는 낸드게이트(ND3)는 내부클럭(CLKP4)을 반전시켜 출력한다. 따라서, 제2 지연부(224b)는 내부클럭(CLKP4)을 해당 지연시간 만큼 지연하여 출력하며, 제1 및 제3 지연부(224a, 224c)는 논리레벨 'H'를 출력한다. 이어, 출력부(226)는 제2 및 제3 지연부(224b 224c)의 출력신호를 입력으로 갖는 낸드게이트(ND6)를 통해 제2 지연부(224b)의 출력신호를 반전시켜 출력하며, 낸드게이트(ND5)는 제1 지연부(224a) 및 낸드게이트(ND2)의 출력신호에 응답하여 자신의 출력신호를 논리레벨 'L'로 출력한다. 그리고 노어게이트(NR1) 및 인버터(I1)에 의해서 낸드게이트(ND6)의 제2 지연부(224b)의 반전된 출력신호가 지연-내부클럭(CLKPD)으로 출력된다.
즉, 활성화 시점 조절부(220)는 제1 테스트신호(TM_FST)가 활성화되는 테스트모드에서, 제2 지연부(224b)가 갖는 해당 지연시간 동안 내부클럭(CLKP4)을 지연시켜 지연-내부클럭(CLKPD)으로 출력한다. 여기서, 제2 지연부(224b)는 제1 지연부(224a)에 비해 작은 지연량을 갖기 때문에, 제1 테스트신호(TM_FST)의 활성화 시 출력되는 지연-내부클럭(CLKPD)은 노말동작 시 보다 빠른 시점에 활성화된다.
한편, 테스트모드에서 제2 테스트신호(TM_SLW)가 논리레벨 'H'로 제1 테스트신호(TM_FST)가 논리레벨 'L'로 활성화되는 경우, 커맨드 디코더(222)는 제4 출력신호를 논리레벨 'H'로 출력하며, 제1, 내지 제3 출력신호(N1, N2, N3)는 논리레벨 'L'로 출력한다. 이어, 지연량 조절부(224) 내 제1 및 제2 지연부(224a, 224b)와 낸드게이트(ND2)는 자신의 출력신호를 논리레벨 'H'로 출력하며, 제3 지연부(224c)는 내부클럭(CLKP4)을 해당 지연시간 만큼 지연하여 출력한다. 이어, 출력부(226)는 제3 지연부(224c)의 반전된 출력신호가 지연-내부클럭(CLKPD)으로 출력한다.
즉, 활성화 시점 조절부(220)는 제2 테스트신호(TM_SLW)가 활성화되는 테스트모드에서, 제3 지연부(224c)가 갖는 해당 지연시간 동안 내부클럭(CLKP4)을 지연시켜 지연-내부클럭(CLKPD)으로 출력한다. 여기서, 제3 지연부(224c)는 제1 지연부(224a)에 비해 긴 지연량을 갖기 때문에, 제2 테스트신호(TM_SLW)의 활성화 시 출력되는 지연-내부클럭(CLKPD)은 노말동작 시 보다 늦은 시점에 활성화된다.
그러므로, 활성화시점 조절부(220)는 제1 및 제2 테스트신호(TM_FST, TM_SLW)의 입력을 통해 지연-내부클럭(CLKPD)의 활성화되는 시점을 앞당기거나, 미뤄 출력한다.
도 4b는 도 3의 펄스폭 조절부(240)의 내부 회로도이다.
도 4b를 참조하면, 펄스폭 조절부(240)는 제3 및 제4 테스트신호(TM_WD, TM_NR)에 응답하여 활성화 시점 조절부(220)의 펄스폭의 조절 여부를 선택하여 제1 또는 제2 출력신호로 출력하기 위한 선택부(242)와, 제3 테스트신호(TM_WD)에 응답 하여 제2 출력신호가 갖는 펄스폭을 확장시키기 위한 펄스폭 확장부(244)와, 제4 테스트신호(TM_NR)에 응답하여 제2 출력신호가 갖는 펄스폭을 축소시키기 위한 펄스폭 축소부(246)와, 선택부(242), 펄스폭 확장부(244) 및 펄스폭 축소부(246)의 공통된 출력노드에 걸린 신호를 버퍼링 하여 어드레스-스트로브신호(EXTYP8)로 출력하기 위한 버퍼(249)를 구비한다.
선택부(242)는 제3 및 제4 테스트신호(TM_WD, TM_NR)를 입력으로 갖는 노어게이트(NR2)와, 노어게이트(NR2)의 출력신호의 활성화에 응답하여 지연-내부클럭(CLKPD)을 제1 출력신호로 전달하기 위한 트랜스퍼 게이트(TG1)와, 노어게이트(NR2)의 출력신호의 비활성화에 응답하여 지연-내부클럭(CLKPD)을 제2 출력신호로 전달하기 위한 트랜스퍼 게이트(TG2)를 구비한다.
펄스폭 확장부(244)는 제2 출력신호를 지연시키기 위한 제1 지연소자(247)와, 제1 지연소자(247)의 출력신호와 제2 출력신호를 입력으로 갖는 낸드게이트(ND7)와, 낸드게이트(ND7)의 출력신호를 반전시키기 위한 인버터(I2)와, 제3 테스트신호(TM_WD)의 활성화 시 인버터(I2)의 출력신호를 전달하기 위한 트랜스퍼 게이트(TG3)를 구비한다.
펄스폭 축소부(246)는 제2 출력신호를 지연시키기 위한 제1 지연소자(247)와, 제1 지연소자(247)의 출력신호를 지연시키기 위한 제2 지연소자(248)와, 제2 출력신호와 제2 지연소자(248)의 출력신호를 입력으로 갖는 노어게이트(NR3)와, 노어게이트(NR3)의 출력신호를 반전시키기 위한 인버터(I3)와, 제4 테스트신호(TM_NR)의 활성화 시 인버터(I3)의 출력신호를 출력하기 위한 트랜스퍼 게이트 (TG4)를 구비한다.
전술한 바와 같은 펄스폭 조절부(240)의 동작을 살펴보면, 먼저 노말 동작시에는 제3 및 제4 테스트신호가 모두 논리레벨 L를 갖는다. 따라서, 선택부 내 노어게이트가 출력신호를 논리레벨 H로 출력하여 인가되는 지연-내부클럭가 트랜스퍼 게이트를 통해 제1 출력신호로 출력되도록 한다. 이어, 제1 출력신호는 버퍼를 거쳐 어드레스-스트로브신호로 출력된다.
한편, 테스트모드에서 제3 테스트신호(TM_WD)가 논리레벨 'H'로, 제4 테스트신호(TM_NR)가 논리레벨 'L'를 갖는 경우, 트랜스퍼 게이트 TG1 및 TG4는 오프되며, 트랜스퍼 게이트 TG2 및 TG3는 턴온된다. 따라서, 지연-내부클럭(CLKPD)의 활성화 폭은 제1 지연소자(247)가 갖는 지연시간만큼 확장되어 어드레스-스트로브신호(EXTYP8)로 출력된다.
또한, 테스트모드에서 제4 테스트신호(TM_NR)가 논리레벨 'H'로, 제3 테스트신호(TM_WD)가 논리레벨 'L'를 갖는 경우, 트랜스퍼 게이트 TG1 및 TG3는 오프되며, 트랜스퍼 게이트 TG2 및 TG4는 턴온된다. 따라서, 지연-내부클럭(CLKPD)의 활성화 폭은 제1 및 제2 지연소자(247, 248)가 갖는 지연시간만큼 축소되어 어드레스-스트로브신호(EXTYP8)로 출력된다.
그러므로, 본 발명에 따른 반도체메모리소자는 테스트신호의 인가를 통해 어드레스-스트로브신호의 활성화 시점 및 활성화 폭만을 조절할 수 있어, 액세스의 페일 발생 시 원인을 정확하게 분석할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 테스트신호의 인가를 통해 어드레스-스트로브신호의 활성화 시점 및 활성화 폭만을 조절할 수 있어, 액세스의 페일 발생 시 원인을 정확하게 분석할 수 있다.

Claims (10)

  1. 외부클럭을 인가받아 내부클럭을 생성하기 위한 내부클럭 생성수단;
    상기 내부클럭에 응답하여 어드레스-스트로브신호를 생성하되, 테스트신호에 따라 상기 어드레스-스트로브신호의 활성화 시점 및 펄스폭을 조절하여 출력하기 위한 테스트 어드레스-스트로브신호 생성수단; 및
    상기 어드레스-스트로브신호에 응답하여 외부 어드레스를 인가받아 내부 어드레스로 출력하기 위한 내부 어드레스 생성수단
    을 구비하는 반도체메모리소자.
  2. 제1항에 있어서,
    상기 테스트 어드레스-스트로브신호 생성수단은,
    제1 및 제2 테스트신호에 응답하여 상기 어드레스-스트로브신호의 활성화 시점을 앞 당기거나 미루기 위한 활성화 시점 조절부와,
    제3 및 제4 테스트신호에 응답하여 상기 활성화 시점 조절부의 출력신호가 갖는 펄스폭을 조절하기 위한 펄스폭 조절부를 구비하는 반도체메모리소자.
  3. 제2항에 있어서,
    상기 활성화 시점 조절부는,
    상기 제1 및 제2 테스트신호를 디코딩하기 위한 커맨드 디코더와,
    상기 커맨드 디코더의 출력신호에 따라 상기 내부클럭을 해당 지연시간 동안 지연하여 출력하기 위한 지연량 조절부와,
    상기 지연량 조절부의 출력신호를 지연-내부클럭으로 출력하기 위한 출력부를 구비하는 반도체메모리소자.
  4. 제3항에 있어서,
    상기 지연량 조절부는,
    상기 커맨드 디코더의 제1 출력신호와 상기 내부클럭을 입력으로 갖는 제1 낸드게이트와,
    상기 제1 낸드게이트의 출력신호를 지연시키기 위한 제1 지연부와,
    상기 커맨드 디코더의 제2 출력신호와 상기 내부클럭을 입력으로 갖는 제2 낸드게이트와,
    상기 커맨드 디코더의 제3 출력신호와 상기 내부클럭을 입력으로 갖는 제3 낸드게이트와,
    상기 제3 낸드게이트의 출력신호를 지연시키기 위한 제2 지연부와,
    상기 커맨드 디코더의 제4 출력신호와 내부클럭을 입력으로 갖는 제4 낸드게이트와,
    상기 제4 낸드게이트의 출력신호를 지연시키기 위한 제3 지연부를 구비하는 것
    을 특징으로 하는 반도체메모리소자.
  5. 제4항에 있어서,
    상기 제1 내지 제3 지연부는 직렬 연결된 복수의 인버터 체인으로 구현되어, 서로 다른 지연시간을 갖는 것을 특징으로 하는 반도체메모리소자.
  6. 제4항 또는 제5항에 있어서,
    상기 출력부는,
    상기 제1 지연부의 출력신호와 상기 제2 낸드게이트의 출력신호를 입력으로 갖는 제5 낸드게이트와,
    상기 제2 및 제3 지연부의 출력신호를 입력으로 갖는 제6 낸드게이트와,
    상기 제5 및 제6 낸드게이트의 출력신호를 입력으로 갖는 제1 노어게이트와,
    상기 제1 노어게이트의 출력신호를 반전시켜 상기 지연-내부클럭으로 출력하기 위한 제1 인버터를 구비하는 것을 특징으로 하는 반도체메모리소자.
  7. 제2항 또는 제3항에 있어서,
    상기 펄스폭 조절부는,
    상기 제3 및 제4 테스트신호에 응답하여 활성화 시점 조절부의 출력신호가 갖는 펄스폭의 조절 여부을 선택하여 제1 또는 제2 출력신호로 출력하기 위한 선택부와,
    상기 제3 테스트신호에 응답하여 상기 제2 출력신호가 갖는 펄스폭을 확장시키기 위한 펄스폭 확장부와,
    상기 제4 테스트신호에 응답하여 상기 제2 출력신호가 갖는 펄스폭을 축소시키기 위한 펄스폭 축소부와,
    상기 선택부, 펄스폭 확장부 및 펄스폭 축소부의 공통된 출력노드에 걸린 신호를 버퍼링 하여 상기 어드레스-스트로브신호로 출력하기 위한 버퍼
    를 구비하는 반도체메모리소자.
  8. 제7항에 있어서,
    상기 선택부는,
    상기 제3 및 제4 테스트신호를 입력으로 갖는 제1 노어게이트와,
    상기 제1 노어게이트의 출력신호의 활성화에 응답하여 상기 지연-내부클럭을 상기 제1 출력신호로 전달하기 위한 제1 트랜스퍼 게이트와,
    상기 제1 노어게이트의 출력신호의 비활성화에 응답하여 상기 지연-내부클럭 을 상기 제2 출력신호로 전달하기 위한 제2 트랜스퍼 게이트
    를 구비하는 것을 특징으로 하는 반도체메모리소자.
  9. 제8항에 있어서,
    상기 펄스폭 확장부는,
    상기 제2 출력신호를 지연시키기 위한 제1 지연소자와,
    상기 제1 지연소자의 출력신호와 상기 제2 출력신호를 입력으로 갖는 제1 낸드게이트와,
    상기 제1 낸드게이트의 출력신호를 반전시키기 위한 제1 인버터와,
    상기 제3 테스트신호의 활성화 시 상기 제1 인버터의 출력신호를 출력하기 위한 제3 트랜스퍼 게이트
    를 구비하는 것을 특징으로 하는 반도체메모리소자.
  10. 제9항에 있어서,
    상기 펄스폭 축소부는,
    상기 제2 출력신호를 지연시키기 위한 제2 지연소자와,
    상기 제2 지연소자의 출력신호를 지연시키기 위한 제3 지연소자와,
    상기 제2 출력신호와 제3 지연소자의 출력신호를 입력으로 갖는 제2 노어게 이트와,
    상기 제2 노어게이트의 출력신호를 반전시키기 위한 제2 인버터와,
    상기 제4 테스트신호의 활성화 시 상기 제2 인버터의 출력신호를 출력하기 위한 제4 트랜스퍼 게이트
    를 구비하는 것을 특징으로 하는 반도체메모리소자.
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