JP4394607B2 - 半導体メモリ装置のデータストローブ信号発生回路 - Google Patents
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Description
本発明は半導体メモリ装置のデータストローブ信号発生回路に関し、より詳しくはＣＡＳレイテンシ信号を用いて動作周波数のｔＣＫの変化に従いｔＤＱＳＳマージンを調節することができるようにする技術である。
ＤＲＡＭの動作速度を向上させるため、外部のシステムクロックに同期され動作するシンクロナスＤＲＡＭ（synchronous ＤＲＡＭ：以下、ＳＤＲＡＭと記す）が開発された。さらに、データ処理速度を更に向上させるため、一クロックの立上りエッジ及び立下りエッジに同期されてデータを処理する二重データ率（Double Data Rate：以下、ＤＤＲと記す）ＳＤＲＡＭとラムバスＤＲＡＭ（Rambus ＤＲＡＭ）が開発された。
ＤＤＲ ＳＤＲＡＭの場合、データが高速に転送されるのでソースシンクロナスインターフェイスを用いる。これはデータの入出力がデータソースでデータと共に作られたデータストローブ信号（data strobe signal：以下、ＤＱＳと記す）に同期されて伝達される。
図１ａ及び図１ｂは、従来のクロックとデータストローブ信号とのタイミング図及びデータストローブ信号によりラッチされたデータを示した図である。
図１ａは、従来のクロック信号ＣＬＫ、データストローブ信号ＤＱＳ１、ＤＱＳ２のタイミング図である。ＪＥＤＥＣ規格でＤＤＲ１のｔＤＱＳＳ（クロックからデータストローブ信号の最初の立上りエッジまでの時間）は０．７５＊ｔＣＫ〜１．２５＊ｔＣＫに規定し、ＤＤＲ２のｔＤＱＳＳはＷＬ（Write Latency：書込み命令が入力された後データが入力されるまでの時間）−０．２５＊ｔＣＫ〜ＷＬ＋０．２５＊ｔＣＫに規定している。
以下、ＤＤＲ１の例を用いてデータストローブ信号とｔＤＱＳＳマージンに対し説明する。前記のように、ＤＤＲ１の場合データストローブ信号ＤＱＳの立下りエッジもまた０．７５＊ｔＣＫ〜１．２５＊ｔＣＫの範囲、即ち０．５＊ｔＣＫほどのマージンを有することができる。
図１ｂを参照して説明すれば次の通りである。
データストローブ信号の間のスキューはｔＤＱＳＳに示されるが、最も速いデータストローブ信号（ＤＱＳ１）の場合、書込み命令から０．７５ｔＣＫ後イネーブルされることがあり、最も遅いデータストローブ信号（ＤＱＳ２）の場合、書込み命令から１．２５ｔＣＫ後イネーブルされて動作する。即ち、一つのデータストローブ信号も書込み動作が行なわれる度に常に同一のタイミングに入力されるのではなく、周辺の環境変化に応じ速やかに或いは遅く入力される。
この場合、それぞれのデータストローブ信号により整列されたデータ（align_first/second_data）は０．５ｔＣＫほどのスキューを有する。
従って、第１の書込み命令により入力されたデータのうち、最も遅いデータは第２の書込み命令により入力されたデータのうち最も速いデータがイネーブルされる前に、クロックドメインの制御信号でないデータストローブ信号によりラッチされなければならない。
このような理由で、データストローブ信号により整列されたデータはドメインクロス部分（データストローブドメインからクロックドメインにデータが転移される部分）で０．５ｔＣＫほどのタイミングマージンを有することになり、ｔＤＱＳＳ値は０．２５ｔＣＫほどのセットアップホールド（setup/hold）マージンを有することになる。
しかし、メモリの動作周波数に従いｔＣＫ値が変化するので、全ての動作周波数のｔＣＫで十分なｔＤＱＳＳマージンを確保するのは困難である。
図２は、従来のデータストローブ信号発生回路の細部構成を示す図である。
従来のデータストローブ信号発生回路はインバータＩＶ１、ＩＶ２、遅延部１０、ＮＡＮＤゲートＮＤ１及びパルス発生部２０を備える。
インバータＩＶ１は内部クロック信号ＩＣＬＫを反転し、インバータＩＶ２はデータラッチ制御信号ＤＬＣを反転する。ここで、内部クロック信号ＩＣＬＫは外部クロック信号ＣＬＫを遅延させた信号として内部動作の基準となるクロック信号であり、データラッチ制御信号ＤＬＣは書込み動作時に外部から入力されるデータをラッチするための制御信号である。
遅延部１０は、インバータＩＶ１の出力信号を遅延させる。このとき、遅延部１０の遅延時間によりｔＤＱＳＳが調節され、遅延部１０は遅延時間を予め設定する。
ＮＡＮＤゲートＮＤ１は、インバータＩＶ２の出力信号と遅延部１０の出力信号のＮＡＮＤ演算を行なう。
パルス発生部２０は、ＮＡＮＤゲートＮＤ１の出力信号を用いてパルスを有するデータストローブ信号ＤＳＴＢを出力する。即ち、パルス発生部２０は内部クロック信号ＩＣＬＫがハイレベルに遷移すれば、内部に指定されたディレイほどの幅を有するパルス信号を生成する。
前記のような構成を有する従来のデータストローブ信号発生回路は図３に示されているように、内部クロック信号ＩＣＬＫが印加され、データラッチ制御信号ＤＬＣがローレベルにイネーブルされるとデータストローブ信号ＤＳＴＢがローレベルにイネーブルされる。即ち、データラッチ制御信号ＤＬＣがローレベルである間にデータストローブ信号ＤＳＴＢが生成される。
このように、従来には動作周波数の変化に伴うｔＣＫ値の変化と係わりなく、遅延部１０に設けられた遅延時間に従ってｔＤＱＳＳを調節することにより、動作周波数が変化してｔＣＫ値の変化が発生する場合、十分なｔＤＱＳＳマージンを確保することに限界があった。
米国特許第６２６２９３８号明細書
米国特許第６６３６４４６号明細書
米国特許第６７６０２６１号明細書
米国特許公開第２００３０１８２５９５号明細書
日本特開２００４−３２７００８号公報
日本特開２００４−１９２７９１号公報
日本特開２００４−１４５９９９号公報
前記のような問題点を解決するための本発明の目的は、ＣＡＳレイテンシ信号を用いてｔＣＫの変化に従い各ｔＣＫに対するｔＤＱＳＳ特性をそれぞれ調節するようにし、全てのｔＣＫに対し十分なｔＤＱＳＳマージンを確保することができるようにすることにある。
本発明に係るデータストローブ信号発生回路は、複数個のＣＡＳレイテンシ信号のそれぞれにより制御され内部クロック信号を遅延する複数個の内部クロック遅延部と、入力データをラッチするためのデータラッチ制御信号、及び前記複数個の内部クロック遅延部の出力の論理演算を行なう選択制御部と、前記選択制御部の出力を用いて所定のパルスを有するデータストローブ信号を発生するパルス発生部とを含んで構成することを特徴とする。
本発明は、ＣＡＳレイテンシ信号を用いてｔＣＫの変化に従い各ｔＣＫに対するｔＤＱＳＳ特性をそれぞれ調節するようにし、全てのｔＣＫに対し十分なｔＤＱＳＳマージンを確保することができるのでフェイルを防ぐという効果が得られる。
なお、本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更等も、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
以下、図を参照して本発明の実施の形態を詳しく説明する。
図４は、本発明の実施の形態に係るデータストローブ信号発生回路の構成を示す図である。
本発明の実施の形態に係るデータストローブ信号発生回路は内部クロック遅延部１００〜３００、選択制御部４００及びパルス発生部５００を備える。
内部クロック遅延部１００はＮＡＮＤゲートＮＤ２、遅延部１０１及び転送ゲートＴ１を備える。ＮＡＮＤゲートＮＤ２は、内部クロック信号ＩＣＬＫとＣＡＳレイテンシ信号ＣＬ１のＮＡＮＤ演算を行なう。遅延部１０１は、ＮＡＮＤゲートＮＤ２の出力信号を遅延して出力する。転送ゲートＴ１はＣＡＳレイテンシ信号ＣＬ１、ＣＬ１ｂにより制御され遅延部１０１の出力を選択的に伝達する。
内部クロック遅延部２００はＮＡＮＤゲートＮＤ３、遅延部２０１及び転送ゲートＴ２を備える。ＮＡＮＤゲートＮＤ３は、内部クロック信号ＩＣＬＫとＣＡＳレイテンシ信号ＣＬ２のＮＡＮＤ演算を行なう。遅延部２０１は、ＮＡＮＤゲートＮＤ３の出力信号を遅延して出力する。転送ゲートＴ２はＣＡＳレイテンシ信号ＣＬ２、ＣＬ２ｂにより制御され遅延部２０１の出力を選択的に伝達する。
内部クロック遅延部３００はＮＡＮＤゲートＮＤ４、遅延部３０１及び転送ゲートＴ３を備える。ＮＡＮＤゲートＮＤ４は、内部クロック信号ＩＣＬＫとＣＡＳレイテンシ信号ＣＬ６のＮＡＮＤ演算を行なう。遅延部３０１は、ＮＡＮＤゲートＮＤ４の出力信号を遅延して出力する。転送ゲートＴ３はＣＡＳレイテンシ信号ＣＬ６、ＣＬ６ｂにより制御され遅延部３０１の出力を選択的に伝達する。
このとき、内部クロック遅延部１００〜３００のそれぞれの遅延部１０１〜３０１は、ＣＡＳレイテンシ信号ＣＬ１〜ＣＬ６に応じ遅延時間がそれぞれ別に設けられるようにする。
選択制御部４００は、インバータＩＶ３及びＮＡＮＤゲートＮＤ５を備える。
インバータＩＶ３はデータラッチ制御信号ＤＬＣを反転させ、ＮＡＮＤゲートＮＤ５はインバータＩＶ３の出力信号と選択的に受信した転送ゲートＴ１〜Ｔ３の出力のＮＡＮＤ演算を行なう。ここで、内部クロック信号ＩＣＬＫは外部クロック信号ＣＬＫを遅延させた信号として内部動作の基準となるクロック信号であり、データラッチ制御信号ＤＬＣは書込み動作時に外部から入力されるデータをラッチするための制御信号である。
このとき、ＣＡＳレイテンシ信号ＣＬ１〜ＣＬ６は読出し命令が入力された後データを出力するまで要する時間を表わす。即ち、読出し命令が入力された後データが出力されるまでの一定の所要時間をクロック数に換算すれば、動作周波数に従いその値が変化することになる。
例えば、読出し命令が入力されデータが出力されるのに１０ｎｓの時間が必要であると仮定しよう。１クロック周期ｔＣＫが２ｎｓの場合１０ｎｓの時間のため５クロック（ＣＬ５）が必要であり、ｔＣＫが３ｎｓの場合４クロック（ＣＬ４）が必要となる。
このようなＣＡＳレイテンシ信号ＣＬ１〜ＣＬ６は、モードレジスタセッティング部（Mode Register Setting：以下、ＭＲＳと記す）（図示せず）により設けられる。例えば、ＭＲＳ（図示せず）にＣＬ２を用いるよう設けられると、ＭＲＳ（図示せず）を再び設けて変更するまでＣＬ２信号のみ引続きハイレベル値を有し、遅延部２０１のみ駆動されて転送ゲートＴ２を介し遅延部２０１の出力がＮＡＮＤゲートＮＤ５の入力端に伝達される。
パルス発生部５００は、ＮＡＮＤゲートＮＤ５の出力信号を用いて内部に指定されたディレイほどの幅を有するパルスを生成する。
以下、図５を参照して図４に示したデータストローブ信号発生回路の動作を説明する。
図５は、ＭＲＳ（図示せず）がＣＡＳレイテンシ信号ＣＬ２を設けた場合を示す図である。
ＣＡＳレイテンシ信号ＣＬ２がハイレベルにイネーブルされ、残りのＣＡＳレイテンシ信号ＣＬ１、ＣＬ３〜ＣＬ６はローレベルにディスエーブルされる。
それに伴い、ＣＡＳレイテンシ信号ＣＬ２による内部クロック遅延部２００の転送ゲートＴ２のみ駆動され、遅延部２０１の出力信号をＮＡＮＤゲートＮＤ５の入力で出力する。
即ち、データストローブ信号発生回路はＣＡＳレイテンシ信号ＣＬ２に従う遅延部２０１によりｔＤＱＳＳ値が調節され、データストローブ信号ＤＳＴＢを出力する。
図６は、本発明の他の実施の形態に係るデータストローブ信号発生回路の構成を示す図である。
本発明の他の実施の形態に係るデータストローブ信号発生回路はＣＡＳレイテンシ組合部６００、内部クロック遅延部７００、８００、選択制御部９００及びパルス発生部１０００を備える。
ＣＡＳレイテンシ組合部６００は、第１及び第２のＣＡＳレイテンシ組合部６０１、６０２を備える。第１のＣＡＳレイテンシ組合部６０１は、ＮＯＲゲートＮＯＲ１及びインバータＩＶ５を備える。ＮＯＲゲートＮＯＲ１はＣＡＳレイテンシ信号ＣＬ１〜ＣＬ３のＮＯＲ演算を行なって組合バー信号ＣＬ１２３ｂを出力し、インバータＩＶ５は組合バー信号ＣＬ１２３ｂを反転させて組合信号ＣＬ１２３を出力する。
第２のＣＡＳレイテンシ組合部６０２は、ＮＯＲゲートＮＯＲ２及びインバータＩＶ６を備える。ＮＯＲゲートＮＯＲ２はＣＡＳレイテンシ信号ＣＬ４〜ＣＬ６のＮＯＲ演算を行なって組合バー信号ＣＬ４５６ｂを出力し、インバータＩＶ６は組合バー信号ＣＬ４５６ｂを反転させて組合信号ＣＬ４５６を出力する。
内部クロック遅延部７００はＮＡＮＤゲートＮＤ６、遅延部７０１及び転送ゲートＴ４を備える。ＮＡＮＤゲートＮＤ６は内部クロック信号ＩＣＬＫと組合信号ＣＬ１２３のＮＡＮＤ演算を行ない、遅延部７０１はＮＡＮＤゲートＮＤ６の出力を遅延して出力する。転送ゲートＴ４は組合信号対ＣＬ１２３、ＣＬ１２３ｂにより制御されて遅延部７０１の出力信号を伝達する。
内部クロック遅延部８００はＮＡＮＤゲートＮＤ７、遅延部８０１及び転送ゲートＴ５を備える。ＮＡＮＤゲートＮＤ７は内部クロック信号ＩＣＬＫと組合信号ＣＬ４５６のＮＡＮＤ演算を行ない、遅延部８０１はＮＡＮＤゲートＮＤ７の出力を遅延して出力する。転送ゲートＴ５は組合信号対ＣＬ４５６、ＣＬ４５６ｂにより制御されて遅延部８０１の出力信号を伝達する。
選択制御部９００は、インバータＩＶ４及びＮＡＮＤゲートＮＤ８を備える。
インバータＩＶ４はデータラッチ制御信号ＤＬＣを反転し、ＮＡＮＤゲートＮＤ８はインバータＩＶ４の出力信号、及び選択的に伝達される転送ゲートＴ４、Ｔ５の出力のＮＡＮＤ演算を行なう。
パルス発生部１０００は、ＮＡＮＤゲートＮＤ８の出力信号を用いて内部に指定されたディレイほどの幅を有するパルス信号ＤＳＴＢを生成させる。
以下、図７の動作タイミング図を参照してデータストローブ信号発生回路の動作を説明する。
図７は、ＭＲＳ（図示せず）がＣＡＳレイテンシ信号ＣＬ２を設けた場合を示す図である。ＣＡＳレイテンシ信号ＣＬ２がハイレベルにイネーブルされ、残りのＣＡＳレイテンシ信号ＣＬ１、ＣＬ３〜ＣＬ６はローレベルにディスエーブルされ、組合信号ＣＬ１２３はハイレベルにイネーブルされ、組合信号ＣＬ４５６はローレベルにディスエーブルされる。
それに伴い、組合信号ＣＬ１２３による内部クロック遅延部７００の転送ゲートＴ４のみ駆動され、遅延部７０１の出力信号をＮＡＮＤゲートＮＤ６の入力で出力する。
即ち、データストローブ信号発生回路は組合信号ＣＬ１２３に従う遅延部７０１によりｔＤＱＳＳ値が調節され、データストローブ信号ＤＳＴＢを出力する。
このように、本発明は動作周波数の変化に伴うＣＡＳレイテンシ信号ＣＬ１〜ＣＬ６に応じて遅延時間を調節することによりｔＤＱＳＳを調節することができる。
１００、２００、３００、７００、８００ 内部クロック遅延部
１０１、２０１、３０１、７０１、８０１ 遅延部
４００、９００ 選択制御部
５００、１０００ パルス発生部
６００ ＣＡＳレイテンシ組合部
６０１ 第１のＣＡＳレイテンシ組合部
６０２ 第２のＣＡＳレイテンシ組合部
１０１、２０１、３０１、７０１、８０１ 遅延部
４００、９００ 選択制御部
５００、１０００ パルス発生部
６００ ＣＡＳレイテンシ組合部
６０１ 第１のＣＡＳレイテンシ組合部
６０２ 第２のＣＡＳレイテンシ組合部
Claims (9)
- 複数個のＣＡＳレイテンシ信号のそれぞれにより制御され内部クロック信号を遅延する複数個の内部クロック遅延部と、
入力データをラッチするためのデータラッチ制御信号、及び前記複数個の内部クロック遅延部の出力の論理演算を行なう選択制御部と、
前記選択制御部の出力を用いて所定のパルスを有するデータストローブ信号を発生するパルス発生部と
を含むことを特徴とする半導体メモリ装置のデータストローブ信号発生回路。 - 前記複数個の内部クロック遅延部は、
前記複数個のＣＡＳレイテンシ信号に応じて遅延時間を別にし、各ｔＣＫに対応するｔＤＱＳＳ特性をそれぞれ調節することを特徴とする請求項１に記載の半導体メモリ装置のデータストローブ信号発生回路。 - 前記複数個の内部クロック遅延部は、
前記複数個のＣＡＳレイテンシ信号のうち一つと前記内部クロック信号の論理演算を行なう論理演算部と、
前記論理演算部の出力を遅延する遅延部と、
前記複数個のＣＡＳレイテンシ信号のうち一つにより制御され前記遅延部の出力信号を選択的に出力する転送ゲートと
を備えることを特徴とする請求項１に記載の半導体メモリ装置のデータストローブ信号発生回路。 - 前記選択制御部は、
前記データラッチ制御信号と前記複数個の内部クロック遅延部の出力のＮＡＮＤ演算を行なうＮＡＮＤゲートを備えることを特徴とする請求項１に記載の半導体メモリ装置のデータストローブ信号発生回路。 - 複数個のＣＡＳレイテンシ組合信号によりそれぞれ制御され内部クロック信号を遅延する複数個の内部クロック遅延部と、
入力データをラッチするためのデータラッチ制御信号、及び前記複数個の内部クロック遅延部の出力の論理演算を行なう選択制御部と、
前記選択制御部の出力を用いて所定のパルスを有するデータストローブ信号を発生するパルス発生部と、
複数個のＣＡＳレイテンシ信号を組み合わせて前記複数個のＣＡＳレイテンシ組合信号を出力する複数個のＣＡＳレイテンシ組合部と
を含むことを特徴とする半導体メモリ装置のデータストローブ信号発生回路。 - 前記複数個の内部クロック遅延部は、
前記複数個のＣＡＳレイテンシ組合信号に応じて遅延時間を別にし、各ｔＣＫに対応するｔＤＱＳＳ特性をそれぞれ調節することを特徴とする請求項５に記載の半導体メモリ装置のデータストローブ信号発生回路。 - 前記複数個のＣＡＳレイテンシ組合部は、
前記複数個のＣＡＳレイテンシ信号の論理演算を行なう論理演算部を備えることを特徴とする請求項５に記載の半導体メモリ装置のデータストローブ信号発生回路。 - 前記複数個の内部クロック遅延部は、
前記複数個のＣＡＳレイテンシ組合信号のうち一つと前記内部クロック信号の論理演算を行なう論理演算部と、
前記論理演算部の出力を遅延する遅延部と、
前記複数個のＣＡＳレイテンシ組合信号のうち一つにより制御され前記遅延部の出力信号を選択的に出力する転送ゲートと
を備えることを特徴とする請求項５に記載の半導体メモリ装置のデータストローブ信号発生回路。 - 前記選択制御部は、
前記データラッチ制御信号と前記複数個の内部クロック遅延部の出力のＮＡＮＤ演算を行なうＮＡＮＤゲートを備えることを特徴とする請求項５に記載の半導体メモリ装置のデータストローブ信号発生回路。
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