KR100857443B1 - 동기식 지연 회로부를 구비한 반도체 메모리 장치 - Google Patents

동기식 지연 회로부를 구비한 반도체 메모리 장치 Download PDF

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Abstract

데이터 라이팅(writing) 오류를 방지할 수 있는 반도체 메모리 장치를 개시한다. 개시된 본 발명의 반도체 메모리 장치는, 제 1 신호의 상승 에지에 동기되어 데이터가 실려진 입출력 라인의 상기 데이터를 제공받는 라이트 드라이버, 및 상기 제 1 신호와 동일한 펄스폭 및 위상으로 동시에 펄싱되는 제 2 신호의 하강 에지에 동기되어, 상기 입출력 라인의 데이터 입력 구간내에서 상기 입출력 라인의 데이터를 상기 라이트 드라이버에 제공하도록 하는 인에이블 신호를 생성하도록 구성된 동기식 지연 회로부를 포함한다.
동기식 지연 회로, 라이트 드라이버

Description

동기식 지연 회로부를 구비한 반도체 메모리 장치{Semiconductor Memory Apparatus Having a Synchronous Delay Unit}
도 1은 일반적인 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도,
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 블록 다이어그램,
도 3은 본 발명의 실시예에 따른 라이트 드라이버의 내부 회로도,
도 4는 본 발명의 실시예에 따른 라이트 드라이버에 뱅크 라이트 인에이블 신호를 제공하는 동기식 지연 회로부를 보여주는 도면,
도 5는 본 발명의 실시예에 따른 동기식 지연 회로부의 내부 회로도,
도 6은 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도, 및
도 7은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
<도면의 주요 부분에 대한 부호의 설명>
110 : 스테이트 머신부 120 : 어드레스 버퍼부
130 : 디코더부 140 : 라이트 드라이버
141 : 데이터 입력부 142 : 뱅크 선택부
143 : 버퍼부 145 : 동기식 지연부재　
150 : 센스 앰프 160 : 파이프 레지스터부
170 : 데이터 얼라인부 180 : 데이터 입력 버퍼
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로는, 라이트 드라이버(write driver)를 포함하는 반도체 메모리 장치에 관한 것이다.
일반적으로 반도체 메모리 장치는 리드(read) 및 라이트(write) 동작을 반복한다.　 리드 동작은 선택된 메모리 셀의 데이터를 반도체 메모리 장치 외부로 출력하는 동작이며, 라이트 동작은 선택된 메모리 셀에 외부에서 입력되는 데이터를 저장하는 동작이다.　
이와 같은 반도체 메모리 장치의 데이터 입출력 속도는 반도체 메모리 장치가 적용되는 시스템의 동작속도를 결정하는 중요한 요소이므로, 현재에는 반도체 메모리 장치의 동작 속도를 향상시키기 위한 연구가 계속되고 있다.
이러한 연구의 일환으로, 외부에서 발생되는 클럭 신호에 동기시켜 내부 회로들을 제어하는 동기식 반도체 메모리 장치(SDRAM: Synchronous DRAM)가 개발되었다.
동기식 반도체 메모리 장치는 단일 데이터율 동기식 메모리 장치(single data rate SDRAM, 이하 SDR SDRAM) 및 이중 데이터율 동기식 메모리 장치(DDR SDRAM: double data rate SDRAM, 이하 DDR SDRAM)로 분류될 수 있다.　 SDR SDRAM은 외부 클럭 신호의 상승 에지(rising edge) 또는 하강 에지(falling edge)에 응답하여 외부 클럭 신호의 한 주기 동안 1개의 데이터가 입력 또는 출력된다.　 한편,　 DDR SDRAM은 외부 클럭 신호의 상승 에지 및 하강 에지에 모두 응답하여, 한 주기 동안 2개의 데이터 입력 또는 출력이 이루어진다. 그러므로, DDR SDRAM의 대역폭(band width)은 SDR SDRAM의 대역폭보다 최대 2배가 될 수 있다.
일반적인 DDR2 SDRAM은 도 1에 도시된 바와 같이 라이트 커맨드(WT)가 실린 클럭(CLK)이 입력된 다음 2 클럭 후에, 컬럼 액티브 신호(CACTV) 및 데이터 입력 펄스(DINCLKP)가 발생된다. 데이터 입력 펄스(DINCLKP)의 상승 에지에 동기되어, GIO(global input/output) 라인에 데이터들이 실린다.
라이트 드라이버는 상기 컬럼 액티브 신호(CACTV)에 응답해서 GIO 라인에 저장되어 있는 데이터를 수용한다. 이때, GIO 라인에 실려진 데이터를 수용하는 데에는 소정 지연 시간이 요구되며, 상기 지연 시간은 일반적인 지연 부재, 예컨대 복수의 인버터들 및 RC 소자들의 조합으로 이루어진 회로 부재에 의해 확보된다.　 즉, 라이트 드라이버는 지연 부재에 의해 GIO 라인에 실려진 데이터를 수용하기 위한 시간을 조절하는 뱅크 라이트 인에이블 신호(BWEN)를 제공받게 된다. 보다 구체적으로, 라이트 드라이버는 뱅크 라이트 인에이블 신호(BWEN)가 하이 구간동안 GIO 라인의 데이터를 받아들이고, 뱅크 라이트 인에이블 신호(BWEN)가 로우가 되면 GIO 라인에 실려진 데이터를 라이트 드라이버 내의 래치 회로에 저장시킨다.　
그러므로, GIO 라인의 데이터를 안정적으로 인식하기 위해서는 상기 뱅크 라이트 인에이블 신호(BWEN)의 하이 펄스 구간이 상기 GIO 라인의 펄싱 부분(H 또는 L)의 중앙에 위치함이 바람직하다.　 종래에는 상기 뱅크 라이트 인에이블 신호(BWEN)의 펄싱 부분이 GIO 라인의 하이 또는 로우 펄싱 부분 중심에 위치될 수 있도록 지연 부재를 구성하는 소자의 수를 조절하였다.
그런데, 1G DDR2 SDRAM의 경우, 일반적으로 8 뱅크 구조를 가지고 있으므로, GIO 라인 길이가 15000㎛에 육박하고 있다. 이렇게 GIO 라인의 길이가 길어지면, GIO 라인의 자체 저항이 길어져서 기생 RC 지연 시간이 발생되어, 데이터 진행 시간이 느려지게 된다. 이로 인해, 상기 뱅크 라이트 인에이블 신호(BWEN)는 설정된 지연 시간 보다 더 큰 지연을 갖게 된다. 그러므로, 뱅크 라이트 인에이블 신호(BWEN)가 적시에 발생되지 않음으로 인해, 라이트 드라이버의 데이터 수용 오류가 발생될 수 있다.　
또한, 상기한 일반적인 지연 부재는 다수의 인버터들, 저항 및 캐패시터로 구성된 회로로서, 상기 인버터를 구성하는 트랜지스터, 저항 및 캐패시터 소자는 전압, 온도, 주파수에 영향을 받을 수 있다.　 즉, 일반적인 외부 환경에 영향을 받는 트랜지스터, 저항 및 캐패시터로 구성된 지연 부재는 파워 및 전압이 높아지면 지연이 작아지는 반면, 파워 및 전압이 낮으면 지연시간이 더욱 커진다.
이에 따라, 상기 지연 부재에 의해 펄스 발생 구간이 결정되는 뱅크 라이트 인에이블 신호(BWEN)는 상기와 같은 GIO 라인의 길이 및 공정 변수등에 의해 펄스 발생 구간이 변화될 수 있고, 심지어 DDR2 SDRAM과 같이 저전압 고주파 소자의 경우, 상기 뱅크 라이트 인에이블 신호(BWEN)의 하이 펄스 구간이 GIO 라인의 하이 펄스 구간 외측에서 발생될 수도 있다.
상기한 문제로 인하여, 종래의 라이트 드라이버는 GIO 라인에 실려진 데이터를 정확히 수용하기 어렵다.
따라서, 본 발명의 목적은 데이터 라이팅(writing) 오류를 방지할 수 있는 반도체 메모리 장치를 제공하는 것이다.
또한, 본 발명의 다른 목적은 외부 환경에 영향을 줄여, 정확한 타이밍에서 데이터를 제공받을 수 있게 하는 신호를 생성할 수 있는 반도체 메모리 장치를 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 반도체 메모리 장치는, 제 1 신호의 상승 에지에 동기되어 데이터가 실려진 입출력 라인의 상기 데이터를 제공받는 라이트 드라이버, 및 상기 제 1 신호와 동일한 펄스폭 및 위상으로 동시에 펄싱되는 제 2 신호의 하강 에지에 동기되어, 상기 입출력 라인의 데이터 입출력 구간내에서 상기 입출력 라인의 데이터를 상기 라이트 드라이버에 제공하도록 하는 인에이블 신호를 생성하도록 구성된 동기식 지연 회로부를 포함한다.
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본 발명의 다른 실시예에 따른 반도체 메모리 장치는, 라이트 커맨드가 입력된 클럭 발생후 소정 시간이 경과된 다음, 데이터 입력 클럭 펄스를 발생시키는 어드레스 버퍼부; 상기 데이터 입력 클럭 펄스에 응답하여 입출력 라인에 데이터를 실어주는 데이터 입출력 부재; 상기 데이터 입력 클럭 펄스의 상승 에지에 동기되어, 상기 입출력 라인의 데이터를 제공받는 라이트 드라이버; 및 상기 데이터 입력 클럭 펄스와 동일한 펄스폭으로 동시에 펄싱되는 컬럼 액티브 신호의 하강 에지에 동기되어, 상기 입출력 라인의 데이터 입출력 구간의 중심 위치에서 상기 입출력 라인의 데이터가 상기 라이트 드라이버에 제공되도록 하는 인에이블 신호를 생성하는 동기식 지연 회로부를 포함한다.
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이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다.
도 2를 참조하면, 반도체 메모리 장치는 스테이트 머신부(state machine:110), 어드레스 버퍼부(120), 디코더부(130), 라이트 드라이버(140), 센스 앰프부(150), 파이프 레지스터부(160), 데이터 얼라인부(170) 및 데이터 입출력 버퍼(180)를 포함할 수 있다.
상기 스테이트 머신부(110)는 반도체 메모리 장치에 데이터를 쓰기 위한 외부 커맨드(CLK, CKE, CSb, RASb, CASb, WEb)를 받아들여서 로우 액티브 신호(Row Active) 및 컬럼 액티브 신호(Column Active)를 생성한다.
상기 어드레스 버퍼부(120)는 외부 어드레스(Address<0:15>), 상기 로우 액티브 신호(Row Active) 및 컬럼 액티브 신호(Column Active)를 입력받아, 각 뱅크(BANK0-3, BANK4-7)별로 로우 어드레스 신호(RADD<0:13>), 어드레스가 지정된 로우 액티브 신호(RACTV<0:3>, RACTV<4:7>), 컬럼 어드레스 신호(CADD<0:9>) 및 어드 레스가 지정된 컬럼 액티브 신호(CACTV<0:3>,CACTV<4:7>)를 출력하고, 동시에 데이터 입력을 위한 데이터 입력 클럭 펄스(DINCKLP)를 생성한다.
디코더부(130)는 로우 디코더부(131) 및 컬럼 디코더(135)로 구성될 수 있다. 상기 디코더부(130)는 상기 로우 어드레스 신호(RADD<0:13>), 상기 어드레스가 지정된 로우 액티브 신호(RACTV<0:3>, RACTV<4:7>), 상기 컬럼 어드레스 신호(CADD<0:9>) 및 상기 어드레스가 지정된 컬럼 액티브 신호(CACTV<0:3>,CACTV<4:7>)를 입력받아, 각 뱅크(BANK)내 메모리 셀의 주소를 결정한다. 이때, 상기 로우 디코더(131)는 각 뱅크 내부의 동작을 제어하기 위한 뱅크 콘트롤부(132)를 더 포함할 수 있다.
라이트 드라이버(140)는 상기 어드레스가 지정된 컬럼 액티브 신호(CACTV<0:3>, CACTV<4:7>)에 의해, GIO 라인에 실려진 데이터(GIO<0:31>, 이하 GIO 데이터)를 수용한다.
상기 라이트 드라이버(140)는 도 3에 도시된 바와 같이, 데이터 입력부(141), 뱅크 선택부(142), 버퍼부(143) 및 인버터(IN)로 구성될 수 있다.　 데이터 입력부(141)는 제 1 PMOS 트랜지스터(P1) 및 제 1 NMOS 트랜지스터(N1)로 구성될 수 있다. 제 1 PMOS 트랜지스터는 GIO 라인의 데이터가 입력되는 게이트, 전원 전압(VDD)과 연결되는 드레인, 및 제 1 NMOS 트랜지스터(N1)와 연결되는 소오스로 구성될 수 있다. 뱅크 선택부(142)는 제 2 NMOS 트랜지스터(N2)로 구성된다. 제 2 NMOS 트랜지스터(N2)는 뱅크 라이트 인에이블 신호(BWEN)를 입력받는 게이트, 제 1 NMOS 트랜지스터(N1)와 연결되는 드레인, 및 접지와 연결되는 소오스로 구성된다. 버퍼부(143)는 제 2 PMOS 트랜지스터(P2), 제 3 PMOS 트랜지스터(P3), 제 3 NMOS 트랜지스터(N3) 및 제 4 NMOS 트랜지스터(N4)로 구성될 수 있다.　 제 2 PMOS 트랜지스터(P2)는 접지 전원(Vss)이 연결되는 게이트, 전원 전압(VDD)과 연결되는 소오스, 및 제 3 PMOS 트랜지스터(P3)와 연결되는 드레인으로 구성된다.　 제 3 PMOS 트랜지스터(P3)는 반전된 데이터 입력부(141)의 출력 신호를 입력받는 게이트, 제 2 PMOS 트랜지스터(P2)와 연결되는 소오스, 및 제 3 NMOS 트랜지스터(N3)와 연결되는 드레인으로 구성된다.　 제 3 NMOS 트랜지스터(N3)는 반전된 데이터 입력부(141)의 출력 신호를 입력받는 게이트, 제 3 PMOS 트랜지스터(P3)와 연결되는 드레인, 및 제 4 NMOS 트랜지스터(N4)와 연결되는 소오스로 구성된다.　 제 4 NMOS 트랜지스터(N4)는 전원 전압을 입력받는 게이트, 제 3 NMOS 트랜지스터(N3)와 연결되는 드레인, 및 접지 전압(Vss)과 연결되는 소오스로 구성된다.　 여기서, 상기 제 3 PMOS 트랜지스터(P3) 및 제 3 NMOS 트랜지스터(N3)에 제공되는 반전된 데이터 입력부(141)의 출력 신호는 인버터(IN)에 의해 얻어질 수 있다.
이와 같은 라이트 드라이버(140)는 뱅크 라이트 인에이블 신호(BWEN)가 하이로 인에이블될 때, GIO의 라인의 데이터(GIO)가 데이터 입력부(141)로 전달된다. GIO 라인의 데이터(GIO)의 신호 레벨에 따라, 상기 데이터 입력부(141)는 하이 또는 로우 정보를 출력한다(예컨대, GIO 라인의 데이터의 신호 레벨이 로우인 경우 데이터 입력부(141)는 하이를 출력하고, GIO 라인의 데이터의 신호 레벨이 하이인 경우 데이터 입력부(141)는 로우를 출력한다). 상기 데이터 입력부(141)의 출력 신호는 상기 버퍼부(143)에 입력되어 버퍼링이 이루어지고, 버퍼링된 신호는 데이터 입력부(141)의 출력단에 제공된다.
다시 도 2를 참조해서, 상기 센스 앰프부(150)는 메모리 셀에 기입된 데이터를 외부로 내보내기 위해 데이터를 증폭시킨다.
파이프 레지스터부(160)는 GIO 데이터(GIO<0:31>)를 정렬시키고, 데이터 얼라인부(170)는 데이터 입출력 버퍼(180)를 통해 입력되는 외부 데이터(DQ<0:7>)들을 정렬시킨다.　 상기 데이터 입출력 버퍼(180)는 상기 파이프 레지스터부(160)와 데이터 얼라인부(170) 사이에서 위치되어, 상기 외부와 데이터(DQ<0:7>)를 입력받아 상기 데이터 얼라인부(170)에 전달하고, 상기 파이프 레지스터부(160)에 의해 정렬된 데이터를 제공받는다.
상기 라이트 드라이버(140)는 상술한 바와 같이, 어드레스가 지정된 컬럼 액티브 신호(CACTV<0:3>, CACTV<4:7>)를 소정 시간만큼 지연시킨 뱅크 라이트 인에이블 신호(BWEN)에 응답하여 GIO 데이터를 제공받는다. 본 실시예에서, 뱅크 라이트 인에이블 신호(BWEN)는 도 4에 도시된 바와 같이, 동기식 지연 회로부(145)에 의해 발생된다.　 상기 동기식 지연 회로부(145)는 상기 뱅크 라이트 인에이블 신호(BWEN)가 상기 어드레스가 지정된 컬럼 액티브 신호(CACTV<0:3>, CACTV<4:7>), 바람직하게는 어드레스가 지정된 컬럼 액티브 신호(CACTV<0:3>, CACTV<4:7>)의 하강 에지에 동기되어 발생되도록 설계된다.
본 실시예에서의 동기 지연 회로부(145)로는 펄스 발생기가 이용될 수 있으며, 펄스 발생기는 도 5에 도시된 바와 같이, 저항(R), 캐패시터(C), 제 1 인버터(IN11), 낸드 게이트(NAND), 및 제 2 인버터(IN12)로 구성될 수 있다.　
상기 낸드 게이트(NAND)는 어드레스가 지정된 컬럼 액티브 신호(CACTV), 및 저항(R)과 캐패시터(C)와 제 1 인버터(IN11)에 의해 반전 지연된 컬럼 액티브 신호(/CACTV)를 입력받아, 상기 어드레스가 지정된 컬럼 액티브 신호(CACTV) 및 반전 지연된 컬럼 액티브 신호(/CACTV) 중 어느 하나가 로우 레벨인 경우 하이 레벨을 출력한다.　 제 2 인버터(IN12)는 상기 낸드 게이트(NAND)의 출력 신호를 반전시켜, 뱅크 라이트 인에이블 신호를 출력한다.
이와 같은 구성을 갖는 본 발명의 반도체 메모리 장치의 동작은 다음과 같다.
도 6을 참조하면, 라이트 커맨드(WT)가 입력된 클럭(CLK)이 입력된 다음 예를 들어, 2 클럭 후에, 데이터 입력 펄스(DINCLKP) 및 어드레스가 지정된 컬럼 액티브 신호(CACTV)가 발생된다.
상기 외부에서 입력된 데이터는 상기 데이터 입력 펄스(DINCLKP)의 상승 에지에 동기되어 상기 GIO(global input/output) 라인에 입력된다.
이때, 라이트 드라이버(140)의 동기식 지연 회로부(145)는 어드레스가 지정된 컬럼 액티브 신호(CACTV)의 하강 에지에 동기되어 뱅크 라이트 인에이블 신호(BWEN)를 생성한다. 종래의 지연 회로부는 컬럼 액티브 신호(CACTV)의 상승 에지를 기점으로 지연이 이루어졌지만, 본 실시예에서는 컬럼 액티브 신호 (CACTV)의 하강 에지에 동기되어 뱅크 라이트 인에이블 신호(BWEN)가 생성되도록 설계되었으므로, 상기 어드레스가 지정된 컬럼 액티브 신호(CACTV)의 펄스폭만큼 지연시간이 확보된다.
여기서, 상기 동기식 지연 회로부(145)에 의해 생성되는 상기 뱅크 라이트 인에이블 신호(BWEN)는 이론적으로 컬럼 액티브 신호(CACTV)의 하강 에지에 동기되어 생성되므로, 항상 GIO 라인의 하이 및 로우 인에이블 구간내에서 펄스가 발생된다.　 그런데, 상기 동기식 지연 회로부(145)를 구성하는 저항(R), 캐패시터(C), 인버터(IN11,IN12) 및 낸드 게이트(NAND)들은 자체적으로 약간의 지연 시간을 유발할 수 있으며, 이러한 자체 지연 시간은 상기 뱅크 라이트 인에이블 신호(BWEN)의 펄싱 부분을 GIO 라인의 하이 및 로우 인에이블 구간의 중심에 배치시킨다. 좀 더 자세히 설명하면, 어드레스가 지정된 컬럼 액티브 신호(CACTV)의 하강 에지에 동기되는 뱅크 라이트 인에이블 신호(BWEN)는 도 6에 도시된 바와 같이, GIO 라인의 펄스 시작 부분(t1)에 치우쳐 배치될 수 있다. 그런데, 상기 동기식 지연 회로부(145)가 지연을 유발하는 저항(R), 캐패시터(C), 및 인버터(IN11,IN12) 및 낸드 게이트를 구성하는 트랜지스터로 구현됨에 따라, 실질적인 뱅크 라이트 인에이블 신호(BWEN)는 상기 t1 이후에 발생된다. 이때 상기 동기식 지연 회로부(145)를 구성하는 각 구성 요소는 종래의 비동기식 지연 회로부 보다는 적은 수의 소자(예컨대, 트랜지스터)로 구성됨으로 인해 비동기식 지연 회로부에서 발생되는 지연 시간보다는 작은 지연을 일으키게 되어, 이론적인 뱅크 라이트 인에이블 신호(BWEN)의 상승 시점 이후에, 상기 GIO 라인의 인에이블 구간을 벗어나지 않는 범위에서, 바람직하게는 GIO 라인의 인에이블 구간의 중심에서 실질적인 뱅크 라이트 인에이블 신호(BWEN)가 발생된다. 도면에서 t2는 실질적인 뱅크 라이트 인에이블 신호(BWEN)가 발생되는 지점을 나타내며, ds는 동기식 지연 회로부(145)의 자체 지연 시간을 나타낸다.
본 실시예는 라이트 드라이버에 GIO 데이터를 입력하게 하는 뱅크 라이트 인에이블 신호를 동기식 지연 회로부에서 생성한다. 이에 따라, GIO 라인의 길이에 대한 지연을 배제할 수 있고, GIO 라인의 데이터 입력 구간에 맞추어 뱅크 라이트 인에이블 신호가 생성되므로써, 데이터 입력 오류를 방지할 수 있다.
또한, 본 실시예에서는 상기 뱅크 라이트 인에이블 신호가 어드레스가 지정된 컬럼 액티브 신호에 동기되어 생성되었지만, 도 7에 도시된 바와 같이, 어드레스가 지정된 컬럼 액티브 신호와 동일한 위상을 갖는 데이터 입력 클럭 펄스(DINCLKP)의 하강 에지에 동기되어도 상관없다.
또한, 본 실시예에서는 동기식 지연 회로부로서 펄스 발생기를 사용하였지만, 여기에 한정되지 않고, 특정 신호의 하강 에지에 동기되어 신호를 발생하는 장치라면 모두 여기에 포함될 것이다.
본 실시예에서는 반도체 메모리 장치로서 DDR2 SDRAM을 예를 들어 설명하였으나, 여기에 한정되지 않고, 라이트 드라이버를 포함하는 반도체 메모리 장치이면 모두 여기에 포함될 것이다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 컬럼 액티브 신호(또는 데이터 입력 클럭 펄스)에 동기되어 뱅크 라이트 인에이블 신호를 생성한다. 이 에 따라, 컬럼 액티브 신호(또는 데이터 입력 클럭 펄스)의 펄스 폭만큼 지연 시간이 확보되어, 라이트 드라이버는 GIO 라인의 인에이블 구간 중심에서 뱅크 라이트 인에이블 신호를 제공할 수 있다.
적시의 뱅크 라이트 인에이블 신호의 펄싱에 의해 GIO 라인의 데이터 입력 오류를 방지할 수 있다.

Claims (21)

  1. 제 1 신호의 상승 에지에 동기되어 데이터가 실려진 입출력 라인의 상기 데이터를 제공받는 라이트 드라이버; 및
    상기 제 1 신호와 동일한 펄스폭 및 위상으로 동시에 펄싱되는 제 2 신호의 하강 에지에 동기되어, 상기 입출력 라인의 데이터 입력 구간내에서 상기 입출력 라인의 데이터를 상기 라이트 드라이버에 제공하도록 하는 인에이블 신호를 생성하도록 구성된 동기식 지연 회로부를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 동기식 지연 회로부는 상기 인에이블 신호의 하이 펄스 구간이 상기 입출력라인의 데이터 입력 구간의 중앙에 위치되도록 상기 인에이블 신호의 타이밍을 조절하도록 구성된 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제 2 신호는 컬럼 액티브 신호인 반도체 메모리 장치.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 제 1 신호는 데이터 입력 클럭 펄스인 반도체 메모리 장치.
  6. 삭제
  7. 제 3 항에 있어서,
    상기 동기식 지연 회로부는 상기 컬럼 액티브 신호의 하강 에지에 동기되어 펄스를 생성하는 펄스 발생기인 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 라이트 드라이버는,
    상기 입출력 라인에 응답하여 데이터를 입력받는 데이터 입력부;
    상기 라이트 드라이버의 구동을 결정하는 선택부; 및
    상기 데이터 입력부의 출력 신호를 버퍼링하는 버퍼부를 포함하는 반도체 메모리 장치.
  9. 삭제
  10. 라이트 커맨드가 입력된 클럭 발생후 소정 시간이 경과된 다음, 데이터 입력 클럭 펄스를 발생시키는 어드레스 버퍼부;
    상기 데이터 입력 클럭 펄스에 응답하여 입출력 라인에 데이터를 실어주는 데이터 입출력 부재;
    상기 데이터 입력 클럭 펄스의 상승 에지에 동기되어, 상기 입출력 라인의 데이터를 제공받는 라이트 드라이버; 및
    상기 데이터 입력 클럭 펄스와 동일한 펄스폭 및 위상으로 동시에 펄싱되는 컬럼 액티브 신호의 하강 에지에 동기되어, 상기 입출력 라인의 데이터 입력 구간의 중심 위치에서 상기 입출력 라인의 데이터가 상기 라이트 드라이버에 제공되도록 하는 인에이블 신호를 생성하는 동기식 지연 회로부를 포함하는 반도체 메모리 장치.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 제 10 항에 있어서,
    상기 동기식 지연 회로부는 펄스 발생기인 반도체 메모리 장치.
  16. 제 10 항에 있어서,
    상기 라이트 드라이버는,
    상기 입출력 라인에 응답하여 데이터를 입력받는 데이터 입력부,
    상기 라이트 드라이버의 구동을 결정하는 선택부; 및
    상기 데이터 입력부의 출력 신호를 버퍼링하는 버퍼부를 포함하는 반도체 메모리 장치.
  17. 삭제
  18. 제 10 항에 있어서,
    상기 데이터 입출력 부재는,
    뱅크를 구성하는 다수의 메모리 셀에 저장되어 있는 데이터를 정렬하는 파이프 레지스터부;
    상기 데이터 입력 클럭 펄스에 응답하여 외부로 부터 입력되는 데이터를 정렬하는 데이터 정렬부; 및
    외부와 데이터를 교환하여, 상기 데이터 정렬부에 상기 데이터를 제공하는　 데이터 입출력 버퍼부를 포함하는 반도체 메모리 장치.
  19. 삭제
  20. 삭제
  21. 제 10 항에 있어서,
    상기 입출력 라인의 데이터 입력 구간은 상기 데이터 입력 클럭 펄스 및 상기 컬럼 액티브 신호의 펄싱 구간보다 큰 반도체 메모리 장치.
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