JP4141724B2 - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP4141724B2 JP4141724B2 JP2002103970A JP2002103970A JP4141724B2 JP 4141724 B2 JP4141724 B2 JP 4141724B2 JP 2002103970 A JP2002103970 A JP 2002103970A JP 2002103970 A JP2002103970 A JP 2002103970A JP 4141724 B2 JP4141724 B2 JP 4141724B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- data
- input
- data signal
- channel mos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
Landscapes
- Dram (AREA)
Description
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、さらに詳しくは外部のデータバスからデータを受ける半導体記憶装置に関する。
【0002】
【従来の技術】
図29は、複数の半導体記憶装置を用いたデータ処理システムに構成を示すブロック図である。
【0003】
図29を参照して、データ処理システム200はコントローラ201と、PLL回路202と、複数の半導体記憶装置203とを含む。
【0004】
コントローラ201は、処理システム200全体を制御する。コントローラ201は各半導体記憶装置203を指定するためのアドレス信号ADDと、各半導体記憶装置203に伝送するためのデータ信号DQとを複数の半導体記憶装置203に出力する。また、コントローラ201はPLL回路202にクロック信号CLKを出力する。
【0005】
PLL回路202はバッファ回路で構成される。PLL回路202は、コントローラ201から出力された信号を受け、各半導体記憶装置203を制御するためのクロック信号EXTCLKを出力する。なお、クロック信号用バス204は、各半導体記憶装置203ごとに接地されている。
【0006】
各半導体記憶装置203はその内部に接地された入力バッファによりコントローラ201から送信されたデータ信号DQを内部データ信号DINに変換する。
【0007】
図30は図29中の各半導体記憶装置内に接地された入力バッファの構成を示す回路図である。
【0008】
図30を参照して、入力バッファ100はPチャネルMOSトランジスタ1〜4とNチャネルMOSトランジスタ5〜8とを含む。
【0009】
PチャネルMOSトランジスタ1,2とNチャネルMOSトランジスタ5,6,8とでコンパレータを構成する。PチャネルMOSトランジスタ1および2はカレントミラーを構成し、そのソースは内部電源電位ノード9と接続される。
【0010】
NチャネルMOSトランジスタ8のソースは接地電位ノード10と接続され、そのゲートには、半導体記憶装置203内部で生成された制御信号ENが入力される。制御信号ENは入力バッファ100を動作させるときにHレベルとなる信号である。
【0011】
NチャネルMOSトランジスタ5のゲートにはコントローラ201から送信された外部データ信号EXTDQが入力される。また、NチャネルMOSトランジスタ6のゲートには、参照電位VREFが入力される。参照電位VREFは半導体記憶装置203の内部で生成される。NチャネルMOSトランジスタ5および6のソースはともにNチャネルMOSトランジスタ8のドレインに接続される。
【0012】
MOSトランジスタ1,2,5,6,8は、外部データ信号EXTDQおよび参照電位VREFのレベルを比較し、比較結果に応じた電位レベルの信号VOを出力する。
【0013】
PチャネルMOSトランジスタ4およびNチャネルMOSトランジスタ7はインバータ11を構成する。インバータ11は信号VOを受け反転して内部データ信号DINとして出力する。
【0014】
PチャネルMOSトランジスタ3のソースはPチャネルMOSトランジスタ2および4のソースと接続され、そのドレインは、PチャネルMOSトランジスタ2のドレインおよびPチャネルMOSトランジスタ4のゲートに接続される。PチャネルMOSトランジスタ3のゲートには制御信号ENが入力される。その結果、入力バッファ100は制御信号ENがHレベルのときはその動作を停止する。
【0015】
以上に示した構成の入力バッファを含む半導体記憶装置を使用するデータ処理システムでは、近年高速化および低消費電力化が大きな課題となっている。よって、データ処理システムは年々高速化が図られているが、このような高速化に伴い、データ処理システムでは伝送路におけるノイズが問題となってきている。
【0016】
データ処理システムでは、種々の外的要因を受けて基板上での電源ノイズが大きくなる。また、データ処理システム内のコントローラと半導体記憶装置とを結ぶ伝送経路の配線レイアウトに依存して、DQ間カップリングノイズが発生するという問題もある。よって、データ処理システムの伝送経路設計では、ノイズ耐性の向上を考慮する必要がある。
【0017】
ノイズ耐性の向上が可能な回路構成は、特開平3−171849号公報で報告されている。
【0018】
図31は、ノイズ耐性の向上が可能な入力バッファの構成を示す回路図である。
【0019】
図31を参照して、入力バッファ101は入力バッファ100と同様にPチャネルMOSトランジスタ1〜4とNチャネルMOSトランジスタ5〜8とを含む。
【0020】
入力バッファ101のNチャネルMOSトランジスタ6のゲートには、入力バッファ100と比較して、参照電位VREFの代わりに外部データ信号ZEXTDQが入力される。外部データ信号ZEXTDQは外部データ信号EXTDQと相補の信号である。その他の回路構成については入力バッファ100と同じであるためその説明は繰返さない。
【0021】
図31に示した入力バッファ101を含む半導体記憶装置203はコントローラ201から相補の外部データ信号EXTDQおよびZXTDQを受ける。よって、コントローラ201と各半導体記憶装置203とは相補のデータバスで接続される。
【0022】
以上の構成により、各半導体記憶装置203は相補データバスと接続され、相補データバス上は相補の外部データ信号EXTDQおよびZEXTDQが送信される。その結果、データバスに発生するカップリングノイズはコモンモードとなる。よって、入力バッファ101内のコンパレータでの増幅動作により相補データバスで伝送されたコモンモードノイズは相殺させることができる。
【0023】
このように、入力バッファに相補の外部データ信号を入力する構成とすると、データバス上を伝送する信号の振幅を小さくすることができる。また参照電位VREFを受ける入力バッファ100と比較して入力バッファ101はスルーレート依存性やVCC依存性といった特性が向上する。
【0024】
以上の結果、相補データバスの構成にすることによりデータ処理システムの低消費電力化を図ることもできる。
【0025】
【発明が解決しようとする課題】
以上に示したように、データ処理システムにおいてその伝送経路を相補の信号を伝達する相補データバスとした場合、耐ノイズ性が向上するためデータ処理システムは安定した動作を行なうことができる。
【0026】
しかしながら、シングルデータバスについても、相補の信号を伝達するダブルデータバースと同一の配線本数を使用する場合は、相補バスに対して2倍のデータを転送することができる。したがって、動作の安定性に多少の問題はあってもその用途は十分にある。
【0027】
また、データ処理システムはさまざまな種類が存在するために、伝送経路設計の自由度を上げてさまざまなシステムに対応できる方がより好ましい。
【0028】
この発明の目的は、さまざまな種類のデータ処理システムに対応することが可能な半導体記憶装置を提供することである。
【0029】
【課題を解決するための手段】
この発明による半導体記憶装置は、入力バッファと、選択手段とを含む。入力バッファは、外部から入力される第1のデータ信号と、第1のデータ信号と相補であり、かつ、外部から入力される第2のデータ信号と、参照信号とを受け、内部データ信号を生成する。選択手段は、第2のデータ信号および参照信号のうち、入力バッファが内部データ信号を生成するときに利用する信号を選択する。
【0030】
これにより、種々のデータ処理システムに対応して、シングルデータバスと相補データバスのいずれかの使用態様を選択できる。
【0031】
好ましくは、選択手段は、アドレス信号に応じて利用する信号を選択する。
これにより、外部信号によりシングルデータバスとするか相補データバスとするかを選択できる。よって、データ処理システムを製造後に、バスの使用態様を決定できる。
【0032】
好ましくは、入力バッファは、第1差動増幅手段と、第2差動増幅手段とを含む。第1差動増幅手段は、第1および第2のデータ信号を受けて、内部データ信号を生成する。第2差動増幅手段は、第1のデータ信号と参照信号とを受けて、内部データ信号を生成する。選択手段は、アドレス信号に応答して、第1および第2差動増幅手段のいずれか一方を選択する。
【0033】
これにより、本発明の半導体記憶装置は、シングルデータバスと相補データバスの選択に応じて動作を行なうことができる。
【0034】
入力バッファは、第1のデータ信号を受ける第1の差動入力ノードと、第2のデータ信号を受ける第2の差動入力ノードと、参照信号を受ける第3の差動入力ノードとを含み、選択手段はアドレス信号に応答して第2および第3の差動入力ノードのいずれか一方を選択し、入力バッファは選択された差動入力ノードに入力される信号と第1のデータ信号とから内部データ信号を生成する。
【0035】
これにより、1つの入力バッファで、シングルデータバスと相補データバスの選択に応答した動作を行なうことができる。
【0036】
好ましくは、入力バッファはフューズを含む。
これにより、入力バッファは、フューズを切断することで、シングルデータバスと相補データバスに対応できる。
【0037】
好ましくは、半導体記憶装置はさらに、第3のデータ信号を外部へ出力し、選択信号に応答して第3のデータ信号と相補の第4のデータ信号を出力する出力バッファを含む。
【0038】
これにより、出力バッファについても、シングルデータバスと相補データバスに対応した動作を行なうことができる。
【0039】
好ましくは、選択手段は、書込動作時および読出動作時に応答して選択信号を出力する。
【0040】
これにより、本発明の半導体記憶装置は、書込動作および読出動作に応答して、シングルデータバスに対応するか相補データバスに対応するかを選択できる。
【0041】
好ましくは、選択手段は、書込動作時に第2のデータ信号を選択し、半導体記憶装置はさらに、ストローブ信号発生手段と、シリアルパラレル変換手段とを含む。ストローブ信号発生手段は、第1および第2のデータ信号を受け、第1および第2のデータ信号を取り込むためのストローブ信号を生成する。シリアルパラレル変換手段は、ストローブ信号を受け、入力バッファから出力される内部データ信号を並列な複数のデータ信号に並べ替えて出力する。
【0042】
これにより、半導体記憶装置内部でストローブ信号を生成するため、外部からデータストローブ信号を受ける必要がなくなる。
【0043】
この発明による半導体記憶装置は、第1入力バッファと、第2入力バッファと、内部回路とを含む。第1入力バッファは、外部から入力される第1のデータ信号と参照信号とを受け、第1の内部データ信号を生成する。第2入力バッファは、外部から入力され、かつ、第1のデータ信号と相補な第2のデータ信号と、参照信号とを受け、第2の内部データ信号を生成する。内部回路は、外部から入力され、第1および第2のデータ信号を取込むためのストローブ信号を受け、第1および第2の内部データ信号を受ける。
【0044】
これにより、従来の半導体記憶装置では必要であったシリアルパラレル変換回路を省略することができる。
【0045】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【0046】
[実施の形態1]
図1はこの発明の実施の形態における半導体記憶装置の全体構成を示す概略ブロック図である。
【0047】
図1を参照して、半導体記憶装置20は、コラムアドレスストローブ信号ZCASやロウアドレスストローブ信号ZRASやライトイネーブル信号ZWEやアウトプットイネーブル信号ZOEである制御信号およびを受ける制御信号入力端子21と、アドレス信号ADD0〜ADDn(n:自然数)を受ける複数のアドレス入力端子22と、複数の外部データ信号EXTDQおよびZEXTDQを享受する複数のデータ入出力端子33とを含む。
【0048】
半導体記憶装置20はさらに、クロックバッファ12と、制御回路24と、メモリセルアレイ29と、アドレスバッファ23と、ロウデコーダ25およびコラムデコーダ26と、センスアンプ回路28と、入出力回路27と、入力バッファ32と出力バッファ34とを含む。
【0049】
クロックバッファ12は外部クロック信号EXTCLKとクロックイネーブル信号CKEとを受け、クロック信号CLKを出力する。制御回路24は、制御信号入力端子21に入力された制御信号に応答して半導体記憶装置20の全体動作を制御する。
【0050】
メモリセルアレイ29は行列状に配列された複数のメモリセルを有する。メモリセルの各行ごとにワード線が配列されメモリセルの各列ごとにビット線が配列される。各メモリセルは、ワード線とビット線との交点のそれぞれに対応して配置される。
【0051】
アドレスバッファ23は、外部から入力されたアドレス信号ADD0〜ADDnをロウデコーダ25とコラムデコーダ26とに選択的に供給する。ロウデコーダ25はアドレスバッファ23から供給されたロウアドレス信号に応答して複数のワード線のうち1つを選択する。コラムデコーダ26はアドレスバッファ23から供給されたコラムアドレス信号に応答して複数のビット線のうち少なくとも1つを駆動する。センスアンプ回路28は、複数のセンスアンプを含む。
【0052】
入出力回路27は、コラムデコーダ26が選択したビット線の電位レベルを出力バッファ34に供給する。出力バッファ34は供給された電位レベルを増幅して複数のデータ入出力端子33を介して外部に出力する。入力バッファ32は複数の外部データ信号EXTDQおよびZEXTDQを受け、内部データ信号DINを出力する。
【0053】
さらに半導体記憶装置20は内部電位発生回路31を含む。内部電位発生回路31は外部から外部電源電位EXTVCCと接地電位GNDとを受け、内部電源電位VCCを出力する。
【0054】
図2は図1の半導体記憶装置20のピン配置を示す図である。
図2を参照して、半導体記憶装置20の複数のピン33は図1における複数のデータ入出力端子33と同じである。複数のデータは、たとえば外部データ信号EXTDQが入出力するピン33と、その相補の外部データ信号ZEXTDQが入出力するピン33とが交互に配置される。
【0055】
図3は図1中の入力バッファ32の詳細な構成を示す回路図である。
図3を参照して、入力バッファ32は入力バッファ100および101と論理ゲート35とを含む。
【0056】
入力バッファ100はPチャネルMOSトランジスタ1〜4と、NチャネルMOSトランジスタ5〜8とを含む。入力バッファ100内のPチャネルMOSトランジスタ3およびNチャネルMOSトランジスタ8のゲートには制御信号ENAが入力される。ここで、制御信号ENAは制御回路24から出力される信号であり、入力バッファ100を動作させる場合、制御信号ENAはHレベルとなり、入力バッファ100の動作を停止される場合、制御信号ENAはLレベルとなる。その他の回路構成については図30と同じであるため、その説明は繰返さない。
【0057】
入力バッファ101はPチャネルMOSトランジスタ1〜4とNチャネルMOSトランジスタ5〜8とを含む。入力バッファ101のPチャネルMOSトランジスタ3およびNチャネルMOSトランジスタ8のゲートには制御信号ENBが入力される。ここで、入力バッファ101を動作させる場合、制御信号ENBはHレベルとなる。また、入力バッファ101の動作を停止される場合、制御信号ENBはLレベルとなる。その他の回路構成については図31と同じであるためその説明は繰返さない。
【0058】
論理ゲート35は入力バッファ100の出力信号と入力バッファ101の出力信号とを受けOR論理演算結果を内部データ信号DINとして出力する。
【0059】
図4は、入力バッファを動作させる制御信号を出力するための選択回路の構成を示す回路図である。なお選択回路は制御回路24内に含まれる。
【0060】
図4を参照して、書込選択回路36はクロックドインバータ40と、インバータ41〜44と、論理ゲート45および46とを含む。クロックドインバータ40は、モードレジスタセット(MRS)コマンドを受けて動作を開始する。なお、モードレジスタセット(MRS)コマンドは制御回路24から指令されるコマンドである。
【0061】
クロックドインバータ40はアドレス信号ADD0〜ADD12を受け、反転して出力する。インバータ41および42はラッチ回路を構成する。インバータ41はクロックドインバータ40の出力信号を受け反転し信号MADD0〜MADD12として出力する。インバータ43はインバータ41から出力された信号MADD0〜MADD12のうち信号MADD7を受け反転して出力する。
【0062】
インバータ44はインバータ43の出力信号を受け反転して出力する。論理ゲート45はインバータ43の出力信号と、クロックイネーブル信号CKEとを受けAND論理演算結果を信号制御信号ENAとして出力する。論理ゲート46は、インバータ44の出力信号とクロックイネーブル信号CKEとを受けAND論理演算結果を制御信号ENBとして出力する。
【0063】
以上の回路構成を有する入力バッファ32の動作について説明する。制御回路24内の書込選択回路36はモードレジスタセットコマンド時にアドレス信号ADD7を受ける。よって、信号MADD7がインバータ43に入力される。その結果、論理ゲート46はクロックイネーブル信号CKEに応答してHレベルの制御信号ENBを出力する。一方、論理ゲート45はインバータ43からLレベルの信号を受けるため、Lレベルの制御信号ENAを出力する。
【0064】
その結果、入力バッファ32内においてHレベルの制御信号ENBを受けた入力バッファ101が動作を開始し、Lレベルの制御信号ENAを受けた入力バッファ100はその動作を停止する。その結果、入力バッファ32は相補の内部データ信号EXTDQおよびZEXTDQを受け、内部データ信号DINを出力する。よって、このとき半導体記憶装置20は相補データバスを利用する。
【0065】
一方アドレス信号ADD7がモードレジスタセットコマンド時にLレベルである場合、書込選択回路36はHレベルの制御信号ENAを出力し、Lレベルの制御信号ENBを出力する。その結果、入力バッファ32内の入力バッファ101はその動作を停止し、入力バッファ100が動作を開始する。よって、この場合は入力バッファ32はシングルバスから送信される外部データ信号EXTDQと参照電位とを受け、内部データ信号DINを出力する。よって、このとき、半導体記憶装置20はシングルデータバスを利用する。
【0066】
以上の結果、制御回路24内の書込選択回路36で制御信号ENAおよびENBのいずれかを選択することで、入力バッファをシングルバスで動作させるが相補データバスで動作させるかを決定することができる。よって、さまざまなデータ処理システムに対応することが可能となる。
【0067】
図5は図1中の出力バッファ34の詳細な構成を示す回路図である。
図5を参照して、出力バッファ34は、第1出力バッファ75と第2出力バッファ76とを含む。
【0068】
第1出力バッファ75はPチャネルMOSトランジスタ50〜61とNチャネルMOSトランジスタ62〜73とを含む。
【0069】
PチャネルMOSトランジスタ50,51とNチャネルMOSトランジスタ62,63とは、内部電源電位ノード9と接地電位ノード10との間に直列に接続される。NチャネルMOSトランジスタ50のゲートにはクロック信号ZCLKが入力され、NチャネルMOSトランジスタ63のゲートにはクロック信号CLKが入力される。PチャネルMOSトランジスタ51およびNチャネルMOSトランジスタ62のゲートには読出動作時にメモリセルアレイ29内のメモリセルから読出された読出データ信号RDHが入力される。読出データ信号RDHは外部クロック信号EXTCLKの立上がり時に読出されるデータ信号である。
【0070】
PチャネルMOSトランジスタ51およびNチャネルMOSトランジスタ62の接続点からは信号ZRDHが出力される。PチャネルMOSトランジスタ52とNチャネルMOSトランジスタ64とは内部電源電位ノード9と接地電位ノード10との間で直列に接続される。PチャネルMOSトランジスタ52およびNチャネルMOSトランジスタ64のゲートはともに信号ZRDHを受ける。MOSトランジスタ52および64の接続点からは信号φAが出力される。
【0071】
PチャネルMOSトランジスタ53とNチャネルMOSトランジスタ66とは内部電源電位ノード9および接地電位ノード10との間で直列に接続される。またNチャネルMOSトランジスタ65および67はNチャネルMOSトランジスタ66と並列に接続される。PチャネルMOSトランジスタ53およびNチャネルMOSトランジスタ65〜67のゲートはともに信号φA1を受ける。PチャネルMOSトランジスタ53とNチャネルMOSトランジスタ66との接続点からは信号ZOHが出力される。
【0072】
PチャネルMOSトランジスタ57,58とNチャネルMOSトランジスタ71,72とは内部電源電位ノード9および接地電位ノード10との間で直列に接続される。PチャネルMOSトランジスタ57のゲートにはクロック信号ZCLKが入力され、NチャネルMOSトランジスタ72のゲートにはクロック信号CLKが入力される。また、PチャネルMOSトランジスタ58とNチャネルMOSトランジスタ71のゲートにはともに読出データ信号RDLが入力される。読出データ信号RDLは外部クロック信号EXTCLKの立下がり時に読出されるデータ信号である。MOSトランジスタ58と71との接続点からは信号ZRDLが出力される。
【0073】
PチャネルMOSトランジスタ60とNチャネルMOSトランジスタ73とは内部電源電位ノード9および接地電位ノード10との間で直列に接続される。またPチャネルMOSトランジスタ59および61はPチャネルMOSトランジスタ60と並列に接続される。MOSトランジスタ59〜61,73のゲートにはともに信号ZRDLが入力される。トランジスタ60とトランジスタ73との接続点からは信号OLが出力される。
【0074】
PチャネルMOSトランジスタ54とNチャネルMOSトランジスタ68は内部電源電位ノード9および接地電位ノード10との間で直列に接続される。同様にPチャネルMOSトランジスタ55とNチャネルMOSトランジスタ69は直列に接続され、PチャネルMOSトランジスタ56とNチャネルMOSトランジスタ70とは直列に接続される。PチャネルMOSトランジスタ54〜56のゲートにはともに信号ZOHが入力され、NチャネルMOSトランジスタ68〜70のゲートにはともに信号OLが入力される。トランジスタ56と70との接続点からは外部データ信号EXTDQが出力される。
【0075】
第2出力バッファ76の回路構成についても、第1出力バッファ75の回路構成と同様であるためにその説明は繰返さない。なお、第2出力バッファ76内のPチャネルMOSトランジスタ50および57のゲートには、クロック信号ZCLKの代わりに制御信号ENDが入力される。また、NチャネルMOSトランジスタ63および72のゲートには、クロック信号CLKの代わりに制御信号ENCが入力される。なお、第2出力バッファ76は外部データ信号ZEXTDQを出力する。
【0076】
図6は、読出選択回路の構成を示す回路図である。
なお、読出選択回路は図1中の制御回路24に含まれるものである。
【0077】
図6を参照して、読出選択回路77は論理ゲート90と91とを含む。
論理ゲート90は書込選択回路36で生成された信号MADD7とクロック信号CLKとを受けAND論理演算結果を制御信号ENCとして出力する。論理ゲート91は信号MADD7とクロック信号ZCLKの反転信号とを受けNAND論理演算結果を制御信号ENDとして出力する。
【0078】
以上の回路構成を示す出力バッファ34の動作について説明する。
はじめに、モードレジスタセットコマンド時のアドレス信号ADD7がHレベルであるときの出力バッファ34の動作について説明する。
【0079】
モードレジスタセットコマンド時にアドレス信号ADD7がHレベルであるとき、書込選択回路36により信号MADD7はHレベルとなる。
【0080】
よって、クロック信号CLKがHレベルのときは、論理ゲート90はHレベルの制御信号ENCを出力し、論理ゲート91はLレベルの制御信号ENDを出力する。また、クロック信号CLKがLレベルのときは、論理ゲート90はLレベルの制御信号ENCを出力し、論理ゲート91はHレベルの制御信号ENDを出力する。
【0081】
よって、クロック信号CLKがHレベルのとき、第1出力バッファ75内のPチャネルMOSトランジスタ50および57はオンされ、NチャネルMOSトランジスタ63および72もオンされる。よって、クロック信号CLKがHレベルのとき、第1出力バッファは動作し、外部データ信号EXTDQを出力する。
【0082】
一方、同じくクロック信号CLKがHレベルのとき、制御信号ENCはHレベルであり、制御信号ENDはLレベルである。よって、第2出力バッファ76内のPチャネルMOSトランジスタ50および57はオンされ、NチャネルMOSトランジスタ63および72もオンされる。よって、クロック信号CLKがHレベルのとき、第2出力バッファ76も動作を行ない、外部データ信号ZEXTDQを出力する。
【0083】
以上の結果、モードレジスタセットコマンド時のアドレス信号ADD7がHレベルのとき、出力バッファ34は相補の外部データ信号EXTDQおよびZEXTDQを出力する。よって、このとき半導体記憶装置20は相補データバスに対応している。
【0084】
次に、モードレジスタセットコマンド時のアドレス信号ADD7がLレベルであるときの出力バッファ34の動作について説明する。
【0085】
モードレジスタセットコマンド時にアドレス信号ADD7がLレベルであるとき、書込選択回路36により信号MADD7はLレベルとなる。
【0086】
よって、クロック信号CLKに関わらず、論理ゲート90はLレベルの制御信号ENCを出力し、論理ゲート91はHレベルの制御信号ENDを出力する。
【0087】
よって、クロック信号CLKがHレベルのとき、第1出力バッファは動作し、外部データ信号EXTDQを出力する。
【0088】
しかしながら、同じくクロック信号CLKがHレベルのとき、制御信号ENCはLレベルであり、制御信号ENDはHレベルである。よって、第2出力バッファ76内のPチャネルMOSトランジスタ50および57はオフされ、NチャネルMOSトランジスタ63および72もオフされる。よって、第2出力バッファ76は動作を停止する。
【0089】
以上の結果、モードレジスタセットコマンド時のアドレス信号ADD7がLレベルのとき、出力バッファ34は外部データ信号EXTDQのみを出力する。よって、このとき半導体記憶装置20はシングルデータバスに対応している。
【0090】
以上の結果、出力バッファ34においても、制御回路24内の読出選択回路77が出力する制御信号ENCおよびENDにより、外部データ信号をシングルバスに出力するか相補データバスに出力するかを選択できる。よって、さまざまなデータ処理システムに対応することが可能となる。
【0091】
以上の構成により、出力バッファにおいてもデータ処理システムの種類に応答してシングルデータバスまたは相補データバスに外部データ信号を出力することができる。
【0092】
[実施の形態2]
実施の形態1における半導体記憶装置では、シングルデータバスおよび相補データバスのいずれにも対応できるように、2つの入力バッファを含むこととした。しかしながら、この場合、従来と比較して入力バッファの回路素子数が2倍となってしまい、半導体記憶装置の占有面積低減の方向に反する。よって、回路素子数は少ない方が好ましい。
【0093】
図7はこの発明の実施の形態2における入力バッファの構成を示す回路図である。
【0094】
図7を参照して、入力バッファ32はPチャネルMOSトランジスタ80〜83とNチャネルMOSトランジスタ84〜88とヒューズF1およびF2とを含む。
【0095】
PチャネルMOSトランジスタ80とNチャネルMOSトランジスタ84,85とは内部電源電位ノード9と接地電位ノード10との間に直列に接続される。PチャネルMOSトランジスタ80はダイオード接続されている。また、PチャネルMOSトランジスタ81とヒューズF2とNチャネルMOSトランジスタ86とは内部電源電位ノード9とNチャネルMOSトランジスタ85との間で直列に接続される。PチャネルMOSトランジスタ81のゲートはPチャネルMOSトランジスタ80のゲートと接続される。また、ヒューズF1とNチャネルMOSトランジスタ87とはノードN10とNチャネルMOSトランジスタ85との間に直列に接続される。PチャネルMOSトランジスタ82は内部電源電位ノード9とノードN10との間に接続される。
【0096】
PチャネルMOSトランジスタ83とNチャネルMOSトランジスタ88とは内部電源電位ノード9と接地電位ノード10との間に直列に接続され、そのゲートはともにノードN10に接続される。
【0097】
PチャネルMOSトランジスタ82のゲートおよびNチャネルMOSトランジスタ85のゲートには制御信号ENが入力される。また、NチャネルMOSトランジスタ84のゲートには外部データ信号EXTDQが、NチャネルMOSトランジスタ86のゲートには外部データ信号ZEXTDQが、NチャネルMOSトランジスタ87のゲートには参照電位VREFがそれぞれ入力される。なお、入力バッファ32は内部データ信号DINを出力する。
【0098】
以上の回路構成を有する入力バッファ32の動作について説明する。
はじめに、入力バッファ32がシングルバスから外部データ信号EXTDQのみを受ける場合について説明する。
【0099】
このとき、制御回路24からから出力される信号に応答して、入力バッファ32内のヒューズF2が切断される。その結果、入力バッファ32は外部データ信号EXTDQと参照電位VREFとを比較し、内部データ信号DINとして出力する。
【0100】
次に、入力バッファ32が相補データバスから相補の外部データ信号EXTDQおよびZEXTDQを受ける場合について説明する。
【0101】
このとき、制御回路24から出力される信号に応答して、入力バッファ32内のヒューズF1が切断される。その結果、入力バッファ32は相補の外部データ信号EXTDQおよびZEXTDQに応答して内部データ信号DINを出力する。
【0102】
よって、以上の構成を有する入力バッファを用いることにより、実施の形態1の半導体記憶装置と比較して、回路素子を低減できる。
【0103】
実施の形態1では出力バッファ34の制御を論理ゲートを用いた読出選択回路を用いたが、読出選択回路にヒューズを用いても出力バッファ34の制御を行なうことができる。
【0104】
図8は実施の形態2における読出選択回路の構成を示す回路図である。
図8を参照して、読出選択回路77はヒューズF1A,F2A,F2B,F1Bとを含む。ヒューズF1Aは内部電源電位ノード9に接続される。ヒューズF2Aはクロック信号ZCLKが入力される。ヒューズF2Bはクロック信号CLKが入力され、ヒューズF1Bは接地電位ノード10と接続される。
【0105】
出力バッファ34がシングルデータバスに外部データ信号EXTDQを出力するとき、ヒューズF2AおよびF2Bが切断される。その結果、制御信号ENDはHレベルとなり、制御信号ENCはLレベルとなる。よって第2出力バッファ76は動作を行なわない。その結果、第1出力バッファ75が動作を行なうことによりシングルデータバスに外部データ信号EXTDQを出力できる。
【0106】
一方、出力バッファ34が相補データバスに相補の外部データ信号EXTDQおよびZEXTDQを出力するとき、ヒューズF1AおよびF1Bが切断される。その結果、クロック信号ZCLKが制御信号ENDとして出力され、クロック信号CLKが制御信号ENCとして出力される。その結果、第1出力バッファ75および第2出力バッファ76がともに動作を行ない、相補データバスに対して相補の外部データ信号EXTDQおよびZEXTDQを出力する。
【0107】
以上より、読出選択回路内にヒューズを用いた構造であっても、出力バッファは、データ処理システムの種類に応答して、シングルデータバスまたは相補データバスに外部データ信号を出力することができる。
【0108】
[実施の形態3]
図9はこの発明の実施の形態3における入力バッファの構成について示した回路図である。
【0109】
図9を参照して、図9における入力バッファ32は図7と比較して、ヒューズF1の代わりにスイッチ回路SW1を、ヒューズF2の代わりにスイッチ回路SW2をそれぞれ配置している。その他の回路構成については図7と同じであるためその説明は繰返さない。
【0110】
スイッチ回路SW1およびSW2は制御回路24から出力されるスイッチ信号により制御される。
【0111】
以上の回路構成を有する入力バッファの動作について説明する。
入力バッファ32がシングルデータバスから外部データ信号EXTDQを受けるとき、制御回路24から出力されるスイッチ信号によりスイッチ回路SW1がオンされる。また、制御回路24から出力されるスイッチ信号によりスイッチ回路SW2がオフする。その結果、入力バッファ32は外部データ信号EXTDQと参照電位VREFとを比較して、その比較結果を内部データ信号DINとして出力する。
【0112】
また、入力バッファ32が相補データバスから相補の外部データ信号EXTDQおよびZEXTDQを受けるとき、制御回路24から出力されるスイッチ信号により、スイッチ回路SW1がオフされ、スイッチ回路SW2がオンされる。その結果、入力バッファ32は相補の外部データ信号EXTDQおよびZEXTDQに基づいて内部データ信号DINを出力する。
【0113】
よって、ヒューズの代わりにスイッチ回路を含む構成であっても、入力バッファはシングルデータバスと相補データバスとに対応することができる。
【0114】
図10は実施の形態3における読出選択回路の構成を示す回路図である。
図10を参照して、図8と比較して、読出選択回路77はヒューズF1A,F2A,F2B,F1Bの代わりにスイッチ回路SW1A,SW2A,SW2B,SW1Bをそれぞれ含む。
【0115】
出力バッファ34がシングルデータバスに外部データ信号EXTDQを出力するとき、制御回路24から出力されるスイッチ信号によりスイッチ回路SW2AおよびSW2Bがオフされる。一方、制御回路24から出力されるスイッチ信号により、スイッチ回路SW1AおよびSW1Bがオンされる。その結果、制御信号ENDはHレベルとなり、制御信号ENCはLレベルとなる。よって、第2出力バッファ76の動作は停止する。以上の結果、第1出力バッファ75の動作によりシングルデータバスに外部データ信号EXTDQを出力する。よって、このとき、出力バッファ34はシングルデータバスに対応した動作を行なう。
【0116】
一方、出力バッファ34が相補データバスに相補の外部データ信号EXTDQおよびZEXTDQを出力するとき、スイッチ回路SW1AおよびSW1Bがオフされ、スイッチ回路SW2AおよびSW2Bがオンされる。その結果、クロック信号ZCLKが制御信号ENDとして出力され、クロック信号CLKが制御信号ENCとして出力される。よって、第1出力バッファ75および第2出力バッファ76はともに動作を行ない、相補データバスに対して相補の外部データ信号EXTDQおよびZEXTDQを出力する。よって、このとき、出力バッファ34は相補データバスに対応した動作を行なう。
【0117】
以上より、読出選択回路内にスイッチ回路を用いた構造であっても、出力バッファは、データ処理システムの種類に応答して、シングルデータバスまたは相補データバスに外部データ信号を出力することができる。
【0118】
[実施の形態4]
図11はこの発明の実施の形態4における読出選択回路の構成について示す回路図である。
【0119】
図11を参照して、読出選択回路77は、図6と同じく、論理ゲート90および81とを含む。論理ゲート90は信号MADD8とクロック信号CLKとを受け、AND論理演算結果を制御信号ENCとして出力する。論理ゲート91は信号MADD8とクロック信号ZCLKの反転信号とを受け、NAND論理演算結果を制御信号ENDとして出力する。ここで、信号MADD8は書込選択回路36で生成される信号であり、アドレス信号ADD8に基づいて生成される信号である。
【0120】
ここで、図4に示した書込選択回路36を用いて図3に示した入力バッファ32を制御し、図11に示した読出選択回路77を用いて図5に示した出力バッファ34を制御する場合の半導体記憶装置の動作について説明する。
【0121】
はじめに、半導体記憶装置が書込動作時のみシングルデータバスに対応し、読出動作時は相補のデータバスに対応する場合について説明する。
【0122】
このとき、書込動作時においては、アドレス信号ADD7がLレベルとなる。その結果、入力バッファ32内の入力バッファ100が動作を行ない、入力バッファ101は動作を停止する。よって、半導体記憶装置は書込動作時はシングルデータバスに対応する。
【0123】
また、読出動作時においては、アドレス信号ADD8がHレベルとなる。その結果、クロック信号CLKに同期して制御信号ENCがHレベルとなり、制御信号ENDがLレベルとなる。その結果、第1出力バッファ75および第2出力バッファ76がともに動作を行なう。よって、半導体記憶装置は読出動作時は相補データバスに対応する。
【0124】
次に、半導体記憶装置が書込動作時に相補データバスに対応し、読出動作時にシングルデータバスに対応する場合について説明する。
【0125】
このとき、書込動作時においては、アドレス信号ADD7がHレベルとなる。その結果、入力バッファ32内の入力バッファ100および101がともに動作を行なう。よって、半導体記憶装置は書込動作時は相補データバスに対応できる。
【0126】
また、読出動作時においては、アドレス信号ADD8がLレベルとなる。その結果、クロック信号CLKに同期して制御信号ENCがLレベルとなり、制御信号ENDがHレベルとなる。その結果、第1出力バッファ75が動作を行ない、第2出力バッファ76は動作を停止する。よって、半導体記憶装置は読出動作時はシングルデータバスに対応できる。
【0127】
同様の方法で、半導体記憶装置が書込動作時および読出動作時ともに相補データバスに対応する場合は、アドレス信号ADD7およびADD8をともにHレベルとすればよい。
【0128】
また、半導体記憶装置が書込動作時および読出動作時ともにシングルデータバスに対応する場合は、アドレス信号ADD7およびADD8をともにLレベルとすればよい。
【0129】
以上の結果、本発明の実施の形態4における半導体記憶装置は、書込動作時と読出動作時に応答して、シングルデータバスに対応するか、相補データバスに対応するかを選択できる。よって、データ処理システムの設計の自由度を上げることができる。
【0130】
[実施の形態5]
図12はDDR−SDRAMの全体構成を示す概略ブロック図である。
【0131】
図12を参照して、DDR−SDRAMは、入力バッファ102および103と、シリアルパラレルコンバータ104と、ラッチ回路105,106,111,112と、トランスミッションゲート107〜110と、ライトデータドライバ113および114と、メモリセルアレイ115および116と、制御回路117とを含む。
【0132】
入力バッファ102は、外部データ信号入力端子118から外部データ信号EXTDQを受け、内部データ信号DINを出力する。入力バッファ103は、外部データストローブ信号入力端子119から外部データストローブ信号EXTDQSを受け、内部データストローブ信号DQSを出力する。
【0133】
シリアルパラレルコンバータ104は、内部データ信号DINと内部データストローブ信号DQSとを受け、内部データストローブ信号DQSに基づいて内部データ信号DINをデータ信号DL1とデータ信号DL2とに分離する。
【0134】
ラッチ回路105はシリアルパラレルコンバータ104から出力されるデータ信号DL1をラッチする。またラッチ回路106はシリアルパラレルコンバータ104から出力されるデータ信号DL2をラッチする。
【0135】
トランスミッションゲート107はラッチ回路105とラッチ回路111との間に接続され、スイッチ信号EVENがHレベルのときにオンされる。トランスミッションゲート108はラッチ回路105とラッチ回路112との間に接続され、スイッチ信号ODDがHレベルのときにオンされる。トランスミッションゲート109はラッチ回路106とラッチ回路111との間に接続されスイッチ信号ODDがHレベルのときにオンされる。トランスミッションゲート110はラッチ回路106とラッチ回路112との間に接続され、スイッチ信号EVENがHレベルのときにオンされる。なお、スイッチ信号EVENおよびODDは制御回路117から出力される信号である。制御回路117は、DDR−SDRAMの全体を制御するための回路であり、内部クロック信号int.CLKを出力する。また、書込動作を指示するための書込動作信号WRITEを出力する。
【0136】
ラッチ回路111の出力端子はライトデータドライバ113の入力端子と接続される。また、ラッチ回路112の出力端子は、ライトデータドライバ114の入力端子と接続される。ライトデータドライバ113はライトデータドライバ活性化信号WDRVがHレベルになったときに、ラッチ回路111にラッチされたデータをメモリセルアレイ115へ出力する。また、ライトデータドライバ114は、ライトデータドライバ活性化信号WDRVがHレベルになったときに、ラッチ回路112にラッチされたデータをメモリセルアレイ116へ出力する。なお、ライトデータドライバ活性化信号WDRVは制御回路117から出力される信号である。
【0137】
図13は図12中のシリアルパラレルコンバータ104の構成を示す回路図である。
【0138】
図13を参照して、シリアルパラレルコンバータ104は、クロックドインバータ201〜208と、インバータ209〜212とを含む。
【0139】
クロックドインバータ201とインバータ209とクロックドインバータ202とインバータ210とは直列に接続される。クロックドインバータ201の入力端子には内部データ信号DINが入力される。また、インバータ210からは信号DL1が出力される。クロックドインバータ201は内部データストローブ信号DQSがLレベルのときに動作する。またクロックドインバータ202は内部データストローブ信号DQSがHレベルのときに動作する。
【0140】
クロックドインバータ203の入力端子はインバータ209の出力端子に接続され、その出力端子はインバータ209の入力端子に接続される。また、クロックドインバータ204の入力端子はインバータ210の出力端子と接続され、その出力端子はインバータ210の入力端子と接続される。
【0141】
クロックドインバータ203は内部データストローブ信号DQSがHレベルのときに動作し、クロックドインバータ204は内部データストローブ信号ZDQSがLレベルのときに動作する。
【0142】
クロックドインバータ205とインバータ211とクロックドインバータ206とインバータ212とは直列に接続される。クロックドインバータ205の入力端子には内部データ信号DINが入力される。また、インバータ212からは信号DL2が出力される。クロックドインバータ205は内部データストローブ信号DQSがLレベルのときに動作する。またクロックドインバータ206は内部データストローブ信号DQSがHレベルのときに動作する。
【0143】
クロックドインバータ207の入力端子はインバータ211の出力端子に接続され、その出力端子はインバータ211の入力端子に接続される。また、クロックドインバータ208の入力端子はインバータ212の出力端子と接続され、その出力端子はインバータ212の入力端子と接続される。
【0144】
クロックドインバータ207は内部データストローブ信号DQSがHレベルのときに動作し、クロックドインバータ208は内部データストローブ信号ZDQSがLレベルのときに動作する。
【0145】
以上の回路構成を有するDDR−SDRAMの動作について説明する。
図14は図12に示したDDR−SDRAMの書込動作時の動作について示したタイミングチャートである。
【0146】
図14を参照して、ライトレイテンシを1とした場合、時刻T1において制御回路117から書込動作信号WRITEが出力される。よって、時刻T1から外部クロック信号EXTCLKの1クロック経過後の時刻T2で、シリアルパラレルコンバータ104はデータストローブ信号DQSの立上がりに応答して外部データ信号EXTDQ(内部データ信号DIN)内のデータD0をラッチし、ラッチ回路105に出力する。さらに、シリアルパラレルコンバータ104は時刻T2後のデータストローブ信号DQSの立下がりである時刻T3において、外部データ信号EXTDQ(内部データ信号DIN)からデータD1をラッチし、ラッチ回路106へ出力する。同様に、シリアルパラレルコンバータ104は、外部データストローブ信号EXTDQS(内部データストローブ信号DQS)の立上がり時に外部データ信号EXTDQ(内部データ信号DIN)からラッチしたデータD2n(nは自然数)をラッチ回路105へ出力し、内部データストローブ信号DQSの立下り時に内部データ信号DINからラッチしたデータD2n+1(nは自然数)をラッチ回路106へ出力する。
【0147】
ここで、時刻T4で制御回路117がスイッチ信号EVENをHレベルに活性化し、スイッチ信号ODDをLレベルに維持する。このとき、トランスミッションゲート107および110がオンされ、トランスミッションゲート108および109はオフされる。よって、ラッチ回路105にラッチされたデータD0は時刻T4でラッチ回路111にラッチされる。同様に、ラッチ回路106にラッチされたデータD1はラッチ回路112にラッチされる。
【0148】
続いて時刻T5で、ライトデータドライバ活性化信号WDRVがHレベルに活性化されると、ライトデータドライバ113はラッチ回路111にラッチされたデータD0をメモリセルアレイ115へ出力し、ライトデータドライバ114はラッチ回路112にラッチされたデータD1をメモリセルアレイ116へ出力する。
【0149】
なお、時刻T4でスイッチ信号EVENをLレベルとし、スイッチ信号ODDをHレベルとすると、トランスミッションゲート107および110がオフされ、トランスミッションゲート108および109がオンされる。その結果、データD0はラッチ回路112にラッチされ、データD1はラッチ回路111にラッチされる。
【0150】
以上のように、DDR−SDRAMの書込動作時、シリアルパラレルコンバータ104は、内部データストローブ信号DQS(外部データストローブ信号)の立上がり時と立下がり時とでそれぞれ異なるデータを受ける。その結果、タイミングマージンが非常に厳しいものとなっている。
【0151】
図15は、本発明の実施の形態5におけるDDR−SDRAMの全体構成を示す概略ブロック図である。
【0152】
図15を参照して、図12と比較して入力バッファ102の代わりに入力バッファ120および121を設置し、シリアルパラレルコンバータ104の代わりにトランスミッションゲート123および124を接地している。また、トランスミッションゲート123と107との間にラッチ回路125が追加され、トランスミッションゲート124と110との間にラッチ回路126が追加されている。
【0153】
入力バッファ120は外部データ信号入力端子127から外部データ信号EXTDQを受け内部データ信号DINをラッチ回路105へ出力する。入力バッファ121は、外部データ信号入力端子122から入力される外部データ信号ZEXTDQを受け、内部データ信号ZDINをラッチ回路106へ出力する。ここで、外部データ信号ZEXTDQは外部データ信号EXTDQに対して相補の信号である。よって、内部データ信号ZDINは内部データ信号DINに対して相補の信号である。
【0154】
トランスミッションゲート123はラッチ回路105とトランスミッションゲート107との間に接続され、内部データストローブ信号DQSがHレベルのときにオンされる。また、トランスミッションゲート124は、ラッチ回路106とトランスミッションゲート110との間に接続され、内部データストローブ信号DQSがHレベルのときにオンされる。
【0155】
その他の回路構成は図12と同じであるためその説明は繰返さない。
以上の回路構成を示すDDR−SDRAMの書込動作の動作について説明する。
【0156】
図16は図15に示したDDR−SDRAMの書込動作時のタイミングチャートである。
【0157】
図16を参照して、実施の形態5におけるDDR−SDRAMは相補の外部データ信号EXTDQおよびZEXTDQを受ける。その結果、従来のDDR−SDRAMと同じデータ量を取得する場合、そのデータを取得するときのタイミングマージンを2倍にすることができる。
【0158】
具体的には、図12に示すDDR−SDRAMでは図14に示すように単一の外部データ信号EXTDQからデータを受けるため、外部データ信号EXTDQSは外部ストローブ信号EXTDQSの立上がり時と立下がり時でそれぞれ異なるデータである必要があった。しかしながら、本発明の実施の形態5におけるDDR−SDRAMではデータを搬送する外部データ信号が2つあるため、従来の外部データ信号EXTDQで搬送されるデータ量の2分の1ずつを外部データ信号EXTDQおよびZEXTDQで分担すればよい。よって、データ信号上で同じデータDnの情報を保持する時間を2倍にすることができる。
【0159】
よって、外部データ信号EXTDQはデータD0およびデータD2を、外部データ信号ZEXTDQはデータD1およびデータD3をそれぞれ搬送する。
【0160】
制御回路117は時刻T1で書込動作信号WRITEの出力する。時刻T1から外部クロック信号EXTCLKで1クロック分経過後の時刻T2において、入力バッファ120は外部データ信号EXTDQからデータD0を取得し、入力バッファ121は外部データ信号ZEXTDQからデータD1を取得する。
【0161】
このとき、入力バッファ103から出力された内部データストローブ信号DQSはHレベルになるため、トランスミッションゲート123および124がオンされる。その結果、入力バッファ121で取得したデータD0はラッチ回路125でラッチされ、入力バッファ121が取得したデータD1はラッチ回路126でラッチされる。
【0162】
以降の動作については図14の時刻T4以降の動作と同じであるためその説明は繰返さない。
【0163】
以上の結果、本発明の実施の形態5におけるDDR−SDRAMでは、相補の外部データ信号を用いることでデータレートを落とすことなく書込動作時にシングルデータレートにすることができる。よって、シリアルパラレルコンバータが不要となる。よって、回路構成が簡略化される。
【0164】
また、シリアルパラレルコンバータの動作のために規制されていたタイミングマージンを緩和することができる。
【0165】
[実施の形態6]
図17は、この発明の実施の形態6におけるDDR−SDRAMの構成を示す概略ブロック図である。
【0166】
図17を参照して、図15と比較して、トランスミッションゲート107〜110とラッチ回路125および126とを削除している。その他の回路構成については、図15と同じであるためその説明は繰返さない。
【0167】
図18は、図17に示したDDR−SDRAMの書込動作時のタイミングチャートである。
【0168】
図18を参照して、時刻T1で制御回路117から書込動作信号WRITEが出力される。ライトレイテンシを1クロックとしている場合、時刻T1から外部クロック信号EXTCLKが1クロック分経過した後の時刻T2で、入力バッファ120が外部データ信号EXTDQからデータD0を取得し、ラッチ回路105に出力する。また、同じく時刻T2で入力バッファ121が外部データ信号ZEXTDQからデータD1を取得し、ラッチ回路106へ出力する。よってラッチ回路105はデータD0を、ラッチ回路106はデータD1をそれぞれラッチする。
【0169】
時刻T2でデータストローブ信号DQSはHレベルに活性化されているため、トランスミッションゲート123および124がオンされる。その結果、時刻T2でデータ信号D0はラッチ回路111でラッチされ、データ信号D1はラッチ回路112でラッチされる。
【0170】
時刻T2経過後で内部クロック信号int.CLKの立上がりに応答して時刻T5でライトデータドライバ活性化信号WDRVがHレベルに活性化される。この結果、ラッチ回路111にラッチされていたデータ信号D0はメモリセルアレイ115へ出力され、ラッチ回路112にラッチされていたデータ信号D1はメモリセルアレイ116に出力される。
【0171】
本発明の実施の形態6の半導体記憶装置では、2つの入力バッファから入力されたデータを複数のメモリセルアレイのいずれのメモリセルアレイに出力するかを決定するトランスミッションゲートが削除されている。その結果、トランスミッションゲートを動作させるために必要な時間を短縮することができる。
【0172】
図19は図17に示した半導体記憶装置で利用される相補データバスのイコライズ回路の回路図である。
【0173】
図19を参照して、イコライズ回路は論理ゲート135とトランスミッションゲート136とインバータ137とを含む。
【0174】
論理ゲート135は入出力回路131から出力された読出信号ZRDHおよびZRDLを受け、NAND論理演算結果を出力する。インバータ137は論理ゲート135の出力信号を受け、反転して出力する。トランスミッションゲート136は論理ゲート135は論理ゲート135の出力端子とインバータ137の出力端子との間に接続され、論理ゲート135の出力信号がLレベルの時に、相補データバスをショートする。
【0175】
なお、読出動作を行なっていないときは、読出信号ZRDHおよびZRDLはともにHレベルとなる。よって、このときトランスミッションゲート136はオンされ、相補データバスはショートされる。このときの相補データバスの電圧はイコライズレベルに保持される。イコライズレベルは接地電位GND,内部電源電位VCC,VCC/2のいずれかとする。
【0176】
図20は、図17に示した半導体記憶装置で利用される相補データバスのイコライズ回路の回路図の他の例である。
【0177】
図20を参照して、イコライズ回路は図19と比較して、新たにトランスミッションゲート138を追加している。トランスミッションゲート138は論理ゲート135の出力端子とインバータ137の出力端子との間に接続される。トランスミッションゲート136および138がともにオンされると、相補データバスがショートされ、相補データバスの電位はともにイコライズレベルに保持される。
【0178】
以上の構成により、相補データバスは読出動作時および書込動作時以外は、その電位は接地電位GND,内部電源電位VCC,VCC/2のいずれかに保持される。
【0179】
[実施の形態7]
図21はこの発明の実施の形態7における半導体記憶装置の構成を示すブロック図である。
【0180】
図21を参照して、図12と比較して、入力バッファ103の代わりに新たに第1データストローブ信号発生回路(以下、DS発生回路と称する)130と第2データストローブ信号発生回路(以下、DS2発生回路と称する)132とを追加している。
【0181】
DS発生回路250は相補の外部データ信号EXTDQおよびZEXTDQとを受け、第1データストローブ信号DSおよびZDSを出力する。また、DS2発生回路251は第1データストローブ信号DSおよびZDSを受け、第2データストローブ信号DS2を出力する。
【0182】
図22は図21に示したDS発生回路の構成を示す回路図である。
図22を参照して、DS発生回路250は、バッファ回路140,141と、論理ゲート144〜147と、インバータ148〜151とを含む。
【0183】
図23は図22中のバッファ回路140の構成を示す回路図である。
図23を参照して、バッファ回路140はPチャネルMOSトランジスタ260〜263と、NチャネルMOSトランジスタ264〜268とを含む。
【0184】
PチャネルMOSトランジスタ260とNチャネルMOSトランジスタ264とNチャネルMOSトランジスタ265とは内部電源電位ノード9と接地電位ノード10との間に直列に接続される。PチャネルMOSトランジスタ260はダイオード接続される。また、NチャネルMOSトランジスタ264のゲートには外部データ信号EXTDQが入力される。NチャネルMOSトランジスタ265のゲートには制御回路117から出力される制御信号ENAが入力される。
【0185】
また、PチャネルMOSトランジスタ261とNチャネルMOSトランジスタ266とは内部電源電位ノード9と接地電位ノード10との間に直列に接続される。PチャネルMOSトランジスタ261のゲートはPチャネルMOSトランジスタ260のゲートに接続される。よって、PチャネルMOSトランジスタ260と261とはカレントミラーを形成する。NチャネルMOSトランジスタ266のゲートには参照電位VREFLが入力される。ここで、参照電位VREFLは参照電位VREFを抵抗分割することにより得られる参照電位であり、参照電位VREFよりも微小電位△Vだけ低下させた電位である。微小電位△Vは例えば10mVである。
【0186】
PチャネルMOSトランジスタ262とNチャネルMOSトランジスタ267とは内部電源電位ノード9とNチャネルMOSトランジスタ265との間に直列に接続される。PチャネルMOSトランジスタ262のゲートはPチャネルMOSトランジスタ260のゲートに接続される。よってPチャネルMOSトランジスタ260と262とはカレントミラーを形成する。また、NチャネルMOSトランジスタ267のゲートには参照電位VREFHが入力される。ここで、参照電位VREFHは参照電位VREFを抵抗分割することにより得られる参照電位であり、参照電位VREFよりも微小電位△Vだけ上昇させた電位である。微小電位△Vは例えば10mVである。PチャネルMOSトランジスタ262とNチャネルMOSトランジスタ267の接続点であるノードN21は信号DQ0HVが出力される。
【0187】
PチャネルMOSトランジスタ263とNチャネルMOSトランジスタ268とはインバータ170を構成する。インバータ170はPチャネルMOSトランジスタ261とNチャネルMOSトランジスタ266との接続点であるノードN20から出力される信号を受け、反転して信号DQ0LVを出力する。
【0188】
なお、バッファ回路141の構成のバッファ回路140と同じであるため、その説明は繰り返さない。なお、バッファ回路141内のNチャネルMOSトランジスタ264のゲートには外部データ信号ZEXTDQが入力される。また、ノード21からは信号ZDQ0HVが出力され、インバータ170からは信号ZDQ0LVが出力される。
【0189】
再び図22に戻って、論理ゲート144はバッファ回路140から出力された信号DQ0LVとDQ0HVとを受け、NAND論理演算結果を出力する。また、論理ゲート145はバッファ回路141から出力された信号ZDQ0LVとZDQ0HVとを受けNAND論理演算結果を出力する。
【0190】
論理ゲート146は論理ゲート144と145の出力信号を受け、NAND論理演算結果を出力する。インバータ148〜150は直列に接続される。インバータ148の入力端子は論理ゲート146の出力端子と接続される。また、インバータ150の出力端子は論理ゲート147の2つの入力端子のうちの1つの入力端子に接続される。論理ゲート147の2つの入力端子のうちの他の入力端子は論理ゲート146の出力端子と接続される。論理ゲート147は論理絵G−と146の出力信号とインバータ150の出力信号とを受け、NAND論理演算結果を第1データストローブ信号ZDSとして出力する。なお、インバータ148〜150は遅延素子として機能するため、論理ゲート147はワンショットパルスを第1データストローブ信号として出力する。
【0191】
インバータ151は第1データストローブ信号ZDSを受け。反転して第1データストローブ信号DSを出力する。
【0192】
図24は図21中のDS2発生回路の構成を示す回路図である。
図24を参照して、DS2発生回路251はPチャネルMOSトランジスタ160〜163と、NチャネルMOSトランジスタ164〜167と、インバータ168,169とを含む。
【0193】
PチャネルMOSトランジスタ160,161およびNチャネルMOSトランジスタ164,165とは内部電源電位ノード9と接地電位ノード10との間で直列に接続される。PチャネルMOSトランジスタ160およびNチャネルMOSトランジスタ165のゲートには信号ENが入力される。PチャネルMOSトランジスタ161のゲートには第1データストローブ信号ZDSが入力され、NチャネルMOSトランジスタ164のゲートには第1データストローブ信号DSが入力される。インバータ169はPチャネルMOSトランジスタ161とNチャネルMOSトランジスタ164との接続点であるノードN30から出力される信号を受け、反転して第2データストローブ信号DS2として出力する。
【0194】
PチャネルMOSトランジスタ162,163およびNチャネルMOSトランジスタ166,167とは内部電源電位ノード9と接地電位ノード10との間で直列に接続される。PチャネルMOSトランジスタ162およびNチャネルMOSトランジスタ167のゲートには第2データストローブ信号DS2が入力される。PチャネルMOSトランジスタ163のゲートには第1データストローブ信号DSが入力され、NチャネルMOSトランジスタ166のゲートには第1データストローブ信号ZDSが入力される。PチャネルMOSトランジスタ163とNチャネルMOSトランジスタ166の接続点であるノードN31はノードN30と接続される。
【0195】
インバータ168は第2データストローブ信号DS2を受け、反転して信号ENとして出力する。
【0196】
図25はDS発生回路250およびDS2発生回路251の動作を示すタイミングチャートである。
【0197】
図25を参照して、時刻T10でDS発生回路250がワンショットパルス信号であるデータストローブ信号DSをHレベルに活性化する。このとき、データストローブ信号ZDSはLレベルに活性化される。
【0198】
よって、DS2発生回路251では第2データストローブ信号DS2がHレベルに活性化される。第2データストローブ信号は時刻T10以降に再びデータストローブ信号DSが活性化される時刻T12までHレベルを維持する。なお、信号ENはインバータ168の遅延効果により、時刻T10から△T時間経過後の時刻T11にLレベルに活性化される。
【0199】
以上の構成を有する半導体記憶装置の書込動作時および読出動作時の動作について説明する。なお、本発明の実施の形態7における半導体記憶装置では、書込動作および読出動作をしていないときのデータバスはハイインピーダンス状態とする。
【0200】
はじめに、書込動作時の半導体記憶装置の動作について説明する。
図26は本発明の実施の形態7における半導体記憶装置の書込動作時の動作について示したタイミングチャートである。
【0201】
図26を参照して、時刻T1で制御回路117から書込動作信号WRITEが出力される。よって、時刻T1以降に外部クロック信号EXTCLKに同期して相補の外部データ信号EXTDQおよびZEXTDQによりデータD0〜D4が搬送される。
【0202】
データD0が入力バッファ102に入力される時刻T20で、DS発生回路250により第1データストローブ信号DSがワンショットパルスとして出力される。よってこのときDS2発生回路から出力される第2データストローブ信号DS2はHレベルに立上がる。シリアルパラレルコンバータ104はこの第2データストローブ信号DS2の立上がりに応答してデータD0をラッチし、ラッチ回路105へ出力する。
【0203】
次に、データD1が入力バッファ102に入力されう時刻T21で、DS発生回路により第1データストローブ信号DSが再びワンショットパルスとして出力される。よって、このときDS2発生回路から出力される第2データストローブ信号DS2はLレベルに立下がる。シリアルパラレルコンバータ104はこの第2データストローブ信号DS2の立下りに応答してデータD1をラッチし、ラッチ回路106に出力する。
【0204】
時刻T21以降の動作は図14に示した時刻T2以降の動作と同じであるため、その説明は繰り返さない。
【0205】
以上より、実施の形態7の半導体記憶装置では、外部データストローブ信号EXTDQSを用いることなく、外部から入力されるデータを書込むことができる。よって、書込動作を簡単化できる。
【0206】
次に、実施の形態7の半導体記憶装置の読出動作について説明する。
はじめに図21中の出力バッファ132の構成について説明する。
【0207】
図27は図21中の出力バッファの構成を示す回路図である。
図27を参照して、出力バッファ75は図5と比較して、新たにPチャネルMOSトランジスタと180と181とを含む。
【0208】
PチャネルMOSトランジスタと180は内部電源電位ノード9とPチャネルMOSトランジスタと51のドレインとの間に接続される。PチャネルMOSトランジスタと180のゲートに内部クロック信号ZCLKが入力される。
【0209】
PチャネルMOSトランジスタと181は内部電源電位ノード9とPチャネルMOSトランジスタ59のゲートとの間に接続される。PチャネルMOSトランジスタ181のゲートには内部クロック信号ZCLKが入力される。
【0210】
その他の回路構成については図5と同じであるため、その説明は繰り返さない。なお、図27における第2出力バッファ76の構成も、図27の第1出力バッファと同じ構成である。ただし、PチャネルMOSトランジスタ51のゲートとNチャネルMOSトランジスタ62のゲートには読出データ信号RDLが入力され、PチャネルMOSトランジスタ58のゲートとNチャネルMOSトランジスタ71のゲートには読出データ信号RDHが入力される。
【0211】
以上の構成の出力バッファを含む半導体記憶装置の読出動作について説明する。
【0212】
図28はこの発明の実施の形態7の半導体記憶装置の読出動作を示すタイミングチャートである。
【0213】
図28を参照して、時刻T30で制御回路117から読出動作信号READが出力される。読出動作信号READとは、読出動作を行なうときに制御回路117から出力される信号である。
【0214】
ここでバーストレングスを4とすると、読出データ信号RDHはデータD0とD2を搬送し、読出データ信号RDLはデータD1とデータD3とを搬送する。
【0215】
読出動作のカスレイテンシを2とすると、外部クロック信号EXTCLKが2クロック分経過時の時刻T31で、読出データ信号RDHにより搬送されたデータD0が出力バッファ132から外部データ信号EXTDQおよびZEXTDQに出力される。ここで、時刻T32で内部クロック信号CLKがHレベルとなると、出力バッファ132内の第1出力バッファ75内および第2出力バッファ76内のPチャネルMOSトランジスタ180および181はオンされる。よって、出力バッファ132の動作は停止する。そのため、クロック信号CLKがHレベルの期間は外部データ信号EXTDQおよびZEXTDQはともにハイインピーダンス状態となる。
【0216】
次に内部クロック信号CLKがLレベルとなると、再び出力バッファ132は動作を開始し、内部クロック信号CLKがLレベルの期間中、出力バッファ132はデータD1を出力する。
【0217】
以上に示すように本実施の形態の半導体記憶装置では、読出動作時に出力バッファから出力される外部データ信号EXTDQおよびZEXTDQにおいて、データとデータの間はハイインピーダンス状態となる。よって、外部データストローブ信号を必要とすることなく、データの出力が可能となる。
【0218】
以上の構成により、本発明の実施の形態7の半導体記憶装置では、外部データストローブ信号を不用とするため、書込動作および読出動作を簡単化できる。
【0219】
なお、DS発生回路およびDS2発生回路は、本発明の実施の形態7に示したように、データ処理システム内の各半導体記憶装置ごとに含んでもよいし、データ処理システム全体に1つのDS発生回路およびDS2発生回路を含んでもよい。また、DS発生回路に入力される参照電位VREFH,VREFLは半導体記憶装置内部またはデータ処理システム内部で発生してもよいし、外部から入力する構成でもよい。
【0220】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと解釈されるべきである。本発明の範囲は上述した実施の形態ではなく特許請求の範囲によって定められ、特許請求の範囲と均等の意味およびその範囲内でのすべての変更が含まれることを意図するものである。
【0221】
【発明の効果】
本発明における半導体記憶装置は、外部データ信号を入出力するとき、シングルデータバスを利用するか、ダブルデータバスを利用するかを選択できる。その結果、本発明の半導体記憶装置は、さまざまな種類のデータ処理システムに対応することができる。
【図面の簡単な説明】
【図1】 この発明の実施の形態における半導体記憶装置の全体構成を示す概略ブロック図である。
【図2】 図1の半導体記憶装置20のピン配置を示す図である。
【図3】 図1中の入力バッファ32の詳細な構成を示す回路図である。
【図4】 入力バッファを動作させる制御信号を出力するための選択回路の構成を示す回路図である。
【図5】 図1中の出力バッファ34の詳細な構成を示す回路図である。
【図6】 読出選択回路の構成を示す回路図である。
【図7】 この発明の実施の形態2における入力バッファの構成を示す回路図である。
【図8】 実施の形態2における読出選択回路の構成を示す回路図である。
【図9】 この発明の実施の形態3における入力バッファの構成について示した回路図である。
【図10】 実施の形態3における読出選択回路の構成を示す回路図である。
【図11】 この発明の実施の形態4における読出選択回路の構成について示す回路図である。
【図12】 DDR−SDRAMの全体構成を示す概略ブロック図である。
【図13】 図12中のシリアルパラレルコンバータ104の構成を示す回路図である。
【図14】 図12に示したDDR−SDRAMの書込動作時の動作について示したタイミングチャートである。
【図15】 本発明の実施の形態5におけるDDR−SDRAMの全体構成を示す概略ブロック図である。
【図16】 図15に示したDDR−SDRAMの書込動作時のタイミングチャートである。
【図17】 この発明の実施の形態6におけるDDR−SDRAMの構成を示す概略ブロック図である。
【図18】 図17に示したDDR−SDRAMの書込動作時のタイミングチャートである。
【図19】 図17に示した半導体記憶装置で利用される相補データバスのイコライズ回路の回路図である。
【図20】 図17に示した半導体記憶装置で利用される相補データバスのイコライズ回路の回路図の他の例である。
【図21】 この発明の実施の形態7における半導体記憶装置の構成を示すブロック図である。
【図22】 図21に示したDS発生回路の構成を示す回路図である。
【図23】 図22中のバッファ回路140の構成を示す回路図である。
【図24】 図21中のDS2発生回路の構成を示す回路図である。
【図25】 DS発生回路250およびDS2発生回路251の動作を示すタイミングチャートである。
【図26】 本発明の実施の形態7における半導体記憶装置の書込動作時の動作について示したタイミングチャートである。
【図27】 図21中の出力バッファの構成を示す回路図である。
【図28】 この発明の実施の形態7の半導体記憶装置の読出動作を示すタイミングチャートである。
【図29】 複数の半導体記憶装置を用いたデータ処理システムに構成を示すブロック図である。
【図30】 図29中の各半導体記憶装置内に接地された入力バッファの構成を示す回路図である。
【図31】 ノイズ耐性の向上が可能な入力バッファの構成を示す回路図である。
【符号の説明】
9 内部電源電位ノード、10 接地電位ノード、20,203 半導体記憶装置、21 制御信号入力端子、22 アドレス入力端子、23 アドレスバッファ、24,117 制御回路、25 ロウデコーダ、26 コラムデコーダ、27,131 入出力回路、28 センスアンプ回路、29,115,116 メモリセルアレイ、31 内部電位発生回路、32,100〜103,120,121 入力バッファ、33 データ入出力端子、34,75,76,132 出力バッファ、35 論理ゲート、36 書込選択回路、40 クロックドインバータ、77 読出選択回路、104 シリアルパラレルコンバータ、105,106,111,112,125,126 ラッチ回路、107〜110,123,124,136,138 トランスミッションゲート、113,114 ライトデータドライバ、118,122,127 外部データ信号入力端子、119 外部データストローブ信号入力端子、140,141 バッファ回路、200 データ処理システム。
Claims (7)
- 外部から入力される第1のデータ信号と、前記第1のデータ信号と相補であり、かつ、外部から入力される第2のデータ信号と、参照信号とを受け、内部データ信号を生成する入力バッファと、
第3のデータ信号の出力、または、前記第3のデータ信号および前記第3のデータ信号と相補の第4のデータ信号の出力を行なう出力バッファと、
前記第2のデータ信号および前記参照信号のうち、前記入力バッファが前記内部データ信号を生成するときに利用する信号を選択するとともに、前記出力バッファから前記第4のデータ信号を出力させるか否かを選択する選択手段とを含む、半導体記憶装置。 - 前記選択手段は、アドレス信号に応じて前記利用する信号を選択する、請求項1に記載の半導体記憶装置。
- 前記入力バッファは、
前記第1および第2のデータ信号を受けて、前記内部データ信号を生成する第1差動増幅手段と、
前記第1のデータ信号と前記参照信号とを受けて、前記内部データ信号を生成する第2差動増幅手段とを含み、
前記選択手段は、前記アドレス信号に応答して、前記第1および第2差動増幅手段のいずれか一方を選択する、請求項2に記載の半導体記憶装置。 - 前記入力バッファは、
前記第1のデータ信号を受ける第1の差動入力ノードと、
前記第2のデータ信号を受ける第2の差動入力ノードと、
前記参照信号を受ける第3の差動入力ノードとを含み、
前記選択手段は前記アドレス信号に応答して前記第2および第3の差動入力ノードのいずれか一方を選択し、前記入力バッファは選択された差動入力ノードに入力される信号と前記第1の差動入力ノードに入力される前記第1のデータ信号とから前記内部データ信号を生成する、請求項2に記載の半導体記憶装置。 - 前記入力バッファはフューズを含む、請求項4に記載の半導体記憶装置。
- 前記半導体記憶装置は、
書込動作時に前記入力バッファが前記第1のデータ信号と前記第2のデータ信号とを受けて前記内部データを生成し、読出動作時に前記出力バッファが前記第3のデータ信号を出力する第1の動作モードと、
前記書込動作時に前記入力バッファが前記第1のデータ信号と前記参照信号とを受けて前記内部データを生成し、前記読出動作時に前記出力バッファが前記第3のデータ信号と前記第4のデータ信号とを出力する第2の動作モードとを有し、
前記選択手段は、前記入力バッファと前記出力バッファとに、前記第1および第2のモードのいずれかの動作モードを選択する指示信号を出力する、請求項1に記載の半導体記憶装置。 - 前記選択手段は、書込動作時に前記第2のデータ信号を選択し、
前記半導体記憶装置はさらに、
前記第1および第2のデータ信号を受け、前記内部データ信号を取り込むためのストローブ信号を生成するストローブ信号発生手段と、
前記ストローブ信号を受け、前記入力バッファから出力される内部データ信号を並列な複数のデータ信号に並べ替えて出力するシリアルパラレル変換手段とを含む、請求項1に記載の半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002103970A JP4141724B2 (ja) | 2002-04-05 | 2002-04-05 | 半導体記憶装置 |
US10/266,692 US6807108B2 (en) | 2002-04-05 | 2002-10-09 | Semiconductor memory device having select circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002103970A JP4141724B2 (ja) | 2002-04-05 | 2002-04-05 | 半導体記憶装置 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2003303492A JP2003303492A (ja) | 2003-10-24 |
JP2003303492A5 JP2003303492A5 (ja) | 2005-09-08 |
JP4141724B2 true JP4141724B2 (ja) | 2008-08-27 |
Family
ID=28672269
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002103970A Expired - Fee Related JP4141724B2 (ja) | 2002-04-05 | 2002-04-05 | 半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6807108B2 (ja) |
JP (1) | JP4141724B2 (ja) |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100418399B1 (ko) * | 2002-03-20 | 2004-02-11 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 데이터 입출력 기준신호출력방법 |
US6819602B2 (en) | 2002-05-10 | 2004-11-16 | Samsung Electronics Co., Ltd. | Multimode data buffer and method for controlling propagation delay time |
US6934199B2 (en) * | 2002-12-11 | 2005-08-23 | Micron Technology, Inc. | Memory device and method having low-power, high write latency mode and high-power, low write latency mode and/or independently selectable write latency |
KR100596450B1 (ko) * | 2003-12-11 | 2006-07-03 | 삼성전자주식회사 | 동작모드에 따라 데이터 스트로브 타입을 선택적으로사용할 수 있는 반도체 메모리 장치 |
US6891763B1 (en) * | 2003-12-23 | 2005-05-10 | Infineon Technologies Ag | Input buffer with differential amplifier |
US7099221B2 (en) * | 2004-05-06 | 2006-08-29 | Micron Technology, Inc. | Memory controller method and system compensating for memory cell data losses |
KR100608882B1 (ko) * | 2004-06-30 | 2006-08-08 | 엘지전자 주식회사 | 무전극 조명기기의 도파관 시스템 |
US7116602B2 (en) | 2004-07-15 | 2006-10-03 | Micron Technology, Inc. | Method and system for controlling refresh to avoid memory cell data losses |
KR100650844B1 (ko) * | 2005-12-07 | 2006-11-27 | 주식회사 하이닉스반도체 | 데이터 입력 마진을 보장하는 반도체 메모리 장치의 데이터입력 회로 및 그 데이터 입력 동작 방법 |
US7894289B2 (en) | 2006-10-11 | 2011-02-22 | Micron Technology, Inc. | Memory system and method using partial ECC to achieve low power refresh and fast access to data |
US7900120B2 (en) * | 2006-10-18 | 2011-03-01 | Micron Technology, Inc. | Memory system and method using ECC with flag bit to identify modified data |
KR100857443B1 (ko) * | 2007-04-12 | 2008-09-10 | 주식회사 하이닉스반도체 | 동기식 지연 회로부를 구비한 반도체 메모리 장치 |
KR100863021B1 (ko) * | 2007-06-27 | 2008-10-13 | 주식회사 하이닉스반도체 | 입력 회로 |
US7703063B2 (en) * | 2007-08-17 | 2010-04-20 | International Business Machines Corporation | Implementing memory read data eye stretcher |
US7661084B2 (en) * | 2007-08-17 | 2010-02-09 | International Business Machines Corporation | Implementing memory read data eye stretcher |
KR100956783B1 (ko) * | 2008-10-14 | 2010-05-12 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
JP5566941B2 (ja) * | 2011-03-31 | 2014-08-06 | 株式会社東芝 | 入力回路 |
US8780649B2 (en) * | 2012-04-26 | 2014-07-15 | Freescale Semiconductor, Inc. | Buffer and control circuit for synchronous memory controller |
US10347316B2 (en) | 2017-08-04 | 2019-07-09 | Micron Technology, Inc. | Input buffer circuit |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2902016B2 (ja) | 1989-11-21 | 1999-06-07 | 株式会社日立製作所 | 信号伝送方法および回路 |
JP4144913B2 (ja) * | 1997-01-20 | 2008-09-03 | 富士通株式会社 | 半導体装置 |
KR20000065711A (ko) * | 1999-04-08 | 2000-11-15 | 윤종용 | 펄스발생기를 채용한 내부클럭신호 발생회로 |
JP2001143471A (ja) | 1999-11-11 | 2001-05-25 | Mitsubishi Electric Corp | 半導体装置 |
JP2002042498A (ja) * | 2000-07-24 | 2002-02-08 | Mitsubishi Electric Corp | 半導体記憶装置、補助装置および試験装置 |
-
2002
- 2002-04-05 JP JP2002103970A patent/JP4141724B2/ja not_active Expired - Fee Related
- 2002-10-09 US US10/266,692 patent/US6807108B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2003303492A (ja) | 2003-10-24 |
US20030189854A1 (en) | 2003-10-09 |
US6807108B2 (en) | 2004-10-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4141724B2 (ja) | 半導体記憶装置 | |
US10200044B2 (en) | Semiconductor device having impedance calibration function to data output buffer and semiconductor module having the same | |
US6094375A (en) | Integrated circuit memory devices having multiple data rate mode capability and methods of operating same | |
JP2000195254A (ja) | 半導体装置 | |
KR100311328B1 (ko) | 메모리와 논리 회로를 혼재하고 내부 버스폭을 매우 크게 취한 반도체 집적 회로 장치 | |
US20050105363A1 (en) | Semiconductor memory device having column address path therein for reducing power consumption | |
US20070201284A1 (en) | Internal Voltage Generation Control Circuit and Internal Voltage Generation Circuit Using the Same | |
US11709523B2 (en) | Powering clock tree circuitry using internal voltages | |
US6963518B2 (en) | Semiconductor memory having a pulse generator for generating column pulses | |
JP2002076879A (ja) | 半導体装置 | |
JPH10275472A (ja) | 半導体メモリ装置の内部電圧制御回路及びその制御方法 | |
JP2016005075A (ja) | 半導体装置 | |
JP4632121B2 (ja) | 半導体記憶装置 | |
JP3861031B2 (ja) | 半導体集積回路 | |
US6226204B1 (en) | Semiconductor integrated circuit device | |
JP3298552B2 (ja) | 半導体記憶装置及び半導体記憶装置システム | |
KR20020032081A (ko) | 글로벌 입·출력라인 선택장치 | |
KR0134747B1 (ko) | 반도체 메모리 장치 | |
JP4112754B2 (ja) | 半導体記憶装置 | |
JP2001084765A (ja) | 半導体装置 | |
JP3404170B2 (ja) | 半導体記憶装置のバンク選択方法及びその半導体記憶装置 | |
KR0154724B1 (ko) | 반도체 메모리 장치의 데이타 기록 제어회로 | |
KR100629254B1 (ko) | 반도체 메모리 장치 | |
JPH0973783A (ja) | 半導体記憶装置 | |
JP2002359548A (ja) | 半導体集積回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050318 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050318 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080123 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080129 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080327 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080603 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080611 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110620 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110620 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110620 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120620 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120620 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130620 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130620 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140620 Year of fee payment: 6 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |