JP5566941B2 - 入力回路 - Google Patents

Description

本明細書に記載の実施の形態は、入力回路に関する。

半導体集積回路、例えば半導体記憶装置においては、入力信号を所定のタイミングで取り込む入力回路が設けられている。この入力回路は一般にストローブ信号の論理が変化するタイミングに従い入力信号を取り込む。

近年の半導体記憶装置、例えばＮＡＮＤセル型フラッシュメモリでは、４０Ｍｂｐｓ程度のシングルデータレート（ＳＤＲ）のインタフェースが採用されていたが、近年、ＮＡＮＤ型フラッシュメモリのアクセス効率を向上させるため、インタフェースをダブルデータレート（ＤＤＲ）として、１３３Ｍｂｐｓ〜２００Ｍｂｐｓ、さらにはそれ以上の速度のインタフェースが求められている。

特開２００６−２６０３２２号公報

この発明は、入力信号を的確なタイミングで取り込むことを可能にした入力回路を提供することを目的とする。

以下に説明する実施の形態の入力回路は、第１乃至第３入力回路を備える。第１入力回路は、入力信号を検知して前記入力信号と同相の第１出力信号を出力する。第２入力回路は、第１ストローブ信号を検知して第２出力信号を出力する。

第３入力回路は、第１ストローブ信号を反転した第２ストローブ信号を検知して第３出力信号を出力する。データラッチ回路は、第１ラッチ回路及び第２ラッチ回路を含み、第１出力信号、第２出力信号及び第３出力信号に基づき、第１ラッチ回路又は第２ラッチ回路のいずれか一方に第１出力信号をラッチさせ、他方への第１出力信号の入力を許容する。

第１の実施の形態に係る入力回路の構成を示す等価回路図である。 第１の実施の形態に係る入力回路の動作を示す。 第１の実施の形態に係る入力回路の動作を示す。 第１の実施の形態に係る入力回路の動作を示す。 第１の実施の形態に係る入力回路の動作を示す。 第１の実施の形態に係る入力回路の動作を示す。 第１の実施の形態に係る入力回路の動作を示す。 第２の実施の形態に係る入力回路の構成を示す等価回路図である。 第２の実施の形態に係る入力回路の動作を示す。 第２の実施の形態に係る入力回路の動作を示す。 第２の実施の形態に係る入力回路の動作を示す。 第２の実施の形態に係る入力回路の動作を示す。 第１の実施の形態に係る入力回路の構成の例を示す等価回路図である。 本実施の形態の比較例を示す。 本実施の形態の比較例を示す。

次に、本発明の実施の形態を図面に基づいて説明する。

［第１の実施の形態］
最初に、第１の実施の形態を図１を参照して説明する。
図１は、第１の実施の形態に係る入力回路１００の全体構成を示す回路図である。本実施の形態の入力回路１００は、第１差動増幅回路１０、第２差動増幅回路２０、第３差動増幅回路３０、及びデータラッチ回路７０を備えている。この入力回路１００は、ストローブ信号ＤＱＳ、又はこのストローブ信号ＤＱＳを反転させたストローブ信号ＢＤＱＳの論理変化タイミングに従って入力信号ＩＯを取り込むように構成されている。構成の詳細を以下に説明する。

この第１差動増幅回路１０は、入力信号ＩＯと、参照電圧（参照信号）ＶＲＥＦとを差動増幅して差動増幅信号ａ、及び信号Ｄｉｎを出力する回路である。第１差動増幅回路１０はＰＭＯＳトランジスタＱＰ１、ＱＰ２と、ＮＭＯＳトランジスタＱＮ１、ＱＮ２、ＱＮ３と、インバータ回路群４０とを備えている。信号の論理を簡略化して表す為、図１ではインバータ回路群４０を３段縦列接続のインバータとして図示している。同様の信号の論理が得られるのであれば、ＮＡＮＤゲートやＮＯＲゲート等の論理回路、トランスミッションゲート、遅延回路等を更に挿入してもよい。ＰＭＯＳトランジスタＱＰ１、ＱＰ２は、そのソースを電源電圧端子に接続されている。ＰＭＯＳトランジスタＱＰ１はダイオード接続され、さらにそのゲートはＰＭＯＳトランジスタＱＰ２のゲートに接続されている。

ＮＭＯＳトランジスタＱＮ１、ＱＮ２のドレインは、それぞれＰＭＯＳトランジスタＱＰ１，ＱＰ２のドレインに接続されている。また、ＮＭＯＳトランジスタＱＮ１、ＱＮ２のゲートは、それぞれ参照電圧ＶＲＥＦ、及び入力信号ＩＯを供給されている。ＮＭＯＳトランジスタＱＮ３は、ＮＭＯＳトランジスタＱＮ１及びＱＮ２のソースと接地端子との間に接続されており、そのゲートにはバイアス電圧Ｖｂｉａｓを与えられている。

第１差動増幅回路１０は、バイアス電圧Ｖｂｉａｓを与えられることにより動作可能な状態となり、入力信号ＩＯと参照電圧ＶＲＥＦを差動増幅して差動増幅信号ａを出力する。差動増幅信号aは、インバータ回路４０に入力される。インバータ回路４０は、この信号ａの波形を整形して、入力信号ＩＯと同相の信号Ｄｉｎを出力する。ここで、「同相」とは入力信号ＩＯと同相の信号Ｄｉｎの位相がほぼ同じであることを意味する。

一方、第２差動増幅回路２０は、第１差動増幅回路１０と略同一の構造を有しており、ストローブ信号ＤＱＳと、参照電圧（参照信号）ＶＲＥＦとを差動増幅して差動増幅信号ｃ、更に信号／ＤＱＳｉを出力する。具体的に第２差動増幅回路２０はＰＭＯＳトランジスタＱＰ３、ＱＰ４と、ＮＭＯＳトランジスタＱＮ４、ＱＮ５、ＱＮ６と、インバータ回路群５０とを備えている。信号の論理を簡略化して表す為、図１ではインバータ回路群５０を４段縦列接続のインバータとして図示している。同様の信号の論理が得られるのであれば、ＮＡＮＤゲートやＮＯＲゲート等の論理回路、トランスミッションゲート、遅延回路等を更に挿入してもよい。ＰＭＯＳトランジスタＱＰ３、ＱＰ４は、そのソースを電源電圧端子に接続されている。ＰＭＯＳトランジスタＱＰ３はダイオード接続され、さらにそのゲートはＰＭＯＳトランジスタＱＰ４のゲートに接続されている。

ＮＭＯＳトランジスタＱＮ４、ＱＮ５のドレインは、それぞれＰＭＯＳトランジスタＱＰ４，ＱＰ５のドレインに接続されている。また、ＮＭＯＳトランジスタＱＮ４、ＱＮ５のゲートは、それぞれ参照電圧ＶＲＥＦ、及びストローブ信号ＤＱＳを供給されている。ＮＭＯＳトランジスタＱＮ６は、ＮＭＯＳトランジスタＱＮ４及びＱＮ５のソースと接地端子との間に接続されており、そのゲートにはバイアス電圧Ｖｂｉａｓを与えられている。第２差動増幅回路２０は、バイアス電圧Ｖｂｉａｓを与えられることにより動作可能な状態となり、ストローブ信号ＤＱＳと参照電圧ＶＲＥＦを差動増幅して差動増幅信号ｃを出力する。差動増幅信号ｃは、インバータ回路５０に入力される。インター場回路５０は、信号ｃの波形を整形し、ストローブ信号ＤＱＳと逆相の信号／ＤＱＳｉを出力する。

また、第３差動増幅回路３０も、第１差動増幅回路１０と略同一の構造を有しており、ストローブ信号ＢＤＱＳと、参照電圧（参照信号）ＶＲＥＦとを差動増幅して差動増幅信号ｄ、及び信号／ＢＤＱＳｉを出力する。具体的に第３差動増幅回路３０はＰＭＯＳトランジスタＱＰ５、ＱＰ６と、ＮＭＯＳトランジスタＱＮ７、ＱＮ８、ＱＮ９と、インバータ回路群６０とを備えている。信号の論理を簡略化して表す為、図１ではインバータ回路群６０を４段縦列接続のインバータとして図示している。同様の信号の論理が得られるのであれば、ＮＡＮＤゲートやＮＯＲゲート等の論理回路、トランスミッションゲート、遅延回路等を更に挿入してもよい。ＰＭＯＳトランジスタＱＰ５、ＱＰ６は、そのソースを電源電圧端子に接続されている。ＰＭＯＳトランジスタＱＰ５はダイオード接続され、さらにそのゲートはＰＭＯＳトランジスタＱＰ６のゲートに接続されている。

ＮＭＯＳトランジスタＱＮ７、ＱＮ８のドレインは、それぞれＰＭＯＳトランジスタＱＰ５，ＱＰ６のドレインに接続されている。また、ＮＭＯＳトランジスタＱＮ７、ＱＮ８のゲートは、それぞれ参照電圧ＶＲＥＦ、及びストローブ信号ＢＤＱＳを供給されている。ＮＭＯＳトランジスタＱＮ９は、ＮＭＯＳトランジスタＱＮ７及びＱＮ８のソースと接地端子との間に接続されており、そのゲートにはバイアス電圧Ｖｂｉａｓを与えられている。第３差動増幅回路３０は、バイアス電圧Ｖｂｉａｓを与えられることにより動作可能な状態となり、ストローブ信号ＢＤＱＳと参照電圧ＶＲＥＦを差動増幅して差動増幅信号ｄを出力する。差動増幅信号ｄは、インバータ回路６０に入力される。インバータ回路６０は、信号ｄの波形を整形し、ストローブ信号ＢＤＱＳと逆相の信号／ＢＤＱＳｉを出力される。

データラッチ回路７０は、インバータＩＮＶ１，ＩＮＶ２、第１ラッチ回路Ｌ１、及び第２ラッチ回路Ｌ２を備えている。
インバータＩＮＶ１は、ＰＭＯＳトランジスタＱＰ７、ＱＰ８、ＮＭＯＳトランジスタＱＮ１０、ＱＮ１１を電源電圧端子と接地電圧端子との間に直列接続して構成されている。また、インバータＩＮＶ２は、ＰＭＯＳトランジスタＱＰ９、ＱＰ１０、ＮＭＯＳトランジスタＱＮ１２、ＱＮ１３を電源電圧端子と接地電圧端子との間に直列接続して構成されている。

インバータＩＮＶ１では、ＰＭＯＳトランジスタＱＰ７とＮＭＯＳトランジスタＱＮ１１のゲートに信号Ｄｉｎが入力される。また、ＰＭＯＳトランジスタＱＰ８、ＮＭＯＳトランジスタＱＮ１０には、それぞれ前述の信号／ＢＤＱＳｉ、／ＤＱＳｉが入力される。

インバータＩＮＶ２では、ＰＭＯＳトランジスタＱＰ９とＮＭＯＳトランジスタＱＮ１３のゲートに信号Ｄｉｎが入力される。この点、インバータＩＮＶ１と同様である。ただし、このインバータＩＮＶ２では、ＭＯＳトランジスタＱＰ１０のゲートに信号／ＤＱＳｉが入力され、ＮＭＯＳトランジスタＱＮ１２のゲートに信号／ＢＤＱＳｉが入力される。この点、インバータＩＮＶ１とは異なっている（逆である）。

ラッチ回路Ｌ１は、インバータＩＮＶ３とＩＮＶ４を交差接続して形成され、インバータＩＮＶ３の入力端子は、インバータＩＮＶ１の出力端子に接続されている。ラッチ回路Ｌ２も、同様にインバータＩＮＶ５とＩＮＶ６を交差接続して構成され、インバータＩＮＶ５の入力端子は、インバータＩＮＶ２の出力端子に接続されている。

図２を参照して、第１差動増幅回路１０の動作を説明する。第１差動増幅回路１０は、前述のように、参照電圧ＶＲＥＦと入力信号ＩＯを差動増幅して差動増幅信号ａを出力する。参照電圧ＶＲＥＦは、入力信号ＩＯの振幅の半分程度の電圧値に固定される電圧である。図２に示すように、入力信号ＩＯが”Ｈ” （電源電圧Ｖｃｃ）から”Ｌ” （接地電圧Ｖｓｓ）に向けて立ち下がり、参照電圧ＶＲＥＦ以下となると、差動増幅信号ａは”Ｌ”から”Ｈ”に立ち下がる。逆に、入力信号ＩＯが”Ｌ”から”Ｈ”に向けて立ち上がり、参照電圧ＶＲＥＦよりも大きくなると、差動増幅信号ａは”Ｈ”から”Ｌ”に立ち下がる。

このとき、参照電圧ＶＲＥＦが電源電圧Ｖｃｃの１／２の値から変動すると、図２に示すように、入力信号ＩＯが”Ｌ”から”Ｈ”に立ち上がるときと、”Ｈ”から”Ｌ”に立ち下がるときとで、差動増幅信号ａの立ち上がりと立ち下がり（スルーレート）が異なってしまうことが起こり得る。このスルーレートの差は、波形整形されたＤｉｎの立ち上がり、立ち下がりの位相差となって現れる。図２は、入力信号ＩＯが”Ｌ”から”Ｈ”に立ち上がるときに比べ、”Ｈ”から”Ｌ”に立ち下がるときの方が差動増幅信号aのスルーレートが寝ている場合を示している。

次に、図３を参照して、第２差動増幅回路２０、第３差動増幅回路３０の動作を説明する。第２差動増幅回路２０は、参照電圧ＶＲＥＦとストローブ信号ＤＱＳを差動増幅して差動増幅信号ｃを出力する。差動増幅信号ｃは、インバータ回路群５０に入力されて、ストローブ信号ＤＱＳと逆相の信号／ＤＱＳｉとなる。

第３差動増幅回路３０は、参照電圧ＶＲＥＦとストローブ信号ＢＤＱＳを差動増幅して差動増幅信号ｄを出力する。差動増幅信号ｄは、インバータ回路群６０に入力されて、ストローブ信号ＢＤＱＳと逆相の信号／ＢＤＱＳｉとなる。

この第２差動増幅回路２０、第３差動増幅回路３０においても、ストローブ信号ＤＱＳ（ＢＤＱＳ）が立ち上がるときと立ち下がるときとで、信号ｃ（ｄ）の立ち上がり方、立ち下がり方（スルーレート）が異なり、波形整形された信号／ＤＱＳｉ、／ＢＤＱＳｉの位相に差が出てくる。図３は、ストローブ信号ＤＱＳ、ＢＤＱＳが立ち下がるときの方が、立ち上がる場合に比べ、信号ｃ、ｄのスルーレートが寝ている場合を示している。

このように、信号Ｄｉｎ、／ＤＱＳｉ、／ＢＤＱＳｉは、いずれも、入力信号ＩＯ、ストローブ信号ＤＱＳ、ＢＤＱＳが立ち上がるときと立ち下がるときとで、位相が異なる。差動増幅回路１０，２０、３０で用いられるトランジスタの特性が悪いと、このスルーレートの差は更に悪化してしまう。スルーレートが悪化すると、入力信号ＩＯをラッチするタイミングに関するマージンが（タイミングマージン）が小さくなってしまい、場合によっては誤ったデータの取り込みが生じ得る。

しかし、本実施の形態では、データラッチ回路７０が次のように動作するため、このスルーレートの差に基づく影響を抑制し、タイミングマージンを大きくすることができる。ここで、データラッチ回路７０の動作を説明する。

図４Ａ、図４Ｂを参照して、データラッチ回路７０に含まれるインバータＩＮＶ１、ＩＮＶ２の動作を説明する。以下、（１）（２）の２つの場合に分けて動作を説明する。

（１）ストローブ信号ＤＱＳが”Ｌ”から”Ｈ”に切り替わり、ストローブ信号ＢＤＱＳが”Ｈ”から”Ｌ”に切り替わるタイミングにおける動作
まず、図３（ａ）（ｂ）のように、ストローブ信号ＤＱＳが”Ｌ”から”Ｈ”に切り替わり、ストローブ信号ＢＤＱＳが”Ｈ”から”Ｌ”に切り替わるタイミングにおけるインバータＩＮＶ１の動作を、図４Ａを参照して説明する。

このタイミングにおいて、図２（ｂ）に示すように入力信号ＩＯ及び信号Ｄｉｎが”Ｌ”から”Ｈ”に切り替わると、インバータＩＮＶ１のトランジスタＱＮ１１が非導通状態から導通状態に切り替わり、インバータＩＮＶ１の出力端子Ｏ１の電位は”Ｈ”から”Ｌ”に切り替わる。
このとき、信号Ｄｉｎは、ＮＭＯＳトランジスタＱＮ１１に入力されると共にＰＭＯＳトランジスタＱＰ７にも入力され、これによりＰＭＯＳトランジスタＱＰ７は導通状態から非導通状態に切り替わる。もしＰＭＯＳトランジスタＱＰ８が導通状態であったとしても、出力端子Ｏ１を”Ｈ”に充電している状態が解除されるだけで、出力端子Ｏ１の状態を反転させたり”Ｈ”を強制保持させたりすることはない。ＰＭＯＳトランジスタＱＰ８が入力信号Ｄｉｎの変化よりも先に非導通状態になったとしても、その時点で出力端子Ｏ１を”Ｈ”に充電している状態が解除されるだけである。
その後、信号／ＤＱＳｉは、逆に”Ｈ”から”Ｌ”に切り替わり（図３（ａ））、これにより、ＮＭＯＳトランジスタＱＮ１０は非導通状態に切り替わり、インバータＩＮＶ１は非動作状態（遮断状態）になると共に、ラッチ回路Ｌ１によって入力信号ＩＯは、そのまま”Ｌ”に保持される。つまり、入力信号ＩＯが”Ｈ”に立ち上がった時は、入力信号ＩＯと同位相であるストローブ信号ＤＱＳの立ち上がりによってデータラッチが行われる。上述のように、ＰＭＯＳトランジスタＱＰ８のゲートに入力される信号／ＢＤＱＳｉ、ひいてはその元の信号である入力信号ＩＯと逆位相の信号ＢＤＱＳｉの立ち下がりは入力信号ＩＯのデータのラッチタイミングに寄与しない。

次に、ストローブ信号ＤＱＳが”Ｌ”から”Ｈ”に切り替わるとともに、ストローブ信号ＢＤＱＳが”Ｈ”から”Ｌ”に切り替わるタイミングにおけるインバータＩＮＶ２の動作を図４Ｂを参照して説明する。
このタイミングにおいて、入力信号ＩＯ及び信号Ｄｉｎが”Ｌ”から”Ｈ”に切り替わると、インバータＩＮＶ２のトランジスタＱＮ１３が非導通状態から導通状態に切り替わり、ＰＭＯＳトランジスタＱＰ９が導通状態から非導通状態に切り替わる。また、信号／ＢＤＱＳｉも、信号Ｄｉｎと同様に”Ｌ”から”Ｈ”に切り替わり、これにより、ＮＭＯＳトランジスタＱＮ１２は導通状態に切り替わる。更に信号／ＤＱＳｉは”Ｈ”から”Ｌ”に切り替わり、ＰＭＯＳトランジスタＱＰ１０は導通状態となる。これによりインバータＩＮＶ２は信号Ｄｉｎの論理変化後も動作状態を継続する。換言すれば、インバータＩＮＶ２は遮断状態にならず、入力信号ＩＯは、その後も入力を許容され、入力信号ＩＯの論理変化はラッチ回路Ｌ２にはラッチされない。

このように、図１に示すデータラッチ回路７０においては、入力信号ＩＯ及び信号Ｄｉｎが”Ｌ”から”Ｈ”に切り替わる場合に、入力信号ＩＯは、ストローブ信号ＤＱＳに基づく信号／ＤＱＳｉに基づいてラッチ回路Ｌ１にのみラッチされ、ラッチ回路Ｌ２においては、入力信号ＩＯはラッチされない。

（２）ストローブ信号ＤＱＳが”Ｈ”から”Ｌ”に切り替わるとともに、ストローブ信号ＢＤＱＳが”Ｌ”から”Ｈ”に切り替わるタイミングにおける動作
次に、図３（ｃ）（ｄ）に示すように、ストローブ信号ＤＱＳが”Ｈ”から”Ｌ”に切り替わるとともに、ストローブ信号ＢＤＱＳが”Ｌ”から”Ｈ”に切り替わるタイミングにおけるインバータＩＮＶ１の動作を、図４Ｃを参照して説明する。

このタイミングにおいて、入力信号ＩＯ及び信号Ｄｉｎが”Ｈ”から”Ｌ”に切り替わると、インバータＩＮＶ１のトランジスタＱＰ７が非導通状態から導通状態に切り替わり、ＮＭＯＳトランジスタＱＮ１１が導通状態から非導通状態に切り替わる。信号／ＢＤＱＳｉも”Ｈ”から”Ｌ”に切り替わり、これにより、ＰＭＯＳトランジスタＱＰ８は導通状態に切り替わる。更に信号／ＤＱＳｉは”Ｌ”から”Ｈ”に切り替わり、ＮＭＯＳトランジスタＱＮ１０は導通状態となる。これによりインバータＩＮＶ１は信号Ｄｉｎの論理変化後も動作状態を継続する。換言すれば、インバータＩＮＶ１は遮断状態にならず、入力信号ＩＯは、その後も入力を許容され、入力信号ＩＯの論理変化はラッチ回路Ｌ１にはラッチされない。

次に、図３（ｃ）（ｄ）に示すようにストローブ信号ＤＱＳが”Ｈ”から”Ｌ”に切り替わるとともに、ストローブ信号ＢＤＱＳが”Ｌ”から”Ｈ”に切り替わるタイミングにおけるインバータＩＮＶ２の動作を図４Ｄを参照して説明する。
このタイミングにおいて、入力信号ＩＯ及び信号Ｄｉｎが”Ｈ”から”Ｌ”に切り替わると、インバータＩＮＶ２のトランジスタＱＰ９が非導通状態から導通状態に切り替わる。一方、信号／ＤＱＳｉは、逆に”Ｌ”から”Ｈ”に切り替わり（図３（ｃ））、これにより、ＰＭＯＳトランジスタＱＰ１０は非導通状態に切り替わり、インバータＩＮＶ２は非動作状態（遮断状態）になる。従って、入力信号ＩＯの上述の論理変化は、ラッチ回路Ｌ２にラッチされる。
このとき、入力信号Ｄｉｎは、ＰＭＯＳトランジスタＱＰ９に入力されると共にＮＭＯＳトランジスタＱＮ１３にも入力され、これによりＮＭＯＳトランジスタＱＮ１３は導通状態から非導通状態となる。もしＮＭＯＳトランジスタＱＮ１２が導通状態であったとしても、出力端子Ｏ１を”Ｌ”に放電している状態が解除されるだけで、出力端子Ｏ１の状態を反転させたり”Ｌ”を強制保持させたりすることはない。ＮＭＯＳトランジスタＱＮ１２が入力信号Ｄｉｎの変化よりも先に非導通状態になったとしても、その時点で出力端子を”Ｌ”に放電している状態を解除するだけである。つまり、入力信号ＩＯが”Ｌ”に立ち下がった時は、入力信号ＩＯと同位相であるストローブ信号ＤＱＳの立ち下がりによってデータラッチが行われる。このように、ＮＭＯＳトランジスタＱＮ１２のゲートに入力される信号／ＢＤＱＳｉ、ひいてはその元の信号である入力信号ＩＯと逆位相の信号ＢＤＱＳｉの立ち上がりは入力信号ＩＯのデータをラッチタイミングに寄与しない。

ここでは図４Ａ〜Ｄを使って、ストローブ信号ＤＱＳと同相の入力信号ＩＯのデータが、ストローブ信号ＤＱＳと逆相のストローブ信号ＢＤＱＳに関係なく、ストローブ信号ＤＱＳのみによってラッチされるメカニズムについて説明した。回路動作が対称なので動作説明は省略するが、同様の動作により、ストローブ信号ＢＤＱＳと同相の入力信号ＩＯのデータが、ストローブ信号ＤＱＳに関係なく、ストローブ信号ＢＤＱＳのみによってラッチされることになる。

従って、この第１の実施の形態では、ストローブ信号ＤＱＳが”Ｌ”から”Ｈ”に遷移するエッジにおいて、”Ｌ”から”Ｈ”へ論理変化する入力信号ＩＯについては、スルーレートが立った信号aから作られる位相の早い信号Ｄｉｎを、同様にスルーレートの立った信号cから作られる位相の早い／ＤＱＳｉに基づいてラッチ回路Ｌ１においてラッチ動作を実行する。一方、”Ｈ”から”Ｌ”へ論理変化する入力信号ＩＯについては、スルーレートが寝た信号aから作られる位相の遅い信号Ｄｉｎを、同様にスルーレートの寝た信号dから作られる位相の遅い信号／ＢＤＱＳｉに基づいてラッチ回路Ｌ１1においてラッチ動作を実行する。DQSが”H”から”L”に遷移するエッジでも、今度はラッチ回路L2において、同様に位相の早いDinは位相の早い信号で、位相の遅いDinは位相の遅い信号でラッチされ、ラッチ回路L1と同様、自己整合的な動作となる。このように、スルーレートが変動しても、入力信号を正確なタイミングでラッチ回路に取り込むことができる。

この第１の実施の形態の効果を、図８の比較例を参照しつつ説明する。図８において、図１と同一の構成要素については同一の符号を付している。

この図８の比較例では、差動増幅回路２０’は、ストローブ信号ＤＱＳと、その相補信号であるストローブ信号ＢＤＱＳとを差動増幅し、その差動増幅信号ｂを出力するように構成されている。インバータ回路群５０’は、この差動増幅信号ｂに基づき、ストローブ信号ＤＱＳと同相の信号ＤＱＳｉと、逆相の信号／ＤＱＳｉとを生成する。信号の論理を簡略化して表す為、図１ではインバータ回路群５０’を４段縦列接続のインバータとして図示している。同様の信号の論理が得られるのであれば、ＮＡＮＤゲートやＮＯＲゲート等の論理回路、トランスミッションゲート、遅延回路等を更に挿入してもよい。データラッチ回路７０は、この信号ＤＱＳｉ、／ＤＱＳｉによりインバータＩＮＶ１、ＩＮＶ２を制御される。この構成によれば、ストローブ信号ＤＱＳとＢＤＱＳのクロスポイントが検出されることにより信号ｂの論理が変化する。この場合、ストローブ信号と参照電圧ＶＲＥＦとを差動増幅する方式に比べ、単位時間あたりの入力の電位差が大きくなる為、信号ｂのスルーレートを立たせることができ、結果として信号ＤＱＳｉ、／ＤＱＳｉの位相が早くなる（図９）。

しかし、入力信号ＩＯに関しては、入力信号ＩＯと参照電圧ＶＲＥＦとを差動増幅して差増増幅信号ａ、信号Ｄｉｎを出力する方式（シングルエンド方式）が採用されている。入力信号ＩＯについても相補信号／ＩＯを生成し、クロスポイントを検出する方式（ディファレンシャル方式）を採用することは、半導体記憶装置における入力データのピン数を増加させ、回路面積の増加に繋がるため、あまり現実的ではない。

上記のように、入力信号ＩＯに関してはシングルエンド方式を採用する一方で、ストローブ信号はストローブ信号ＤＱＳ、ＢＤＱＳの相補信号を採用すると、前述のように内部信号に大きな差が生じ、正確なデータラッチが困難になるという問題がある。
これに対し、本実施の形態によれば、入力信号ＩＯに関しては、入力信号ＩＯと参照電圧ＶＲＥＲとを差動増幅して論理変化を検出するシングルエンド方式により入力される一方で、ストローブ信号ＤＱＳ、ＢＤＱＳに関しても、同様に参照電圧ＶＲＥＦと差動増幅する方式が採用される。データラッチ回路７０が上記のように構成されることにより、スルーレートや位相差が自己整合的に調整され、従って正確に入力信号をラッチすることができる。

［第２の実施の形態］
次に、第２の実施の形態を図５を参照して説明する。

この図５に示す第２の実施の形態は、インバータＩＮＶ１、ＩＮＶ２への信号の位相が、第１の実施の形態とは反転しており且つ接続も入れ替わっている。すなわち、インバータＩＮＶ１においては、ＰＭＯＳトランジスタＱＰ８のゲートに信号ＤＱＳｉが入力され、ＮＭＯＳトランジスタＱＮ１０のゲートに信号ＢＤＱＳｉが入力される。インバータＩＮＶ２においては、ＰＭＯＳトランジスタＱＰ１０のゲートに信号ＢＤＱＳｉが入力され、ＮＭＯＳトランジスタＱＮ１２のゲートに信号ＤＱＳｉが入力される。入力信号Ｄｉｎの位相も第１の実施の形態とは反転しており、入力信号／ＤｉｎがトランジスタＱＰ７,ＱＮ１１,ＱＰ９,ＱＮ１３のゲートに入力される。

この第２の実施の形態の動作を図６Ａ〜図６Ｄに示す。この第２の実施の形態では、ストローブ信号ＤＱＳが”Ｌ”から”Ｈ”に上がるエッジにおいて、入力信号ＩＯが”Ｌ”から”Ｈ”に切り替わる場合、つまり回路内部的には信号/Ｄｉｎが”Ｈ”から“Ｌ“に切り替わる場合に、信号／ＤＱＳｉが”Ｌ”から”Ｈ“になることにより、ラッチ回路Ｌ１でデータがラッチされる。一方、入力信号ＩＯが”Ｈ”から”Ｌ”に切り替わる場合、つまり回路内部的には信号／Ｄｉｎが“Ｌ”から”Ｈ”に切り替わる場合には、信号ＢＤＱＳｉが”Ｈ”から”Ｌ”になることにより、ラッチ回路Ｌ１でデータがラッチされる。
一方、ストローブ信号ＤＱＳが”Ｈ”から”Ｌ”に立ち下がるエッジにおいて、入力信号ＩＯが”Ｈ”から”Ｌ”に切り替わる場合、つまり回路内部的には信号／Ｄｉｎが”Ｌ”から”Ｈ”に切り替わる場合に、信号ＤＱＳｉが”Ｈ”から”Ｌ”になることにより、ラッチ回路Ｌ２でデータがラッチされる。一方、入力信号ＩＯが”Ｌ”から”Ｈ”に切り替わる場合、つまり回路内部的には信号／Ｄｉｎが”Ｈ”から”Ｌ”に切り替わる場合には、信号ＢＤＱＳｉが”Ｌ”から”Ｈ”になることにより、ラッチ回路Ｌ２でデータがラッチされる。基本的な動作は第１の実施の形態と同様であるので、詳細な説明は省略する。この実施の形態によれば、第１の実施の形態と同様の効果を奏することができる。

図７は、第１の実施の形態の入力回路を示す回路図である。一般的に入力信号Ｄｉｎをラッチする回路はＰＭＯＳトランジスタＱＰ８、ＮＭＯＳトランジスタＱＮ１０よりもＰＭＯＳトランジスタＱＰ１２、ＮＭＯＳトランジスタＱＮ１４の方が支配的になることが多く、回路的には信号／ＢＤＱＳ、／ＤＱＳは入力信号Ｄｉｎに比べラッチ回路の遅延分であるインバータ２段分遅いタイミングで作られることが多い。図７ではＰＭＯＳトランジスタＱＰ８とＮＭＯＳトランジスタＱＮ１４、ＮＭＯＳトランジスタＱＮ１０とＰＭＯＳトランジスタＱＰ１２のゲートが同一ノードで書かれているが、ほぼ同じ位相であれば同一ノードでなくても良い。例えばＮＭＯＳトランジスタＱＮ１４（ＰＭＯＳトランジスタＱＰ１２）のゲート入力はトランジスタＰＭＯＳトランジスタＱＰ８（ＮＭＯＳトランジスタＱＮ１０）よりインバータ１〜２段分遅い信号になっていても構わない。なお図７では、ラッチ回路Ｌ１のみを図示しているが、ラッチ回路Ｌ２も同様の構成とすることができる。

この実施の形態のラッチ回路Ｌ１のインバータＩＮＶ２は、電源電圧端子と接地電圧端子との間に直列接続されたＰＭＯＳトランジスタＱＰ１１、ＱＰ１２、ＮＭＯＳトランジスタＱＮ１４、ＱＮ１５を備えている。ＰＭＯＳトランジスタＱＰ１１、ＮＭＯＳトランジスタＱＮ１５のゲートには、インバータＩＮＶ３の出力端子が接続され、これらのゲートはラッチ回路Ｌ１のデータノードとして機能している。また、ＰＭＯＳトランジスタＱＰ１２、ＮＭＯＳトランジスタＱＮ１４Ｎのゲートには、それぞれ信号／ＤＱＳｉ、／ＢＤＱＳｉが入力されている。これにより、ラッチ回路Ｌ１は、データをラッチすべきタイミングにおいてのみ動作可能な状態となる。この第３の実施の形態によれば、ラッチ回路Ｌ１、Ｌ２でのラッチ動作を適切なタイミングで実行することができる。

以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
例えば、上記の実施の形態では、第１乃至第３の入力回路を差動増幅回路により構成したが、これをインバータで置き換えてもよい。入力回路がインバータの場合は、参照信号ではなく回路自身のしきい値によって、入力信号に対する出力信号が決定される。

１０、２０、３０・・・差動増幅回路、 ４０，５０，６０・・・インバータ回路、 ７０・・・データラッチ回路。

Claims (5)

1. 入力信号を検知して前記入力信号と同相の第１出力信号を出力する第１入力回路と、
   第１ストローブ信号を検知して第２出力信号を出力する第２入力回路と、
   前記第１ストローブ信号を反転した第２ストローブ信号を検知して第３出力信号を出力する第３入力回路と、
   第１ラッチ回路及び第２ラッチ回路を含み、前記第１出力信号、前記第２出力信号及び前記第３出力信号に基づき、前記第１ラッチ回路又は前記第２ラッチ回路のいずれか一方に前記第１出力信号をラッチさせ、他方への前記第１出力信号の入力を許容するように構成されたデータラッチ回路と
   を備えたことを特徴とする入力回路。
2. 前記データラッチ回路は、
   前記第１出力信号、前記第２出力信号、及び前記第３出力信号を入力端子に供給され前記第１ラッチ回路に出力信号を供給する第１インバータ回路と、
   前記第１出力信号、前記第２出力信号、及び前記第３出力信号を入力端子に供給され前記第２ラッチ回路に出力信号を供給する第２インバータ回路と
   を更に備えた
   ことを特徴とする請求項１記載の入力回路。
3. 前記第１インバータ回路、及び前記第２インバータ回路は、第１ＰＭＯＳトランジスタ、第２ＰＭＯＳトランジスタ、第１ＮＭＯＳトランジスタ、及び第２ＮＭＯＳトランジスタを直列接続して構成され、
   前記第１インバータ回路及び前記第２インバータ回路のいずれか一方は、前記第１ＰＭＯＳトランジスタ及び前記第２ＮＭＯＳトランジスタのゲートに前記第１出力信号を供給される一方、前記第２ＰＭＯＳトランジスタに前記第３出力信号を供給され、前記第１ＮＭＯＳトランジスタに前記第２出力信号を供給さるように構成され、
   前記第１インバータ回路及び前記第２インバータ回路の他方は、前記第１ＰＭＯＳトランジスタ及び前記第２ＮＭＯＳトランジスタのゲートに前記第１出力信号を供給される一方、前記第２ＰＭＯＳトランジスタに前記第２出力信号を供給され、前記第１ＮＭＯＳトランジスタに前記第３出力信号を供給されるように構成された
   ことを特徴とする請求項２記載の入力回路。
4. 前記第２出力信号は前記第１ストローブ信号と逆相の信号であり、前記第３出力信号は前記第２ストローブ信号と逆相の信号であることを特徴とする請求項１乃至３記載の入力回路。
5. 第１ラッチ回路又は前記第２ラッチ回路は、第３ＰＭＯＳトランジスタ、第４ＰＭＯＳトランジスタ、第３ＮＭＯＳトランジスタ、及び第４ＮＭＯＳトランジスタを直列接続して構成されたインバータを有し、
   前記第３ＰＭＯＳトランジスタ及び前記第４ＮＭＯＳトランジスタのゲートは、データノードとして機能し、
   前記第４ＰＭＯＳトランジスタ及び前記第３ＮＭＯＳトランジスタは、前記第２出力信号及び前記第３出力信号に基づいて導通制御される
   ことを特徴とする請求項１乃至４記載の入力回路。
   

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