WO2014189050A1 - 半導体装置 - Google Patents

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嵩之 藤原
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ピーエスフォー ルクスコ エスエイアールエル
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    • H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
    • H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
    • H03K5/2481—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage

Definitions

  • the present invention is based on the priority claim of Japanese patent application: Japanese Patent Application No. 2013-108581 (filed on May 23, 2013), the entire contents of which are incorporated herein by reference. Shall.
  • the present invention relates to a semiconductor device, and more particularly to a configuration technique of an input circuit in the semiconductor device.
  • Patent Document 1 discloses an input receiver circuit for transmitting a signal input from outside in a semiconductor memory device or the like (see FIG. 7).
  • N channel MOS transistors 117 and 118 are provided in parallel with N channel MOS transistors 113 and 114, and P channel MOS transistors 119 and 120 are provided in parallel with P channel MOS transistors 115 and 116.
  • VIN input signal
  • P channel MOS transistors 119 and 120 are provided in parallel with P channel MOS transistors 115 and 116.
  • Such an input receiver circuit is known as a QCR (Quad Couple Receiver) circuit.
  • N channel MOS transistors 111 and 112 activate the QCR circuit when activation signal 110 is at H level.
  • the inverter circuit 121 outputs a signal output VOUT obtained by inverting the drain signal of the N-channel MOS transistor 114.
  • Patent Document 2 discloses a complementary differential input buffer of a semiconductor memory device (see FIG. 8).
  • the input buffer includes a first MOS transistor 321 that receives the first external signal Vin1 and a second MOS transistor 322 that receives the second external signal Vin2, and amplifies the voltage difference between the first and second external signals Vin1 and Vin2.
  • a first differential amplifier 311 that outputs the first intermediate output Vout1, a third MOS transistor 331 that inputs the first external signal Vin1, and a fourth MOS transistor 332 that inputs the second external signal.
  • a second differential amplifying unit 312 that amplifies the voltage difference between the second external signals Vin1 and Vin2 and outputs the second intermediate output Vout2 as a second intermediate output Vout2, and the first differential output Vout1 of the first differential amplifying unit 311
  • the second intermediate output Vout2 of the second differential amplifier 312 is combined and output as one output signal.
  • the MOS transistors 333 and 334 constitute a current mirror circuit serving as a load for the first MOS transistor 321 and the second MOS transistor 322.
  • the MOS transistors 323 and 324 constitute a current mirror circuit serving as a load for the third MOS transistor 331 and the fourth MOS transistor 332.
  • Such an input buffer is known as a CMA (Current Mirror Amplifier) circuit.
  • FIG. 5 is a diagram showing the followability of the input signal (VIN in FIG. 7, Vin1 in FIG. 8) and the reference voltage (VREF in FIG. 7, Vin2 in FIG. 8) in the QCR circuit and the CMA circuit.
  • the horizontal axis represents the change amount ⁇ Vref of the reference voltage Vref
  • the vertical axis represents the change amount margin from the threshold value (VIHL) for recognizing the input signal as a logic high level.
  • the QCR circuit has a characteristic that even if the reference potential supplied to one input terminal fluctuates, the threshold value of the input circuit hardly fluctuates.
  • the CMA circuit has a characteristic that when the reference voltage supplied to one input terminal varies, the threshold value of the input circuit follows the variation of the reference voltage.
  • FIG. 6 is a diagram showing the tracking error at the center of FIG. 5 as an absolute value. As shown in FIG. 6, in terms of the tracking error with respect to the reference voltage, the QCR circuit has a larger tracking error than the CMA circuit.
  • semiconductor devices including an input circuit are used in various devices such as personal computers, servers, and mobile phones, and there are many suppliers who supply these final products to the market as users of the semiconductor devices.
  • One user needs an input circuit having a characteristic that the threshold value hardly changes with respect to the change in the reference potential, and another user has a characteristic that the threshold value follows the change in the reference potential. Requires an input circuit.
  • the characteristics required for the input circuit may differ depending on the user.
  • a semiconductor device includes first and second input terminals, a first transistor having a control terminal connected to the first input terminal, and a control terminal having the second input terminal.
  • a second transistor connected to the input terminal of the first transistor, a third transistor connected to the first and second transistors, and a third transistor having a control terminal connected to each other at the first node;
  • a fifth transistor having a terminal connected to the first input terminal, a sixth transistor connected to the second input terminal, and a control terminal connected to the fifth and sixth transistors, respectively;
  • a control terminal including seventh and eighth transistors connected to each other at a second node, and a switch connected between the first node and the second node.
  • an input circuit having high versatility and a simple configuration can be realized.
  • FIG. 1 is a block diagram showing a configuration of a semiconductor device according to a first example.
  • FIG. 3 is a circuit diagram of an input circuit according to the first embodiment. It is a block diagram which shows the structure of a reference voltage monitor circuit. It is a block diagram which shows the structure of the semiconductor device which concerns on a 2nd Example. It is a figure which shows the tracking property of the input signal and reference voltage in a QCR circuit and a CMA circuit. It is the figure which represented the tracking error in the center part of FIG. 5 by the absolute value.
  • 10 is a circuit diagram of an input receiver circuit described in Patent Document 1.
  • FIG. 10 is a circuit diagram of an input buffer described in Patent Literature 2.
  • FIG. 10 is a circuit diagram of an input buffer described in Patent Literature 2.
  • a semiconductor device includes a first transistor (IN1 and Vref in FIG. 2) and a first transistor (MN1 in FIG. 2) having a control terminal connected to the first input terminal.
  • an input circuit is formed which becomes a QCR circuit when the switch is short-circuited and becomes a CMA circuit when the switch is opened. Therefore, an input circuit having high versatility and a simple configuration can be realized.
  • a detection circuit that detects a potential of a second input terminal, turns off a switch when the potential is included in a predetermined range, and turns on a switch when the potential is out of the predetermined range. (Corresponding to 15 in FIG. 1) may be further provided.
  • the predetermined range may include an intermediate value between the voltages of the first and second power supplies.
  • the semiconductor device may further include a register (12a in FIG. 4) for setting an operation mode, and the switch may be turned on when the register is set to a predetermined mode.
  • FIG. 1 is a block diagram showing the configuration of the semiconductor device according to the first embodiment.
  • a semiconductor device 10 is a memory including an input / output circuit 11, a mode register 12, a read / write control circuit 13, a memory cell array 14, and a reference voltage monitor circuit 15, for example, a DRAM (Dynamic Random Access Memory).
  • DRAM Dynamic Random Access Memory
  • the input / output circuit 11 receives a control signal CTL, a command signal CMD, an address signal ADD, and a data signal DQ from the outside, is buffered and binarized, and is input to the mode register 12 and the read / write control circuit 13 Functions as a circuit.
  • the input / output circuit 11 receives a reference voltage Vref from the outside, and binarizes the input signal depending on whether the voltage level of the input signal is higher or lower than the reference voltage Vref. Further, the input / output circuit 11 receives the selection signal SWCTL from the reference voltage monitor circuit 15 and switches the operation of the input circuit according to the selection signal SWCTL.
  • the input / output circuit 11 also functions as an output circuit that buffers the data signal output from the read / write control circuit 13 and outputs it as a data signal DQ to the outside.
  • the mode register 12 is a register for setting an operation mode, and outputs a mode signal MD generated based on the command signal CMD and the address signal ADD to the read / write control circuit 13.
  • the read / write control circuit 13 controls to write the data signal DQ inputted from the outside to the cell in the memory cell array 14 specified by the address signal ADD.
  • the mode signal MD indicates the read mode, control is performed so that the data signal read from the cell in the memory cell array 14 specified by the address signal ADD is read to the outside as the data signal DQ.
  • the reference voltage monitor circuit 15 functions as a detection circuit that receives a reference voltage Vref from the outside and outputs a selection signal SWCTL having a logical value corresponding to whether or not the reference voltage Vref is included in a predetermined range.
  • FIG. 2 is a circuit diagram of the input circuit according to the first embodiment.
  • the input circuit 11a shown in FIG. 2 corresponds to one input circuit in the input / output circuit 11 of FIG.
  • the input circuit 11a of FIG. 2 includes NMOS transistors MN1 to MN5, PMOS transistors MP1 to MP5, and an inverter circuit INV1.
  • the NMOS transistor MN1 has a drain connected to each of the drain of the PMOS transistor MP1, the drain of the NMOS transistor MN3, and the drain of the PMOS transistor MP3, receives the input signal IN at the gate, and grounds the source.
  • the NMOS transistor MN2 has a drain connected to the drain and gate of the PMOS transistor MP4 and the node N1, receives the reference voltage Vref at the gate, and grounds the source.
  • the PMOS transistor MP1 outputs the output signal OUT from the drain, receives the input signal IN at the gate, and connects the source to the power supply VDD.
  • the PMOS transistor MP2 has a drain connected to the drain and gate of the NMOS transistor MN4 and the node N2, receives a reference voltage Vref at the gate, and connects a source to the power supply VDD.
  • the NMOS transistor MN3 has a gate connected to the node N2 and a source grounded.
  • NMOS transistor MN4 has its source grounded.
  • the PMOS transistor MP3 has a gate connected to the node N1 and a source connected to the power supply VDD.
  • the NMOS transistor MN4 has a source connected to the power supply VDD.
  • the NMOS transistor MN5 has one of the drain and source connected to the node N1, the other drain and source connected to the node N2, and the gate connected to the output of the inverter circuit INV1 that logically inverts the selection signal SWCTL.
  • the PMOS transistor MP5 has one of the drain and source connected to the node N1, the other drain and source connected to the node N2, and the gate receiving the selection signal SWCTL.
  • the PMOS transistor MP5 forms a transfer gate that functions as a switch together with the NMOS transistor MN5.
  • the input circuit 11a in FIG. 2 is a QCR circuit. That is, the transistors MN1 to MN4 and MP1 to MP4 in FIG. 2 correspond to the transistors 114, 113, 118, 117, 120, 119, 116, and 115 in FIG.
  • the input circuit 11a in FIG. 2 is a CMA circuit. That is, the transistors MN1 to MN4 and MP1 to MP4 in FIG. 2 correspond to the transistors 321 to 324 and 331 to 334 in FIG.
  • the input circuit 11a becomes a QCR circuit only by turning on the switch added to the CMA circuit. Therefore, an input circuit with a simple configuration is realized.
  • FIG. 3 is a block diagram showing the configuration of the reference voltage monitor circuit 15.
  • the reference voltage monitor circuit 15 inputs a reference voltage Vref, 0.51 ⁇ VDD which is 0.51 times the voltage of the power supply VDD, and 0.49 ⁇ VDD which is 0.49 times the voltage of the power supply VDD. To do.
  • the reference voltage monitor circuit 15 outputs an H level as the selection signal SWCTL when 0.51 ⁇ VDD> Vref> 0.49 ⁇ VDD.
  • the input circuit 11a in FIG. 2 operates as a CMA circuit.
  • the reference voltage monitor circuit 15 outputs an L level as the selection signal SWCTL when 0.51 ⁇ VDD ⁇ Vref or Vref ⁇ 0.49 ⁇ VDD.
  • the input circuit 11a in FIG. 2 operates as a QCR circuit.
  • Vref is in the range of ⁇ 10%
  • ⁇ Vref is in the range of ⁇ 75 mV to +75 mV.
  • FIG. 6 is a plot of the difference from each ideal value of the circuit as an absolute value.
  • the QCR circuit sets the threshold Vref tracking error of 10 mV. It turns out that it will exceed and spec out.
  • the characteristics of the CMA circuit are within specifications.
  • the input circuit may be operated as a CMA circuit at Vref ⁇ 10%.
  • the input circuit may be operated as a QCR circuit in order to operate the semiconductor device more stably.
  • whether the input circuit 11a is a CMA circuit or a QCR circuit can be set according to whether or not the reference voltage Vref is included in a predetermined range. It is.
  • the predetermined range preferably includes 0.5 ⁇ VDD. In the above description, the predetermined range is 0.51 ⁇ VDD to 0.49 ⁇ VDD. However, these numerical values are merely examples and are not limited.
  • FIG. 4 is a block diagram showing the configuration of the semiconductor device according to the second embodiment.
  • the semiconductor device 10a of FIG. 4 eliminates the reference voltage monitor circuit 15 of FIG. 1, and includes a mode register 12a instead of the mode register 12 of FIG.
  • the mode register 12a has an input circuit selection mode for setting the selection signal SWCTL to the H or L level based on the command signal CMD and the address signal ADD in addition to the function of the mode register 12 of FIG.
  • the semiconductor device of the second embodiment it is possible to select whether the input circuit 11a is a QCR circuit or a CMA circuit by setting the input circuit selection mode of the mode register 12a.

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Abstract

　本発明は、汎用性が高く、構成が簡単な入力回路を実現する。第１及び第２の入力端子と、制御端子が前記第１の入力端子に接続された第１のトランジスタと、制御端子が前記第２の入力端子に接続された第２のトランジスタと、前記第１及び第２のトランジスタにそれぞれ接続され、且つ、制御端子が第１のノードで互いに接続された第３及び第４のトランジスタと、制御端子が前記第１の入力端子に接続された第５のトランジスタと、制御端子が前記第２の入力端子に接続された第６のトランジスタと、前記第５及び第６のトランジスタにそれぞれ接続され、且つ、制御端子が第２のノードで互いに接続された第７及び第８のトランジスタと、前記第１のノードと前記第２のノードとの間に接続されたスイッチと、を含む。

Description

半導体装置
［関連出願についての記載］
　本発明は、日本国特許出願：特願２０１３－１０８５８１号（２０１３年５月２３日出願）の優先権主張に基づくものであり、同出願の全記載内容は引用をもって本書に組み込み記載されているものとする。
　本発明は、半導体装置に係り、特に、半導体装置における入力回路の構成技術に係る。
　半導体装置における入力回路には、様々なものが知られている。
　例えば、特許文献１には、半導体記憶装置等において外部から入力される信号を内部に伝達するための入力レシーバ回路が開示されている（図７参照）。この入力レシーバ回路は、ＮチャネルＭＯＳトランジスタ１１３、１１４に並列にＮチャネルＭＯＳトランジスタ１１７、１１８を設け、ＰチャネルＭＯＳトランジスタ１１５、１１６に並列にＰチャネルＭＯＳトランジスタ１１９、１２０を設ける。入力信号（ＶＩＮ）をＮチャネルＭＯＳトランジスタ１１４のみでなく、ＰチャネルＭＯＳトランジスタ１２０でも補助的に増幅することにより基準電圧（ＶＲＥＦ）が最小の場合におけるゲインを確保するとともに基準電圧自体の増幅効果を抑える。このような入力レシーバ回路は、ＱＣＲ（Ｑｕａｄ　Ｃｏｕｐｌｅ　Ｒｅｃｅｉｖｅｒ）回路として知られている。なお、ＮチャネルＭＯＳトランジスタ１１１、１１２は、活性化信号１１０がＨレベルの場合にＱＣＲ回路を活性化させる。また、インバータ回路１２１は、ＮチャネルＭＯＳトランジスタ１１４のドレインの信号を反転した信号出力ＶＯＵＴを出力する。
　また、特許文献２において、半導体メモリ装置の相補型差動入力バッファが開示されている（図８参照）。この入力バッファは、第１外部信号Ｖｉｎ１を入力する第１ＭＯＳトランジスタ３２１及び第２外部信号Ｖｉｎ２を入力する第２ＭＯＳトランジスタ３２２を備え、前記第１及び第２外部信号Ｖｉｎ１，Ｖｉｎ２の電圧差を増幅して第１中間出力Ｖｏｕｔ１として出力する第１差動増幅部３１１と、前記第１外部信号Ｖｉｎ１を入力する第３ＭＯＳトランジスタ３３１及び前記第２外部信号を入力する第４ＭＯＳトランジスタ３３２を備え、前記第１及び第２外部信号Ｖｉｎ１，Ｖｉｎ２の電圧差を増幅して第２中間出力Ｖｏｕｔ２として出力する第２差動増幅部３１２とを具備し、前記第１差動増幅部３１１の第１中間出力Ｖｏｕｔ１と前記第２差動増幅部３１２の第２中間出力Ｖｏｕｔ２とが合わせられて一つの出力信号として出力される。なお、ＭＯＳトランジスタ３３３、３３４は、第１ＭＯＳトランジスタ３２１及び第２ＭＯＳトランジスタ３２２の負荷となるカレントミラー回路を構成する。また、ＭＯＳトランジスタ３２３、３２４は、第３ＭＯＳトランジスタ３３１及び第４ＭＯＳトランジスタ３３２の負荷となるカレントミラー回路を構成する。このような入力バッファは、ＣＭＡ（Ｃｕｒｒｅｎｔ　Ｍｉｒｒｏｒ　Ａｍｐｌｉｆｉｅｒ）回路として知られている。
特開平１１－２６６１５２号公報 特開２０００－３０６３８５号公報
　以下の分析は本発明において与えられる。
　ここで、特許文献１に開示されているＱＣＲ回路および特許文献２に開示されているＣＭＡ回路の特性について説明する。図５は、ＱＣＲ回路およびＣＭＡ回路における入力信号（図７のＶＩＮ、図８のＶｉｎ１）と基準電圧（図７のＶＲＥＦ、図８のＶｉｎ２）の追従性を示す図である。図５において、横軸は基準電圧Ｖｒｅｆの変化量ΔＶｒｅｆを表し、縦軸は入力信号を論理ハイレベルと認識する閾値（ＶＩＨＬ）からの変化量ｍａｒｇｉｎを表す。
　図５に示すように、ＱＣＲ回路は、一方の入力端子に供給される基準電位が変動しても、入力回路の閾値が変動し難いという特性を備えている。一方、ＣＭＡ回路は、ＱＣＲ回路とは対照的に、一方の入力端子に供給される基準電圧が変動した場合に、入力回路の閾値が基準電圧の変動に追従するという特性を備えている。
　図６は、図５の中心部における追従誤差を絶対値で表した図である。図６に示すとおり、基準電圧に対する追従誤差という見方をすると、ＱＣＲ回路は、ＣＭＡ回路に比べて追従誤差が大きくなる。
　ところで、入力回路を備える半導体装置は、パーソナルコンピュータ、サーバ、携帯電話等の様々な装置に用いられており、これら最終製品を市場に供給する多数の供給者が半導体装置のユーザとして存在する。あるユーザは、基準電位の変動に対してしきい値が変化し難い特性を有する入力回路を必要とし、また、別のあるユーザは、基準電位の変動に対してしきい値が追従する特性を有する入力回路を必要とする。このように、ユーザに応じて入力回路に要求する特性が異なる場合がある。
　この場合、ユーザ毎の異なる要求に対して、それぞれ個別のチップを設計し、製造することは、半導体装置の製造コストの大幅な増加に繋がってしまう。
　本発明の１つのアスペクト（側面）に係る半導体装置は、第１及び第２の入力端子と、制御端子が前記第１の入力端子に接続された第１のトランジスタと、制御端子が前記第２の入力端子に接続された第２のトランジスタと、前記第１及び第２のトランジスタにそれぞれ接続され、且つ、制御端子が第１のノードで互いに接続された第３及び第４のトランジスタと、制御端子が前記第１の入力端子に接続された第５のトランジスタと、制御端子が前記第２の入力端子に接続された第６のトランジスタと、前記第５及び第６のトランジスタにそれぞれ接続され、且つ、制御端子が第２のノードで互いに接続された第７及び第８のトランジスタと、前記第１のノードと前記第２のノードとの間に接続されたスイッチと、を含む。
　本発明によれば、汎用性が高く、構成が簡単な入力回路を実現することができる。
第１の実施例に係る半導体装置の構成を示すブロック図である。 第１の実施例に係る入力回路の回路図である。 基準電圧モニタ回路の構成を示すブロック図である。 第２の実施例に係る半導体装置の構成を示すブロック図である。 ＱＣＲ回路およびＣＭＡ回路における入力信号と基準電圧の追従性を示す図である。 図５の中心部における追従誤差を絶対値で表した図である。 特許文献１に記載の入力レシーバ回路の回路図である。 特許文献２に記載の入力バッファの回路図である。
　以下、本発明を実施するための形態について、概説する。なお、以下の概説に付記した図面参照符号は、専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。
　一実施形態に係る半導体装置は、第１及び第２の入力端子（図２のＩＮ及びＶｒｅｆ）と、制御端子が前記第１の入力端子に接続された第１のトランジスタ（図２のＭＮ１）と、制御端子が前記第２の入力端子に接続された第２のトランジスタ（図２のＭＮ２）と、前記第１及び第２のトランジスタにそれぞれ接続され、且つ、制御端子が第１のノード（図２のＮ１）で互いに接続された第３及び第４のトランジスタ（図２のＭＰ３、ＭＰ４）と、制御端子が前記第１の入力端子に接続された第５のトランジスタ（図２のＭＰ１）と、制御端子が前記第２の入力端子に接続された第６のトランジスタ（図２のＭＰ２）と、前記第５及び第６のトランジスタにそれぞれ接続され、且つ、制御端子が第２のノード（図２のＮ２）で互いに接続された第７及び第８のトランジスタ（図２のＭＮ３、４）と、前記第１のノードと前記第２のノードとの間に接続されたスイッチ（図２のＭＰ５及び／またはＭＮ５）と、を含む。
　このような半導体装置によれば、スイッチを短絡すればＱＣＲ回路となり、スイッチを開放すればＣＭＡ回路となる入力回路が構成される。したがって、汎用性が高く、構成が簡単な入力回路を実現することができる。
　半導体装置において、第２の入力端子の電位を検知し、該電位が所定の範囲に含まれる場合にスイッチをオフとし、該電位が所定の範囲外である場合にスイッチをオンとする検知回路（図１の１５に相当）をさらに備えるようにしてもよい。
　半導体装置において、所定の範囲は、第１および第２の電源の電圧の中間値を含むようにしてもよい。
　半導体装置において、動作モードを設定するレジスタ（図４の１２ａ）をさらに備え、レジスタが所定のモードに設定されている場合にスイッチをオンとするようにしてもよい。
　以下、実施例に即し、図面を参照して詳しく説明する。
　図１は、第１の実施例に係る半導体装置の構成を示すブロック図である。図１において、半導体装置１０は、入出力回路１１、モードレジスタ１２、リード／ライト制御回路１３、メモリセルアレイ１４、基準電圧モニタ回路１５を備えるメモリ、例えばＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）である。
　入出力回路１１は、外部から制御信号ＣＴＬ、コマンド信号ＣＭＤ、アドレス信号ＡＤＤ、データ信号ＤＱを入力して、バッファリングして２値化し、モードレジスタ１２およびリード／ライト制御回路１３に出力する入力回路として機能する。また、入出力回路１１は、外部から基準電圧Ｖｒｅｆを入力し、入力信号の電圧レベルが基準電圧Ｖｒｅｆより高いか低いかに応じて入力信号の２値化を行う。さらに、入出力回路１１は、基準電圧モニタ回路１５から選択信号ＳＷＣＴＬを入力し、選択信号ＳＷＣＴＬに応じて入力回路の動作を切り替える。
　また、入出力回路１１は、リード／ライト制御回路１３から出力されるデータ信号をバッファリングし、外部にデータ信号ＤＱとして出力する出力回路としても機能する。
　モードレジスタ１２は、動作モードを設定するレジスタであり、コマンド信号ＣＭＤおよびアドレス信号ＡＤＤに基づいて生成したモード信号ＭＤをリード／ライト制御回路１３に出力する。
　リード／ライト制御回路１３は、モード信号ＭＤが書き込みモードを示す場合には、アドレス信号ＡＤＤで指定されるメモリセルアレイ１４中のセルに対し、外部から入力したデータ信号ＤＱを書き込むように制御する。また、モード信号ＭＤが読み出しモードを示す場合には、アドレス信号ＡＤＤで指定されるメモリセルアレイ１４中のセルから読み出したデータ信号を、外部にデータ信号ＤＱとして読み出すように制御する。
　基準電圧モニタ回路１５は、外部から基準電圧Ｖｒｅｆを入力し、基準電圧Ｖｒｅｆが所定の範囲に含まれか否かに応じた論理値を有する選択信号ＳＷＣＴＬを出力する検知回路として機能する。
　図２は、第１の実施例に係る入力回路の回路図である。図２に示す入力回路１１ａは、図１の入出力回路１１における一つの入力回路に相当する。図２の入力回路１１ａは、ＮＭＯＳトランジスタＭＮ１～ＭＮ５、ＰＭＯＳトランジスタＭＰ１～ＭＰ５、インバータ回路ＩＮＶ１を備える。
　ＮＭＯＳトランジスタＭＮ１は、ドレインをＰＭＯＳトランジスタＭＰ１のドレイン、ＮＭＯＳトランジスタＭＮ３のドレイン、ＰＭＯＳトランジスタＭＰ３のドレインのそれぞれに接続し、ゲートに入力信号ＩＮを受け、ソースを接地する。
　ＮＭＯＳトランジスタＭＮ２は、ドレインをＰＭＯＳトランジスタＭＰ４のドレインおよびゲート並びにノードＮ１に接続し、ゲートに基準電圧Ｖｒｅｆを受け、ソースを接地する。
　ＰＭＯＳトランジスタＭＰ１は、ドレインから出力信号ＯＵＴを出力し、ゲートに入力信号ＩＮを受け、ソースを電源ＶＤＤに接続する。
　ＰＭＯＳトランジスタＭＰ２は、ドレインをＮＭＯＳトランジスタＭＮ４のドレインおよびゲート並びにノードＮ２に接続し、ゲートに基準電圧Ｖｒｅｆを受け、ソースを電源ＶＤＤに接続する。
　ＮＭＯＳトランジスタＭＮ３は、ゲートをノードＮ２に接続し、ソースを接地する。
　ＮＭＯＳトランジスタＭＮ４は、ソースを接地する。
　ＰＭＯＳトランジスタＭＰ３は、ゲートをノードＮ１に接続し、ソースを電源ＶＤＤに接続する。
　ＮＭＯＳトランジスタＭＮ４は、ソースを電源ＶＤＤに接続する。
　ＮＭＯＳトランジスタＭＮ５は、ドレインおよびソースの一方をノードＮ１に接続し、ドレインおよびソースの他方をノードＮ２に接続し、選択信号ＳＷＣＴＬを論理反転するインバータ回路ＩＮＶ１の出力にゲートを接続する。
　ＰＭＯＳトランジスタＭＰ５は、ドレインおよびソースの一方をノードＮ１に接続し、ドレインおよびソースの他方をノードＮ２に接続し、ゲートに選択信号ＳＷＣＴＬを受ける。ＰＭＯＳトランジスタＭＰ５は、ＮＭＯＳトランジスタＭＮ５と共にスイッチとして機能するトランスファゲートを構成する。
　以上のような構成の入力回路１１ａにおいて、選択信号ＳＷＣＴＬがＬレベルである場合、ＮＭＯＳトランジスタＭＮ５、ＰＭＯＳトランジスタＭＰ５がオンとなり、ノードＮ１、Ｎ２間が短絡状態となる。したがって、図２の入力回路１１ａは、ＱＣＲ回路となる。すなわち、図２におけるトランジスタＭＮ１～ＭＮ４、ＭＰ１～ＭＰ４がそれぞれ図７におけるトランジスタ１１４、１１３、１１８、１１７、１２０、１１９、１１６、１１５に対応する。
　一方、選択信号ＳＷＣＴＬがＨレベルである場合、ＮＭＯＳトランジスタＭＮ５、ＰＭＯＳトランジスタＭＰ５がオフとなり、ノードＮ１、Ｎ２間が開放状態となる。したがって、図２の入力回路１１ａは、ＣＭＡ回路となる。すなわち、図２におけるトランジスタＭＮ１～ＭＮ４、ＭＰ１～ＭＰ４がそれぞれ図８におけるトランジスタ３２１～３２４、３３１～３３４に対応する。
　以上のように、入力回路１１ａは、ＣＭＡ回路に追加されたスイッチをオンとするだけでＱＣＲ回路になる。したがって、構成が簡単な入力回路が実現される。
　次に、基準電圧モニタ回路１５について説明する。図３は、基準電圧モニタ回路１５の構成を示すブロック図である。図３において、基準電圧モニタ回路１５は、基準電圧Ｖｒｅｆ、電源ＶＤＤの電圧の０．５１倍である０．５１×ＶＤＤ、電源ＶＤＤの電圧の０．４９倍である０．４９×ＶＤＤを入力する。
　基準電圧モニタ回路１５は、０．５１×ＶＤＤ＞Ｖｒｅｆ＞０．４９×ＶＤＤの場合、選択信号ＳＷＣＴＬとしてＨレベルを出力する。この場合、図２の入力回路１１ａは、ＣＭＡ回路として動作する。
　また、基準電圧モニタ回路１５は、０．５１×ＶＤＤ＜ＶｒｅｆまたはＶｒｅｆ＜０．４９×ＶＤＤの場合、選択信号ＳＷＣＴＬとしてＬレベルを出力する。この場合には、図２の入力回路１１ａは、ＱＣＲ回路として動作する。
　具体的にＶｒｅｆ＝０．７５Ｖ（ＶＤＤ＝１．５Ｖ）とし、Ｖｒｅｆが±１０％の範囲、即ち、ΔＶｒｅｆが－７５ｍＶ～＋７５ｍＶの範囲を抜き出し、さらに、図５のΔＶｒｅｆと、ＱＣＲ回路およびＣＭＡ回路のそれぞれの理想値との差を絶対値としてプロットしたのが図６である。ここで、図６において、ユーザが破線ＳＰで示す「Ｖｒｅｆ±１０％で、しきい値のＶｒｅｆ追従誤差１０ｍＶ以内」というスペックを課した場合、ＱＣＲ回路では、しきい値のＶｒｅｆ追従誤差１０ｍＶを越えてしまいスペックアウトしてしまうことがわかる。一方、ＣＭＡ回路は、その特性がスペック内に収まっている。
　従って、スペックを満足させるためには、Ｖｒｅｆ±１０％で入力回路をＣＭＡ回路として動作させればよい。また、Ｖｒｅｆ±１０％より外の範囲（ユーザによる規格が課されていない範囲）では、半導体装置をより安定動作させるために、入力回路をＱＣＲ回路として動作させればよい。
　第１の実施例の半導体装置によれば、入力回路１１ａをＣＭＡ回路とするか、ＱＣＲ回路とするかを、基準電圧Ｖｒｅｆが所定の範囲に含まれるか否かに応じて設定することが可能である。なお、所定の範囲には、０．５×ＶＤＤを含むことが好ましい。また、上記で所定の範囲を、０．５１×ＶＤＤ～０．４９×ＶＤＤとしたが、これらの数値は一例であり、限定されるものではない。
　図４は、第２の実施例に係る半導体装置の構成を示すブロック図である。図４において、図１と同一の符号は、同一物を表し、その説明を省略する。図４の半導体装置１０ａは、図１の基準電圧モニタ回路１５を廃し、図１のモードレジスタ１２に替えてモードレジスタ１２ａを備える。
　モードレジスタ１２ａは、図１のモードレジスタ１２の機能に加え、コマンド信号ＣＭＤおよびアドレス信号ＡＤＤに基づいて選択信号ＳＷＣＴＬをＨまたはＬレベルに設定する入力回路選択モードを有する。
　第２の実施例の半導体装置によれば、入力回路１１ａをＱＣＲ回路とするか、ＣＭＡ回路とするかを、モードレジスタ１２ａの入力回路選択モードの設定によって選択することが可能である。
　なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の全開示の枠内において種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。特に、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。
１０、１０ａ　半導体装置
１１　入出力回路
１１ａ　入力回路
１２、１２ａ　モードレジスタ
１３　リード／ライト制御回路
１４　メモリセルアレイ
１５　基準電圧モニタ回路
ＩＮＶ１　インバータ回路
ＭＮ１～ＭＮ５　ＮＭＯＳトランジスタ
ＭＰ１～ＭＰ５　ＰＭＯＳトランジスタ

Claims (8)

  1. 　第１及び第２の入力端子と、
    　制御端子が前記第１の入力端子に接続された第１のトランジスタと、
    　制御端子が前記第２の入力端子に接続された第２のトランジスタと、
    　前記第１及び第２のトランジスタにそれぞれ接続され、且つ、制御端子が第１のノードで互いに接続された第３及び第４のトランジスタと、
    　制御端子が前記第１の入力端子に接続された第５のトランジスタと、
    　制御端子が前記第２の入力端子に接続された第６のトランジスタと、
    　前記第５及び第６のトランジスタにそれぞれ接続され、且つ、制御端子が第２のノードで互いに接続された第７及び第８のトランジスタと、
    　前記第１のノードと前記第２のノードとの間に接続されたスイッチと、
    を含む半導体装置。
  2. 　第１及び第２の電源を更に備え、
    　前記第１及び第３のトランジスタは、前記第１及び第２の電源との間に直列に接続され、前記第２及び第４のトランジスタは、前記第１及び第２の電源との間に直列に接続され、前記第５及び第７のトランジスタは、前記第１及び第２の電源との間に直列に接続され、前記第６及び第８のトランジスタは、前記第１及び第２の電源との間に直列に接続される、請求項１に記載の半導体装置。
  3. 　前記第１及び第３のトランジスタは第３のノードで互いに接続され、前記第５及び第７のトランジスタは前記第３のノードと接続された第４のノードで互いに接続される、請求項２に記載の半導体装置。
  4. 　前記第２及び第３のトランジスタは、前記第１のノードと接続された第５のノードで互いに接続され、前記第６及び第８のトランジスタは、前記第２のノードと接続された第６のノードで互いに接続される、請求項３に記載の半導体装置。
  5. 　前記第１、第２、第７、及び第８のトランジスタが第１の導電型であり、前記第３、第４、第５、及び、第６のトランジスタが前記第１の導電型と異なる第２の導電型である、請求項１乃至４のいずれか一項に記載の半導体装置。
  6. 　前記第２の入力端子の電位を検知し、該電位が所定の範囲に含まれる場合に前記スイッチをオフとし、該電位が前記所定の範囲外である場合に前記スイッチをオンとする検知回路をさらに備える、請求項１乃至５のいずれか一項に記載の半導体装置。
  7. 　前記所定の範囲は、前記第１および第２の電源の電圧の中間値を含む、請求項６に記載の半導体装置。
  8. 　動作モードを設定するレジスタをさらに備え、前記レジスタが所定のモードに設定されている場合に前記スイッチをオンとすることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
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