KR20090072337A - 펌핑전압 검출회로 - Google Patents

Abstract

본 발명은 펌핑전압 변화에 민감하게 반응하고 PVT 편차가 작도록 제어할 수 있는 펌핑전압 검출회로에 관한 것이다. 본 발명은, 펌핑전압의 입력을 NMOS 트랜지스터의 바디 노드에 인가하고, 그 출력신호를 차동 증폭기로 증폭하여 펌핑전압 변화에 민감하게 반응하고 PVT 편차가 작도록 설계하여 펌핑전압을 검출한다. 이러한 특징에 따르면 본 발명은 전압 변화를 검출하는 입력 트랜지스터와 기준전압 트랜지스터의 타입을 모두 NMOS 트랜지스터로 통일하여, 기준전압을 통해 펌핑전압의 레벨을 검출하므로, PVT 편차가 감소되는 효과를 얻는다.

펌핑전압, 검출레벨

Description

펌핑전압 검출회로{PUMPING VOLTAGE DETECT CIRCUIT}

본 발명은 반도체 메모리장치에서 이용되는 내부전원에 관한 것으로, 더욱 상세하게는 펌핑전압 변화에 민감하게 반응하고 PVT 편차가 작도록 제어할 수 있는 펌핑전압 검출회로에 관한 것이다.

반도체 메모리장치는, 다양한 분야에서 이용되어지지만 그 중의 하나가 각종 다양한 데이터를 저장하는데 이용되고 있다. 이러한 반도체 메모리장치는, 데스크탑 컴퓨터와 노트북 컴퓨터를 비롯하여 각종 휴대용 기기들에 이용되고 있기 때문에 대용량화, 고속화, 소형화 그리고 저전력화가 요구되어진다.

상기 저전력화에 따른 반도체 메모리장치를 설계하기 위한 하나의 방법으로서 메모리의 코아 영역(Core area)에서 전류소비를 최소한으로 하는 기술이 제시되고 있다. 상기 코아 영역은, 메모리 셀(memory cell)과 비트라인( Bit line) 그리고 워드 라인(word line)들로 구성되고, 극미세화된 디자인룰(design rule)에 따라 설계된다. 따라서 극미세화되고 고주파수 동작이 이루어지는 반도체 메모리장 치를 설계하기 위해서는 기본적으로 전원전압이 매우 낮아질 수 밖에 없고, 현재는 1.5볼트 이하의 전원전압이 적용되고 있다.

한편, 반도체 메모리 장치는, 상기 1.5볼트 이하의 외부전원전압을 이용하여 장치 내부에서 필요한 크기의 전원을 생성하여 사용하게 되는데, 그 중 하나의 방식이 차지 펌프를 이용하여 외부전원 전위보다 높거나 접지 전위보다 낮은 내부 전위를 생성하는 방식이다.

상기 차지 펌핑에 의해 생성된 내부 전원 중 반도체 메모리 소자인 디램에 가장 보편적으로 사용되고 있는 내부 전원으로는 고전압의 펌핑전압(VPP)과 저전압의 펌핑전압인 백바이어스 전압(VBB)이 있다. 상기 펌핑전압(VPP)은 셀을 엑세스하기 위해 셀 트랜지스터의 게이트, 원드라인에 외부 전원전압(VCC 또는 VDD)보다 높은 전위인 펌핑전압(VPP)을 인가하여 셀 데이타가 손실되지 않도록 하는데 이용되어진다. 그리고 셀에 저장되어 있는 데이타의 손실을 막기 위해 셀 트랜지스터의 벌크(BULK)에 외부 전위인 접지전압(VSS) 보다 낮은 백바이어스 전압(VBB)을 인가한다.

이하에서 설명되는 펌핑전압은, 저전압인 백바이어스전압(VBB)에 대해서 설명하기로 한다.

도 1은 종래 기술에 따른 반도체 메모리 장치에서 펌핑전압을 발생하는 내부전압 발생회로의 블록 구성도를 도시하고 있다.

도시하고 있는 바와 같이 종래 반도체 메모리 장치 펌핑전압 발생회로는, 코아전압(VCORE)과 피드백된 펌핑전압(VBB)을 비교하여 상기 펌핑전압이 높을 때 이를 감지하는 전압검출회로(10 ; VBB Level Detector), 상기 전압검출회로의 출력신호(bbeb)에 기초하여 펌핑전압(VBB) 레벨을 낮출 수 있도록 클럭신호(OSC)를 발생하는 링 오실레이터(12 ; Ring Oscillator), 상기 오실레이터(12)의 클럭신호에 응답하여 외부전압(VSS)을 이용하여 펌핑전압 (VBB) 레벨을 낮추기 위해 동작되는 펌프회로(16 ; Charge Pump), 그리고 상기 펌프회로(16)를 제어하기 위한 제어신호(P1,P2,P3,P4)를 발생하는 펌프제어회로(Pump Control Logic ;14)를 포함하여 구성되어진다. 여기서 펌핑전압은, 네거티브(-)의 전압값을 갖는다.

상기 구성에 따른 종래 펌핑전압 발생회로에서, 상기 펌프회로(16)는, 피드백된 펌핑전압(VBB)이 내부전압(VINT)보다 높을 때, 상기 오실레이터(12)의 클럭신호에 의해 구동되고, 외부 전원전압(VSS)을 이용하여 펌핑전압(VBB)을 발생시킨다. 이와 같이 상기 펌프회로(16)가 동작하기 위해서는 피드백된 백바이어스전압과 내부전압을 비교하여 전압레벨을 감지하는 전압검출회로(10)의 검출값으로부터 기초되어진다.

도 2는 종래 펌핑전압 발생회로의 전압검출회로의 상세 구성도를 도시하고 있다.

도시하고 있는 바와 같이, 펌핑전압(VBB)은 PMOS트랜지스터(P2)의 게이트단 자에 인가되어지고, 상기 트랜지스터(P2)와 직렬로 PMOS 트랜지스터(P1)가 연결되고 있다. 상기 트랜지스터(P1)는, 코아전압과 상기 트랜지스터(P2) 사이에 드레인-소스 단자를 연결하고 있고, 접지전압인 외부 전원전압(VSS)을 게이트단자로 인가받고 있다.

상기 두개의 트랜지스터(P1,P2) 사이에 연결되고 있는 노드에 PMOS 트랜지스터와 NMOS 트랜지스터의 구성으로 이루어진 인버터(I1)가 연결되어진다. 상기 PMOS트랜지스터는 코아전압과 노드 사이에 드레인-소스 단자를 연결하고, 상기 NMOS트랜지스터는 상기 노드와 접지전압(VSS) 사이에 드레인-소스 단자를 연결한다. 그리고 상기 인버터(I1)를 통해 신호가 반전되어, 상기 전압검출회로의 출력신호(bbeb)가 된다.

이와 같이 전압검출회로는 두개의 PMOS 트랜지스터(P1,P2)와 인버터(I1)으로 구성되고 있다. 상기 PMOS 트랜지스터(P1,P2)는 선형 영역(Linear region)에서 동작하며, 두 PMOS 트랜지스터의 저항차이(혹은 Ids 차이)를 이용하여 펌핑전압의 레벨을 검출한다. 예를 들어 펌핑전압의 절대값이 낮아 PMOS 트랜지스터(P2)의 저항이 커지게 되면, 노드(DET)는 인버터(I1)의 스위칭 포인트(Switching point ; 일반적으로 코아전압의 1/2)보다 하이(HIGH) 값을 가지게 되어 출력신호(bbeb)는 로우상태로 인에이블된다. 반대로 펌핑전압의 절대값이 충분히 커서 PMOS 트랜지스터(P2)의 저항이 작아지게 되면, 노드(DET)는 로우상태가 되어 전압검출회로(10)의 출력신호(bbeb)는 하이상태로 디스에이블시키게 된다.

한편, 종래 구성되고 있는 전압검출회로(10)는 두가지 원인에 의해서 두개의 PMOS 트랜지스터와 인버터로 구성되고 있다. 이와 같이 구성되는 종래 전압검출회로(10)는 다음과 같은 문제점이 있다. 그 첫번째 이유는 펌핑전압(VBB)이 음의 값이라는 것이다. 음의 전압을 검출하기 위해서 PMOS의 게이트에 전압을 인가하는 방식을 사용하였고, 그 결과 펌핑전압이 입력되는 노드는 PMOS의 게이트밖에 사용할 수 없다. 그리고 펌핑전압을 PMOS 소오스 폴로워(Source follower)를 통하여 증폭신호를 출력한다. 그라나 소오스 폴로워의 특성상 전압 이득이 1보다 작기 때문에 펌핑전압 변화에 따른 노드(DET)의 전압 변화율이 작게 된다. 즉, 펌핑전압의 변화에 대해서 노드(DET)의 전압 변화율이 작아서 펌핑전압의 작은 변화를 감지하지 못하는 문제점이 있다.

또한 종래 전압검출회로는 다음의 문제점이 있다. 정확한 펌핑전압의 검출을 위하여 PVT 편차를 작게 만드는 것이다. PVT 편차를 작게 하기 위하여 전압 분할을 하는 트랜지스터를 반드시 PMOS 트랜지스터를 사용하여야 했다. 왜냐하면 같은 형태의 트랜지스터를 사용하는 것이 PVT 편차를 작게 하는데 도움을 주기 때문이다. 따라서 종래의 전압검출회로는 PMOS 트랜지스터를 이용해야만 하는 타입(TYPE) 제한으로 인하여 입력된 펌핑전압을 증폭하는 회로를 추가하는데 많은 어려움이 있는 문제점이 있다.

따라서 본 발명의 목적은 상기 문제점을 해결하기 위한 것으로 펌핑전압의 검출 감도를 높이고 PVT 특성이 향상된 펌핑전압 검출회로를 제공함에 있다.

상기 목적을 달성하기 위한 본 발명에 따른 펌핑전압 검출회로는, 펌핑전압의 입력을 NMOS 트랜지스터의 바디 노드에 인가하고, 그 출력신호를 차동 증폭기로 증폭하여 펌핑전압 변화에 민감하게 반응하고 PVT 편차가 작도록 설계하여 펌핑전압을 검출하는 것을 특징으로 한다.

따라서 본 발명의 일 실시예에 따른 펌핑전압 검출회로는, 전류 미러; 기준전압에 의해서 상기 전류 미러의 일측 단자 상의 전류를 제어하는 제 1 스위칭소자; 바디 노드로 입력되는 펌핑전압에 응답해서 상기 전류 미러의 타측 단자의 전류를 제어하는 제 2 스위칭소자를 포함하는 것을 특징으로 한다.

본 발명은 차동 증폭기를 통하여 펌핑전압의 변화가 증폭되어, 출력전압의 변화율이 매우 크고, 또한 본 발명은 펌핑전압 검출회로에서 출력되는 전압(bbeb)의 변화율 역시 감도가 크게 향상된다. 따라서 발명은 전압 변화를 검출하는 입력 트랜지스터와 기준전압 트랜지스터의 타입을 모두 NMOS 트랜지스터로 통일하여, 기 준전압을 통해 펌핑전압의 레벨을 검출하므로, PVT 편차가 감소되는 효과를 얻는다.

이하 첨부한 도면을 참조하여 본 발명에 따른 펌핑전압 검출회로에 대해서 자세하게 살펴보기로 한다.

도 5는 본 발명의 일 실시예에 따른 펌핑전압 검출회로의 상세 구성도를 도시하고 있다.

도시하고 있는 바와 같이 본 발명의 펌핑전압 검출회로는, 차동 증폭기에서 입력단 MOS 트래너지스터의 바디 노드(body node)에 펌핑전압(VBB)을 입력한 구조로 구성하고 있다.

차동 증폭기의 구성은, 펌핑전압을 입력하는 입력단으로 이용되는 NMOS 트랜지스터(N11)의 바디 노드에 펌핑전압을 인가하고, 상기 NMOS 트랜지스터(N11)의 게이트단자에 외부에서 인가되는 기준전압(VREFB)을 인가하고 있다. 그리고 상기 NMOS 트랜지스터(N11)와 대응되는 기준 입력단으로 이용되는 NMOS 트랜지스터(N12)의 게이트단자에 기준전압(VREFB)을 인가하여 기준전압을 잡아주고, 상기 NMOS 트랜지스터(N12)의 바디 노드에는 접지전압(VSS)을 인가하고 있다. 즉, 본 발명은 펌핑전압을 입력하는 입력단의 구성에, NMOS 트랜지스터를 자유롭게 사용하면서 증폭율이 상대적으로 큰 차동 증폭기를 이용하고 있다.

그리고 상기 차동 증폭기의 전류원으로 NMOS 트랜지스터(N13)를 이용하고, 상기 NMOS 트랜지스터의 게이트 단자에도 기준전압을 인가하며, 일측을 접지전압에 연결하고 있다.

그리고 상기 차동 증폭기의 전압 공급경로로는 상기 NMOS 트랜지스터(N11)와 외부에서 인가하는 코아전압 사이에 PMOS 트랜지스터(P11)를 연결하고 있고, 마찬가지로 NMOS 트랜지스터(N12)와 코아전압 사이에 PMOS 트랜지스터(P12)를 연결하고 있다. 상기 두개의 PMOS 트랜지스터(P11,P12)의 게이트단자는 서로 연결되며, 차동 증폭기의 출력노드(DET)는 상기 PMOS 트랜지스터(P12)와 NMOS 트랜지스터(N12) 사이의 접속점으로 구성된다.

따라서 본 발명은 반도체 메모리장치에서 내부 전원으로 이용되는 기준전압(VREFB)를 펌핑전압의 입력 트랜지스터(N11)의 게이트단자에 인가하므로서, 펌핑전압의 목표전압 부근에서 트랜지스터 전류 변화가 크게 일어날 수 있도록 구성하고 있다. 또한 차동 증폭기의 기준전압을 발생하기 위한 트랜지스터(N12)와, 전류원으로 이용되어지는 트랜지스터(N13)의 게이트단자에도 같은 기준전압(VREFB)을 인가하므로서 새로운 내부 전압 생성에 따른 부하 발생을 최소화하고 있다.

또한, 상기 차동 증폭기의 출력노드(DET)에 PMOS 트랜지스터(P13)와 NMOS 트랜지스터(N14)의 구성으로 이루어진 인버터(IN1)가 연결되어진다. 상기 PMOS트랜지스터(P13)는 코아전압과 노드 사이에 드레인-소스 단자를 연결하고, 상기 NMOS트랜지스터(N14)는 상기 노드와 접지전압(VSS) 사이에 드레인-소스 단자를 연결한다. 그리고 상기 인버터(IN1)를 통해 상기 전압검출회로의 출력신호(bbeb)가 된다.

상기와 같이 구성되어지는 본 발명에 따른 펌핑전압 검출회로는 다음과 같이 동작되어진다.

펌핑전압 검출회로는, 입력되는 피드백 펌핑전압이 목표 전압보다 낮으면 로우(0)을 출력하여 출력되는 펌핑전압을 다시 높여주고, 입력되는 피드백 펌핑전압이 목표전압보다 높으면 하이레벨을 출력하여 더 이상 펌핑전압을 높이지 않도록 하는데 기초신호 즉, 피드백 되는 펌핑전압의 레벨을 검출한다.

본 발명에서는 차동 증폭기의 입력단으로 이용되고 있는 NMOS 트랜지스터(N11)의 바디 노드로 피드백 되는 펌핑전압을 입력하고 있다. 즉, 펌핑전압을 NMOS 트랜지스터로 입력하고 있다. 상기 NMOS 트랜지스터(N11)의 게이트단자에는 외부에서 인가되는 기준전압(VREFB)이 인가되고 있다. 그 결과, 펌핑전압의 목표전압 부근에서 입력단 NMOS 트랜지스터(N11)에 흐르는 전류가 펌핑전압의 변화에 가장 민감한 반응을 보이게 된다.

또한, 본 발명은 차동 증폭기의 기준 전압 입력단으로 이용되고 있는 NMOS 트랜지스터(N12)의 게이트단자에도 외부에서 인가되는 기준전압(VREFB)을 인가해서, 기준전압을 잡아주므로서, 상기 차동 증폭기가 목표하는 전압에서 증폭이 크게 일어날 수 있도록 하고 있다.

따라서 본 발명은 음의 전압인 펌핑전압(VBB)를 입력받고, NMOS 트랜지스터(N11,N12)로 구성되고 있는 차동 증폭기를 통하여, 펌핑전압을 목표 전 압에서 증폭시키고, 출력노드(DET)로 출력하고 있다. 따라서 본 발명의 차동 증폭기의 출력노드(DET)는, 펌핑전압(VBB)의 전압 변화에 대하여 종래보다 변화율이 커지게 된다.

또한 본 발명의 펌핑전압 검출회로는, 펌핑전압의 입력단에 NMOS 트랜지스터를 이용하고 있다. 종래 PVR 편차를 작게 하기 위하여, 출력노드(DET)의 전압을 목표하는 전압으로 만들기 위하여 PMOS 트랜지스터를 이용하여 전압 분할을 하였다. 즉, 펌핑전압이 원하는 목표전압보다 큰지 작은지를 알기 위한 기준전압을 정하기 위하여 전압 분할을 하는데, 그때 PVT 편차를 작게 하기 위하여 입력단의 트랜지스터와 동일한 타입의 PMOS 트랜지스터를 사용하게 된 것이다.

그러나 본 발명에서는 펌핑전압을 NMOS 트랜지스터의 바디 노드에 인가하므로서 목표전압을 만드는데 NMOS 트랜지스터를 사용하여도 PVT 편차를 작게 유지할 수 있다. 즉, 도 5에 도시하고 있는 바와 같이, 차동 증폭기에서 펌핑전압을 입력하기 위한 트랜지스터(N11), 펌핑전압의 비교를 위해 기준전압을 발생하기 위한 트랜지스터(N12) 그리고 차동 증폭기의 전류원인 트랜지스터(N13)를 모두 NMOS 트랜지스터로 설계하므로서, PVT 편차도 작고 증폭율도 큰 회로를 설계하는 것이 가능하게 된다.

본 발명의 효과는 도시하고 있는 특성도로부터 확연하게 확인할 수 있다. 도 6은 펌핑전압의 변화에 대한 차동 증폭기의 출력전압의 변화율을 나타내고 있다. 즉, 종래 펌핑전압의 변화에 대한 노드(DET)의 변화율을 나타내고 있는 도 3과 비교하여, 본 발명이 차동 증폭기를 통하여 펌핑전압의 변화가 증폭되어, 출력 전압의 변화율이 매우 큰 것을 확인할 수 있다.

또한 본 발명은 펌핑전압 검출회로에서 출력되는 전압(bbeb)의 변화율 역시 감도가 크게 향상되었음을 도 7로부터 확인할 수 있다. 따라서 본 발명은 전압 변화를 검출하는 입력 트랜지스터와 기준전압 트랜지스터의 타입을 모두 NMOS 트랜지스터로 통일하여, 기준전압을 통해 펌핑전압의 레벨을 검출하므로, PVT 편차가 감소되는 효과를 얻는다.

이상 전술한 본 발명의 바람직한 실시예는, 예시의 목적을 위해 개시된 것으로, 펌핑전압의 입력을 NMOS 트랜지스터의 바디 노드에 인가하고, 그 출력신호를 차동 증폭기로 증폭하여 펌핑전압 변화에 민감하게 반응하고 PVT 편차가 작도록 설계하여 펌핑전압을 검출하는 경우에 적용한다. 따라서 본 발명은 당업자라면 이하 첨부된 특허청구범위에 개시된 본 발명의 기술적 사상과 그 기술적 범위 내에서 또 다른 다양한 실시예들을 개량, 변경, 대체 또는 부가 등이 가능할 것이다.

도 1은 종래 기술에 따른 반도체 메모리 장치에서 펌핑전압을 발생하는 내부전압 발생회로의 블록 구성도,

도 2는 종래 펌핑전압 발생회로의 전압검출회로의 상세 구성도,

도 3은 종래 펌핑전압 검출회로에서 펌핑전압 변화에 대한 노드(DET) 전압의 변화 그래프,

도 4는 종래 펌핑전압 검출회로에서 펌핑전압 변화에 대한 출력 전압(bbeb)의 변화 그래프.

도 5는 본 발명의 일 실시예에 따른 펌핑전압 검출회로의 상세 구성도,

도 6은 본 발명의 펌핑전압 검출회로에서 펌핑전압 변화에 대한 노드(DET) 전압의 변화 그래프,

도 7은 종래 펌핑전압 검출회로에서 펌핑전압 변화에 대한 출력 전압(bbeb)의 변화 그래프.

* 도면의 주요 부분에 대한 부호의 설명 *

10 : 전압검출회로 12 : 오실레이터

14 : 펌프 제어회로 16 : 펌프회로

N11~N14 : NMOS 트랜지스터 P11~P13 : PMOS 트랜지스터

Claims (6)

1. 전류 미러;

   기준전압과 접지전압에 의해서 상기 전류 미러의 일측 단자 상의 전류를 제어하는 제 1 스위칭소자;

   펌핑전압과 기준전압에 응답해서 상기 전류 미러의 타측 단자의 전류를 제어하는 제 2 스위칭소자를 포함하고,

   펌핑전압과 기준전압과 접지전압을 이용한 차동증폭기에 의한 펌핑전압 검출회로.
2. 제 1 항에 있어서,

   상기 제 2 스위칭소자의 바디노드는, 펌핑전압을 입력하는 것을 특징으로 하는 펌핑전압 검출회로.
3. 제 2 항에 있어서,

   상기 제 1,2 스위칭소자는, NMOS 트랜지스터로 구성되는 것을 특징으로 하는 펌핑전압 검출회로.
4. 제 3 항에 있어서,

   상기 제 1,2 스위칭소자의 공통 소스단자와 접지전원 사이에 연결된 NMOS 트 랜지스터를 더 포함하는 것을 특징으로 하는 펌핑전압 검출회로.
5. 제 4 항에 있어서,

   상기 NMOS 트랜지스터의 게이트단자에도 기준전압이 인가되는 것을 특징으로 하는 펌핑전압 검출회로.
6. 제 1 항에 있어서,

   상기 전류미러와 제 1 스윙소자 사이의 접속점으로 차동 증폭된 펌핑전압 레벨이 출력되고,

   상기 출력되는 펌핑전압 레벨은 인버터를 경유하여 펌핑전압 발생 제어를 위한 인에이블신호를 발생하는 것을 특징으로 하는 펌핑전압 검출회로.

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