KR100990138B1 - 코어전압 발생회로 - Google Patents

코어전압 발생회로 Download PDF

Info

Publication number
KR100990138B1
KR100990138B1 KR1020070087230A KR20070087230A KR100990138B1 KR 100990138 B1 KR100990138 B1 KR 100990138B1 KR 1020070087230 A KR1020070087230 A KR 1020070087230A KR 20070087230 A KR20070087230 A KR 20070087230A KR 100990138 B1 KR100990138 B1 KR 100990138B1
Authority
KR
South Korea
Prior art keywords
power supply
voltage
external power
supply voltage
transistor
Prior art date
Application number
KR1020070087230A
Other languages
English (en)
Other versions
KR20090022135A (ko
Inventor
박재범
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070087230A priority Critical patent/KR100990138B1/ko
Priority to US12/164,275 priority patent/US7671668B2/en
Publication of KR20090022135A publication Critical patent/KR20090022135A/ko
Application granted granted Critical
Publication of KR100990138B1 publication Critical patent/KR100990138B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G05F1/565—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Power Engineering (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Dram (AREA)
  • Electronic Switches (AREA)

Abstract

본 발명은 코어전압을 발생하는 코어전압 발생회로에 관한 것이다. 본 발명에 따른 코어전압 발생회로는, 외부 전원전압의 크기에 따라서 로우 외부 전원전압 인에이블신호(LVDD_EN)를 발생시키고, 이 신호를 이용하여 코어전압 발생에 기초가 되는 비교부의 동작을 로우레벨의 외부 전원전압 영역과 하이레벨의 외부 전원전압 영역으로 구분하여 수행한다. 이를 위해서 비교부의 동작점을 결정하는 전류원을 차별화한다. 따라서 외부 전원전압의 크기와 무관하게 안정적인 코어전압을 발생시키는 것이 가능하게 되는 효과를 얻을 수 있다.
반도체 메모리 장치, 코어전압, 외부 전원전압, 전류원

Description

코어전압 발생회로{Vcore voltage driver}
본 발명은 반도체 메모리 장치에서 회로 설계에 관한 것으로, 더욱 상세하게는 코어전압을 발생하는 코어전압 발생회로에 관한 것이다.
반도체 메모리장치는, 다양한 분야에서 이용되어지지만 그 중의 하나가 각종 다양한 데이터를 저장하는데 이용되고 있다. 이러한 반도체 메모리장치는, 데스크탑 컴퓨터와 노트북 컴퓨터를 비롯하여 각종 휴대용 기기들에 이용되고 있기 때문에 대용량화, 고속화, 소형화 그리고 저전력화가 요구되어진다.
상기 저전력화에 따른 반도체 메모리장치를 설계하기 위한 하나의 방법으로서 메모리의 코아 영역(Core area)에서 전류소비를 최소한으로 하는 기술이 제시되고 있다. 상기 코아 영역은, 메모리 셀(memory cell)과 비트라인( Bit line) 그리고 워드 라인(word line)들로 구성되고, 극미세화된 디자인룰(design rule)에 따라 설계된다. 따라서 극미세화되고 고주파수 동작이 이루어지는 반도체 메모리장치를 설계하기 위해서는 기본적으로 전원전압이 매우 낮아질 수 밖에 없다.
한편, 반도체 메모리 장치는, 일정값 이하의 외부전원전압을 이용하여 장치 내부에서 필요한 크기의 전원을 생성하여 사용하고 있다. 그 중에서도 디램(DRAM)과 같이 비트라인 감지증폭기를 사용하는 메모리 소자의 경우, 셀 데이터를 감지하기 위하여 코어전압(Vcore)을 사용하고 있다. 워드라인이 활성화되면 그 워드라인에 연결된 다수개의 메모리 셀의 데이터가 비트라인에 전달되고, 비트라인 감지증폭기는 비트라인 쌍의 전압 차이를 감지 및 증폭하게 된다. 이러한 수천 개의 비트라인 감지증폭기가 한꺼번에 동작할 때 풀업 전원라인을 사용하고, 사용되는 코어전압단으로부터 많은 양의 전류가 소모된다.
도 1은 종래 코어전압 발생회로를 구성하는 회로도를 도시하고 있다.
도시되고 있는 바와 같이, 종래 코어전압 발생회로는, 코어 전압단 전위의 1/2 레벨인 하프 코어 전압으로 구성되는 피드백전압과 기준전압(VREFC)(목표 코어전압의 1/2 레벨; 0.75V)을 차동 비교하는 비교부(10), 상기 비교부(10)의 출력신호에 응답하여 증폭된 코어 전압(약 1.5V)을 발생 출력하는 증폭부(11), 그리고 상기 출력되는 코어 전압을 전압 분배하고, 출력되는 코어 전압의 감시를 위해 코어 전압단 전위의 1/2 레벨인 피드백전압을 발생하는 피드백전압발생부(12) 등을 포함하여 구성되어진다. 그리고 상기 비교부(10)의 동작을 제어하기 위한 제어스위칭부(13)가 포함되어진다.
상기와 같이 구성되어지는 종래의 코어전압 발생회로는, 제어스위칭부(13)를 구성하는 NMOS 트랜지스터(MN1)의 게이트단자에 외부 전원전압(VDD)을 공급하고, 상기 제어스위칭부(12)에 의해 비교부(10)의 동작점이 결정되도록 제어되고 있다.
상기 NMOS 트랜지스터(MN1)에 외부 전원전압이 인가되어 턴-온 상태일 때, 외부에서 인가되는 기준전압(VREFC)에 의해 NMOS 트랜지스터(MN2)가 턴-온되어, 상기 트랜지스터(MN2)와 트랜지스터(MN1)의 드레인 전압이 낮아진다. 즉, 노드(N1)의 전위가 낮아진다. 상기 노드(N1)에 인가되는 전압에 의해서 동작되는 PMOS 트랜지스터(MP3)의 게이트단자에 로우레벨신호가 인가되어지고, 상기 트랜지스터(MP3)가 턴 온되면서 출력되는 코어 전압(VCORE)이 높아진다.
상기 코어전압(VCORE)이 상승될 때, 동시에 피드백전압도 상승되면서 트랜지스터(MN3)를 턴 온시킨다. 상기 트랜지스터(MN3)가 턴온되면, 노드(N2)의 전위가 낮아지면서 PMOS 트랜지스터(MP1,MP2)의 게이트단자 전압이 낮아진다. 상기 PMOS 트랜지스터(MP1,MP2)의 게이트단자 전압이 낮아지면, 턴 온 상태로 전환되면서 노드(N1)의 전위가 점차 상승되어진다. 즉 트랜지스터(MP3)의 게이트 전압이 점차 상승되어지는 것이다. 이러한 동작이 피드백전업과 기준전압(VREFC)이 같아질때까지 이루어진다.
한편, 종래의 코어전압 발생회로는, 제어스위칭부(13)를 구성하는 NMOS 트랜지스터(MN1)의 게이트단자에 인가되어지는 외부 전원전압(VDD)을 이용하여 비교부(10)의 동작점을 결정하고 있다. 그러나 상기 외부 전원전압(VDD)은, 용어 자체에서 인식할 수 있는 바와 같이, 외부에서 인가되어지는 전압이다. 따라서 외부 전원전압은, 일정 범위 내에 포함되어지기는 하지만, 오차범위를 가질 수 밖에 없다.
이러한 부분에서 종래의 코어전압 발생회로를 살펴보면, 상기 제어스위칭부(13)에 인가되어지는 외부 전원전압(VDD)의 크기에 따라서 상기 NMOS 트랜지스터(MN1)의 턴-온 특성(전류통로)이 결정되어진다. 그리고 상기 NMOS 트랜지스터(MN1)의 턴-온 특성이 어느 정도인가에 따라서 상기 비교부(10)를 구성하는 트랜지스터(MN2)의 턴-온 특성도 영향을 받고, 결과적으로 증폭부(11)를 구성하는 PMOS 트랜지스터(MP3)의 턴-온 특성에 영향을 주게 되는 것이다.
그러나 종래의 코어전압 발생회로는, 외부 전원전압(VDD)이 하이 레벨을 갖는 상태이든지 또는 로우 레벨을 갖는 상태이든지에 무관하게 트랜지스터(MN13)를 통해서만 비교부(10)의 동작점을 결정하도록 하고 있다. 따라서 종래의 코어전압 발생회로는, 외부 전원전압(VDD)에 따라서 출력되는 코어전압(VCORE)이 안정적인 상태를 갖지 못하고, 불안정하게 되는 문제점이 발생되었다.
따라서 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 입력되는 외부 전원전압의 크기와 무관하게 안정적인 코어전압을 발생할 수 있는 코어전압 발생회로를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 코어전압 발생회로는, 기준전압과 피드백 코어전압을 차동 비교하는 비교수단; 상기 비교수단에서 출력되는 신호에 기초해서 외부 전원전압을 증폭하여 코어전압을 출력하는 증폭수단; 그리고 외부 전원전압의 전압레벨을 구분하고, 입력되는 외부 전원전압의 레벨에 따라서 상기 비교수단의 전류원을 차별화하는 제어스위칭수단을 포함하는 것을 특징으로 한다.
본 발명의 상기 제어스위칭수단은, 외부 전원전압이 로우레벨인 영역일 때 동작하는 제 1 스위치와, 외부 전원전압이 하이레벨인 영역일 때 동작하는 제 2 스위치를 포함하는 것을 특징으로 한다.
본 발명의 상기 제어스위칭수단은, 외부 전원전압이 로우레벨인 영역일 때 인가되는 제어신호를 인버팅하여 상기 제 2 스위치를 스위칭시키는 인버터를 더 포함하는 것을 특징으로 한다.
본 발명의 상기 제 1,2 스위치는, NMOS 트랜지스터인 것을 특징으로 한다.
본 발명의 상기 제 1 스위치는 제 2 스위치보다 상대적으로 턴-온 특성이 높은 것을 특징으로 한다.
본 발명은 상기 증폭수단의 출력단자와 접지전원 사이에 연결되어 코어전압 감시를 위한 피드백 코어전압을 발생하는 피드백전압발생수단을 더 포함하는 것을 특징으로 한다.
본 발명은 외부 전원전압을 제2기준전압과 비교하고, 제2기준전압보다 낮을 때 하이레벨신호를 발생하여 상기 제어스위칭수단에 인가하는 외부 전원전압 디텍터수단을 더 포함하는 것을 특징으로 한다.
위에서 설명하고 있는 본 발명에 따른 코어전압 발생회로는, 외부 전원전압의 크기에 따라서 로우 외부 전원전압 인에이블신호(LVDD_EN)를 발생시키고, 이 신호를 이용하여 비교부의 동작을 로우레벨의 외부 전원전압 영역과 하이레벨의 외부 전원전압 영역으로 구분하여 수행한다. 이를 위해서 비교부의 동작점을 결정하는 전류원을 차별화한다. 따라서 외부 전원전압의 크기와 무관하게 안정적인 코어전압을 발생시키는 것이 가능하게 되는 효과를 얻을 수 있다.
이하 첨부한 도면을 참조하여 본 발명에 따른 코어전압 발생회로의 실시예에 대하여 자세하게 살펴보기로 한다.
도 2는 본 발명의 실시예에 따른 코어전압 발생회로의 블록 구성도를 도시하고 있다. 도시된 본 발명에 따른 코어전압 발생회로는, 외부 전원전압(VDD)을 감시하여 그 크기에 따라서 로우 외부 전원전압 인에이블신호 (LVDD_EN)을 발생하는 VDD 디텍터(35)와, 상기 VDD 디텍터(35)의 검출값에 기초하여 비교부의 동작점을 결정하는 전류원을 차별화하여 안정된 코어전압을 발생하는 코어전압발생드라이버(25)를 포함하여 구성되어진다.
상기 구성에 따르면, 상기 VDD 디텍터(35)는, 외부 전원전압(VDD)을 기준전압(VREF)과 비교하여 기준전압보다 낮으면 로우 외부 전원전압 인에이블신호(LVDD_EN)를 하이레벨을 출력하고, 외부 전원전압(VDD)을 기준전압(VREF)과 비교하여 기준전압보다 낮으면 로우 외부 전원전압 인에이블신호(LVDD_EN)를 하이레벨을 출력한다. 상기 VDD 디텍터(35)의 상세 구성 및 상세한 동작 과정에 대해서는 후술되는 도 4에서 살펴보기로 한다.
코어전압발생드라이버(25)는, 상기 로우 외부 전원전압 인에이블신호(LVDD_EN)의 값에 따라서 비교부의 동작점을 결정하는 전류원을 다르게 하여 안정적인 코어전압이 발생될 수 있도록 한다.
다음은 도 3에 도시되고 있는 본 발명의 실시예에 따른 코어전압 발생회로의 상세 회로도를 참조하여 외부 전원전압(VDD)의 크기에 상관없이 안정적인 코어전압이 발생되는 과정에 대해서 살펴보기로 한다.
도시하고 있는 바와 같이 본 발명에 따른 코어전압 발생회로는, 코어 전압단 전위의 1/2 레벨인 하프 코어 전압으로 구성되는 피드백전압과 기준전압(VREFC)(목표 코어전압의 1/2 레벨; 0.75V)을 차동 비교하는 비교부(20), 상기 비교부(20)의 출력신호에 응답하여 증폭된 코어 전압(약 1.5V)을 출력하는 증폭부(21), 그리고 상기 출력되는 코어 전압을 전압 분배하고, 출력되는 코어 전압의 감시에 이용될 코어 전압단 전위의 1/2 레벨인 피드백전압을 발생하는 피드백전압발생부(22), 상기 비교부(20)를 동작시키거나 또는 정지시키기 위하여 상기 비교부(20)의 전류통로 형성을 개폐하는 제어스위칭부(23)를 포함하여 구성되어진다.
상기 비교부(20)는, 외부에서 인가되는 기준전압(VREFC)과 코어전압의 1/2 레벨인 피드백전압을 이용하여 차동 비교를 수행하는 두개의 NMOS 트랜지스터(MN12,MN13)로 구성되고, 상기 두개의 트랜지스터(MN12,MN13)의 소스 단자는 노드(N15)를 통해 연결되어진다. 따라서 트랜지스터(MN12)의 게이트단자에는 기준전압(VREFC)이 인가되고, 트랜지스터(MN13)의 게이트단자에는 피드백전압이 인가되어진다. 그리고 상기 트랜지스터(MN12)의 드레인단자는 노드(N11)를 통해 PMOS 트랜지스터(MP11)와 직렬 연결되고, 상기 PMOS 트랜지스터(MP11)의 소스단자로 외부 전원전압(VDD)이 인가되어진다. 또한 상기 비교부(20)를 구성하는 상기 트랜지스터(MN13)의 드레인단자는 PMOS 트랜지스터(MP12)와 직렬 연결되고, 상기 트랜지스터(MP12)의 게이트단자와 드레인단자가 노드(N12)를 통해 연결되고, 상기 노드(N12)에는 상기 PMOS 트랜지스터(MP11)의 게이트단자도 연결되어진다. 그리고 상기 트랜지스터(MP12)의 소스단자로 외부 전원전압(VDD)이 공급되어진다.
상기 증폭부(21)는, PMOS 트랜지스터(MP13)로 구성되고, 상기 노드(N11)에 게이트단자를 연결하고, 소스단자로 외부 전원전압(VDD)을 공급받으며, 드레인단자로 증폭된 코어전압(VCORE)을 출력하도록 구성되어진다. 그리고 상기 PMOS 트랜지스터(MP13)와 접지전원 사이에 NMOS 트랜지스터(MN16)가 직렬 연결되고 있다.
상기 제어스위칭부(23)는, 상기 비교부(20)의 노드(N15)에 드레인단자를 연결하고, 게이트단자를 통해 외부에서 인가되는 로우 외부 전원전압 인에이블신호 (LVDD_EN)를 공급받으며, 소스단자를 접지전압에 연결하고 있는 NMOS 트랜지스터(MN17)와, 상기 노드(N15)에 드레인단자를 연결하고, 게이트단자를 통해 로우 외부 전원전압 디스에이블신호(LVDD_ENb)를 공급받으며, 소스단자를 접지전압에 연결하고 있는 NMOS 트랜지스터(MN11), 그리고 상기 로우 외부 전원전압 인에이블신호(LVDD_EN)를 인버팅하여 로우 외부 전원전압 디스에이블신호(LVDD_ENb)를 발생하는 인버터(IV1)를 포함하여 구성되어진다.
상기 피드백전압발생부(22)는 상기 증폭부(21)에서 발생하는 코어전압의 출력단자(N13)와 접지전압 사이에 직렬 연결되고 있는 두개의 NMOS 트랜지스터(MN15,MN14)로 구성되고, 상기 두개의 트랜지스터(MN15,MN14) 사이에 연결되고 있는 노드(N14)에 상기 비교부(20)의 트랜지스터(MN13) 게이트단자가 연결되어진다. 상기 두개의 트랜지스터(MN15,MN14)의 드레인단자와 게이트단자는 연결된 상태를 갖는다. 즉, 상기 코어전압이 상기 두개의 트랜지스터(MN15,MN14)에 의해서 분압된 형태를 갖게 되고, 이렇게 분압된 코어전압이 상기 비교부(20)의 트랜지스터(MN13)를 턴 온 시키게 되는 형태를 갖게 된다.
다음은 상기 구성으로 이루어진 본 발명에 따른 코어전압 발생회로의 동작 과정에 대해서 설명한다.
우선, 비교부(20)의 동작이 이루어지기 위해서는 제어스위칭부(23)에 의한 전류통로가 형성되어야만 한다. 본 발명에서는 상기 제어스위칭부(23)가 외부 전원전압(VDD)의 크기에 따라서 하이레벨의 외부 전원전압의 영역과 로우레벨의 외부 전원전압의 레벨로 구분되어진다. 여기서 하이레벨의 외부 전원전압과 로우레벨의 외부 전원전압은 모두 NMOS 트랜지스터를 턴-온 시키기에 충분한 크기의 전압을 갖고 있으나, 단지 로우레벨은 하이레벨에 비교해서 상대적으로 낮은 전압상태를 갖을 뿐이다.
상기 제어스위칭부(23)를 구성하는 두개의 NMOS 트랜지스터(MN17,MN11)는 외부 전원전압의 크기에 따라 선택적으로 동작되어진다. 이 부분에 대해서는 도 4에서 자세하게 살펴보기로 하고, 우선 외부 전원전압(VDD)이 기준전압보다 낮을 때는, 로우 외부 전원전압 인에이블신호 (LVDD_EN)가 하이레벨신호로 인가되어 트랜지스터(MN17)를 턴-온 상태로 제어한다. 이때 트랜지스터(MN11)는 턴-오프 상태를 갖는다. 따라서 상기 트랜지스터(MN17)가 턴-온 되었을 때는, 비교부(20)의 동작점을 결정하는 전류원은 트랜지스터(MN17)가 된다.
반대로 외부 전원전압(VDD)이 기준전압보다 높을 때는 로우 외부 전원전압 인에이블신호 (LVDD_EN)가 로우레벨신호로 인가되고, 이 신호가 인버터(IV1)에서 인버팅된 후 트랜지스터(MN11)를 턴-온 상태로 제어한다. 이때 트랜지스터(MN17)는 턴-오프 상태를 갖는다. 따라서 상기 트랜지스터(MN11)가 턴-온 되었을 때는, 비 교부(20)의 동작점을 결정하는 전류원은 트랜지스터(MN11)가 된다.
여기서 상기 트랜지스터(MN17)의 턴-온 특성은 트랜지스터(MN11)의 턴-온 특성보다 높아야한다. 이것은 외부 전원전압(VDD)이 로우레벨일 때 상기 트랜지스터(MN17)가 비교부(20)의 전류원으로 동작하기 때문이다. 즉, 외부 전원전압(VDD)이 하이레벨과 비교해서 상대적으로 낮은 로우레벨의 외부 전원전압(VDD)을 이용하여 안정적인 코어전압(외부 전원전압이 하이레벨 상태일 때와 동일한 크기의 전압)을 만들기 위해서는 비교부(20)의 출력특성을 결정하는 전류원의 턴-온 특성도 같이 높아져야 하기 때문이다.
상기와 같이 제어스위칭부(23)가 동작 제어되고, 로우 레벨의 외부 전원전압(VDD)이 인가될 때, 로우 외부 전원전압 디스에이블신호(LVDD_ENb)가 하이레벨상태가 되고, 이 하이레벨신호가 NMOS 트랜지스터(MN17)의 게이트단자에 인가된다. 이 신호에 의해서 트랜지스터(MN17)는 턴-온되어 상기 트랜지스터(MN17)에 의해 비교부(20)의 전류원이 형성되어진다. 그리고 상기 로우 외부 전원전압 디스에이블신호(LVDD_ENb)는 인버터(IV1)에 의해 로우레벨상태로 인버팅되어 NMOS 트랜지스터(MN11)의 게이트단자에 인가되므로서 상기 트랜지스터(MN11)는 턴-오프 된다.
상기 턴-온 상태의 트랜지스터(MN17)에 의해서 외부 전원전압이 로우레벨 상태일 때, 비교부(20)의 동작 수행을 위한 전류 통로가 형성되어진다.
이때, 기준전압(VREFC)에 의해 턴 온 동작된 트랜지스터(MN12)에 의해서, 노 드(N11)의 전압이 낮아지고, 또한 상기 턴 온 동작된 트랜지스터(MN17)에 의해 노드(N15)의 전압도 낮아진다. 상기 노드(N11)의 전위는 상기 노드(N15)의 전위상태에 연계되어진다. 즉, 노드(N15)의 전위가 낮을수록 상기 노드(N11)의 전위도 같이 낮아진다.
이와 같은 상태에서, 노드(N11)의 로우레벨신호는 증폭부(21)를 구성하는 PMOS 트랜지스터(MP13)를 턴 온시켜서 노드(N13)에 증폭된 코어전압이 인가되도록 제어한다. 상기와 같은 상태에서 트랜지스터(MN12,MN17)의 드레인 전압이 낮아지면서 트랜지스터(MP13)의 턴 온 특성은 점차 강해지고, 따라서 출력되는 코어전압은 높아지게 된다.
상기 트랜지스터(MP13)의 턴-온 특성은 상기 노드(N11)의 전위에 연계되어진다. 결과적으로 로우레벨의 외부 전원전압(VDD)이 공급될 때, 전류원을 형성하는 트랜지스터(MN17)의 턴-온 특성에 따라서 노드(N15)의 전위가 결정되고, 상기 노드(N15)의 전위상태에 따라서 노드(N11)의 전위가 결정되어진다. 그리고 노드(N11)의 전위에 따라서 트랜지스터(MP13)의 턴-온 특성이 결정되어, 노드(N13)를 통해 출력되는 코어전압의 크기도 결정되어진다.
이와 함께 상기 코어전압을 감시하기 위해 생성되는 피드백전압은, 트랜지스터(MN15,MN14)에 의해서 분압되어, NMOS 트랜지스터(MN13)의 게이트단자에 인가된다. 상기 트랜지스터(MN13)가 턴 온되어지고, 상기 트랜지스터(MN13)의 턴 온동작 으로 PMOS 트랜지스터(MP11,MP12)의 게이트전압이 낮아진다.
상기 트랜지스터(MP11,MP12)의 게이트 전압이 낮아지면, 상기 트랜지스터(MP11,MP12)가 턴 온 되고, 이와 함께 노드(N11)에 인가되는 전압이 점차 상승되어진다. 그리고 상기 노드(N11)에 인가전압으로 턴 온/오프 되는 트랜지스터(MP13)의 게이트 전압도 점차 상승한다.
상기 트랜지스터(MP13)는 PMOS 트랜지스터이므로 게이트 전압이 상승하면, 턴 온 특성이 약해지게 되고, 결과적으로 출력되는 코어전압이 낮아지게 된다. 결과적으로 상기 코어전압을 감시하기 위해 발생되는 피드백전압과 기준전압(VREFC)이 같아질 때까지 상기 비교부(20)의 차동 비교 동작은 수행되어진다.
다음은, 하이레벨의 외부 전원전압(VDD)이 인가될 때, 로우 외부 전원전압 디스에이블신호(LVDD_ENb)가 로우레벨상태가 되고, 이 로우레벨신호가 인버터(IV1)에 의해 인버팅되어 하이레벨신호로 전환된 후 NMOS 트랜지스터(MN11)의 게이트단자에 인가된다. 이 신호에 의해서 트랜지스터(MN11)는 턴-온되어 상기 트랜지스터(MN11)에 의해 비교부(20)의 전류원이 형성되어진다. 그리고 상기 로우 외부 전원전압 디스에이블신호(LVDD_ENb)는 NMOS 트랜지스터(MN17)의 게이트단자에 인가되므로서 상기 트랜지스터(MN17)는 턴-오프 된다.
상기 턴-온 상태의 트랜지스터(MN11)에 의해서 외부 전원전압이 하이레벨 상태일 때, 비교부(20)의 동작 수행을 위한 전류 통로가 형성되어진다.
이때, 기준전압(VREFC)에 의해 턴 온 동작된 트랜지스터(MN12)에 의해서, 노드(N11)의 전압이 낮아지고, 또한 상기 턴 온 동작된 트랜지스터(MN11)에 의해 노드(N15)의 전압도 낮아진다. 상기 노드(N11)의 전위는 상기 노드(N15)의 전위상태에 연계되어진다. 즉, 노드(N15)의 전위가 낮을수록 상기 노드(N11)의 전위도 같이 낮아진다. 이때 노드(N15)의 전위 그리고 노드(N11)의 전위상태는, 상기 로우레벨의 외부 전원전압이 인가될 때와 비교해서 상대적으로 높은 상태이다.
이와 같은 상태에서, 노드(N11)의 로우레벨신호는 증폭부(21)를 구성하는 PMOS 트랜지스터(MP13)를 턴 온시켜서 노드(N13)에 증폭된 코어전압이 인가되도록 제어한다. 상기와 같은 상태에서 트랜지스터(MN12,MN11)의 드레인 전압이 낮아지면서 트랜지스터(MP13)의 턴 온 특성은 점차 강해지고, 따라서 출력되는 코어전압은 높아지게 된다.
상기 트랜지스터(MP13)의 턴-온 특성은 상기 노드(N11)의 전위에 연계되어진다. 결과적으로 하이레벨의 외부 전원전압(VDD)이 공급될 때, 전류원을 형성하는 트랜지스터(MN11)의 턴-온 특성에 따라서 노드(N15)의 전위가 결정되고, 상기 노드(N15)의 전위상태에 따라서 노드(N11)의 전위가 결정되어진다. 그리고 노드(N11)의 전위에 따라서 트랜지스터(MP13)의 턴-온 특성이 결정되어, 노드(N13)를 통해 출력되는 코어전압의 크기도 결정되어진다.
이와 함께 상기 코어전압을 감시하기 위해 생성되는 피드백전압은, 트랜지스 터(MN15,MN14)에 의해서 분압되어, NMOS 트랜지스터(MN13)의 게이트단자에 인가된다. 상기 트랜지스터(MN13)가 턴 온되어지고, 상기 트랜지스터(MN13)의 턴 온동작으로 PMOS 트랜지스터(MP11,MP12)의 게이트전압이 낮아진다.
상기 트랜지스터(MP11,MP12)의 게이트 전압이 낮아지면, 상기 트랜지스터(MP11,MP12)가 턴 온 되고, 이와 함께 노드(N11)에 인가되는 전압이 점차 상승되어진다. 그리고 상기 노드(N11)에 인가전압으로 턴 온/오프 되는 트랜지스터(MP13)의 게이트 전압도 점차 상승한다.
상기 트랜지스터(MP13)는 PMOS 트랜지스터이므로 게이트 전압이 상승하면, 턴 온 특성이 약해지게 되고, 결과적으로 출력되는 코어전압이 낮아지게 된다. 결과적으로 상기 코어전압을 감시하기 위해 발생되는 피드백전압과 기준전압(VREFC)이 같아질 때까지 상기 비교부(20)의 차동 비교 동작은 수행되어진다.
상기에서와 같이 본 발명의 코어전압 발생회로는, 외부 전원전압의 크기에 따라서 로우 외부 전원전압 인에이블신호(LVDD_EN)를 발생시키고, 이 신호를 이용하여 비교부의 동작을 로우레벨의 외부 전원전압 영역과 하이레벨의 외부 전원전압 영역으로 구분하여 수행한다. 이를 위해서 비교부의 동작점을 결정하는 전류원을 차별화한다. 따라서 외부 전원전압의 크기와 무관하게 안정적인 코어전압을 발생시키는 것이 가능하게 되는 것이다.
다음은 도 4를 참조해서 본 발명에서 이용되고 있는 VDD 디텍터에 대해서 살 펴보기로 한다.
도시되고 있는 VDD 디텍터는, 외부 전원전압을 분압하기 위한 저항(R1,R2)과 캐패시터(C1,C2)로 구성되는 분압회로, 그리고 상기 분압회로에서 출력되는 외부 전원전압과 기준전압(VREF)을 차동 비교하기 위해 NMOS 트랜지스터(MN18,MN19)와 PMOS 트랜지스터(MP14,MP15)로 구성되는 비교회로, 상기 비교회로의 전류통로를 형성하는 NMOS 트랜지스터(MN20)로 구성되는 스위치, 상기 비교회로의 비교치를 인버팅하여 출력하는 인버터(IV6,IV5, IV3), 그리고 외부 전원전압이 안정된 후에 발생하는 펄스신호(VDD_DET_ENp)를 입력하는 인버터(IV2) 등으로 구성된다. 여기서 기준전압(VREF)은, 외부 전원전압의 크기를 감지하기 위하여 기설정된 값이다.
상기 구성에 따르면, 외부 전원전압(VDD)이 분압되어서 기준전압과 비교가 이루어진다. 즉 분압된 외부 전원전압이 기준전압보다 클 때 트랜지스터(MN18)가 턴-온되고, 이때 인버터(IV6)에서 하이신호가 출력된다. 이 하이신호가 다시 인버터(IV5)에서 인버팅되어 로우신호를 출력한다.
즉, 외부 전원전압(VDD)이 기준전압보다 클 때, 하이레벨의 외부 전원전압상태로 인식하고, 이 경우에는 VDD 디텍터에서 출력되는 로우 외부 전원전압 인에이블신호(LVDD_EN)는 로우레벨상태가 된다.
반대로 외부 전원전압(VDD)이 기준전압보다 작을 때 트랜지스터(MN19)가 턴-온되고, 이때 인버터(IV6)에서 로우신호가 출력된다. 이 로우신호가 다시 인버 터(IV5)에서 인버팅되어 하이신호를 출력한다.
즉, 외부 전원전압(VDD)이 기준전압보다 작을 때, 로우레벨의 외부 전원전압상태로 인식하고, 이 경우에는 VDD 디텍터에서 출력되는 로우 외부 전원전압 인에이블신호(LVDD_EN)는 하이레벨상태가 된다.
이상 전술한 본 발명의 바람직한 실시예는, 예시의 목적을 위해 개시된 것으로, 외부 전원전압의 변화에 상관없이 안정적인 코어전압을 발생하는 경우에 적용될 수 있다. 따라서 본 발명은 당업자라면 이하 첨부된 특허청구범위에 개시된 본 발명의 기술적 사상과 그 기술적 범위 내에서 또 다른 다양한 실시예들을 개량, 변경, 대체 또는 부가 등이 가능할 것이다.
예를 들어서 본 발명의 제어스위칭부는, 외부 전원전압을 기준전압과 비교하여 하이레벨의 영역과 로우레벨의 영역으로 구분하고 있다. 그러나 이에 한정되는 것은 아니고, 외부 전원전압 레벨을 더 세분화하여 제어스위칭부에 의해 형성되는 전류원을 더 세분화하는 것도 가능하다.
도 1은 종래 기술에 따른 코어전압 발생 회로도.
도 2는 본 발명에 따른 코어전압 발생회로의 블록 구성도.
도 3은 본 발명의 일 실시예에 따른 코어전압 발생회로의 상세 회로도.
도 4는 본 발명에 따른 VDD 디텍터 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
20 : 비교부 21 : 증폭부
22 : 피드백전압발생부 23 : 제어스위칭부
25 : 코어전압발생드라이버 35 : VDD 디텍터
MN11~MN20 : NMOS 트랜지스터 MP11~MP15 : PMOS 트랜지스터
IV1~IV6 : 인버터 R1,R2 : 저항
C1,C2 : 캐패시터

Claims (8)

  1. 삭제
  2. 기준전압과 피드백 코어전압을 차동 비교하는 비교수단;
    상기 비교수단에서 출력되는 신호에 기초해서 외부 전원전압을 증폭하여 코어전압을 출력하는 증폭수단; 그리고
    외부 전원전압의 전압레벨을 구분하고, 입력되는 외부 전원전압의 레벨에 따라서 상기 비교수단의 전류원을 차별화하는 제어스위칭수단을 구비하되,
    상기 제어스위칭수단은, 외부 전원전압이 로우레벨인 영역일 때 동작하는 제 1 스위치와, 외부 전원전압이 하이레벨인 영역일 때 동작하는 제 2 스위치를 포함하는 것을 특징으로 하는 코어전압 발생회로.
  3. 제 2 항에 있어서,
    상기 제어스위칭수단은, 외부 전원전압이 로우레벨인 영역일 때 인가되는 제어신호를 인버팅하여 상기 제 2 스위치를 스위칭시키는 인버터를 더 포함하는 것을 특징으로 하는 코어전압 발생회로.
  4. 제 3 항에 있어서,
    상기 제 1,2 스위치는, NMOS 트랜지스터인 것을 특징으로 하는 코어전압 발생회로.
  5. 제 4 항에 있어서,
    상기 제 1 스위치는 제 2 스위치보다 상대적으로 턴-온 특성이 높은 것을 특징으로 하는 코어전압 발생회로.
  6. 제 2 항에 있어서,
    상기 증폭수단의 출력단자와 접지전원 사이에 연결되어 코어전압 감시를 위한 피드백 코어전압을 발생하는 피드백전압발생수단을 더 포함하는 것을 특징으로 하는 코어전압 발생회로.
  7. 제 2 항에 있어서,
    외부 전원전압을 제2기준전압과 비교하고, 제2기준전압보다 낮을 때 하이레벨신호를 발생하여 상기 제어스위칭수단에 인가하는 외부 전원전압 디텍터수단을 더 포함하는 것을 특징으로 하는 코어전압 발생회로.
  8. 제 2 항에 있어서,
    상기 증폭수단의 출력단자와 접지전원 사이에 소오스-드레인 경로가 형성되고, 상기 외부 전원전압이 게이트로 인가되는 트랜지스터를 더 구비하는 것을 특징으로 하는 코어전압 발생회로.
KR1020070087230A 2007-08-29 2007-08-29 코어전압 발생회로 KR100990138B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020070087230A KR100990138B1 (ko) 2007-08-29 2007-08-29 코어전압 발생회로
US12/164,275 US7671668B2 (en) 2007-08-29 2008-06-30 Core voltage generation circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070087230A KR100990138B1 (ko) 2007-08-29 2007-08-29 코어전압 발생회로

Publications (2)

Publication Number Publication Date
KR20090022135A KR20090022135A (ko) 2009-03-04
KR100990138B1 true KR100990138B1 (ko) 2010-10-29

Family

ID=40406495

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070087230A KR100990138B1 (ko) 2007-08-29 2007-08-29 코어전압 발생회로

Country Status (2)

Country Link
US (1) US7671668B2 (ko)
KR (1) KR100990138B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI373700B (en) * 2008-10-13 2012-10-01 Holtek Semiconductor Inc Active current limiting circuit and power regulator using the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100721198B1 (ko) * 2005-06-29 2007-05-23 주식회사 하이닉스반도체 내부전압 자동 변경이 가능한 반도체장치의내부전압발생회로

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0892332B1 (en) * 1997-07-14 2005-03-09 STMicroelectronics S.r.l. Low power consumption linear voltage regulator having a fast response with respect to the load transients
JPH11231954A (ja) * 1998-02-16 1999-08-27 Mitsubishi Electric Corp 内部電源電圧発生回路
US6522111B2 (en) * 2001-01-26 2003-02-18 Linfinity Microelectronics Linear voltage regulator using adaptive biasing
JP3494635B2 (ja) * 2001-09-19 2004-02-09 沖電気工業株式会社 内部降圧電源回路
JP4370118B2 (ja) 2003-04-25 2009-11-25 久光製薬株式会社 微生物の染色剤およびその利用
US7417494B2 (en) * 2005-09-29 2008-08-26 Hynix Semiconductor Inc. Internal voltage generator

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100721198B1 (ko) * 2005-06-29 2007-05-23 주식회사 하이닉스반도체 내부전압 자동 변경이 가능한 반도체장치의내부전압발생회로

Also Published As

Publication number Publication date
US7671668B2 (en) 2010-03-02
KR20090022135A (ko) 2009-03-04
US20090058513A1 (en) 2009-03-05

Similar Documents

Publication Publication Date Title
KR100854419B1 (ko) 파워 업 신호 생성장치
US7417494B2 (en) Internal voltage generator
US7834611B2 (en) Bandgap reference generating circuit
KR101286241B1 (ko) 최대 전압 선택회로
JP2007073143A (ja) 半導体記憶装置
KR20090022136A (ko) 코아전압 드라이버
KR100990138B1 (ko) 코어전압 발생회로
TWI475567B (zh) 核心電壓產生器
KR100859839B1 (ko) 코아전압 발생회로
US20200327921A1 (en) Semiconductor device and memory reading method
KR100889322B1 (ko) 내부전압 발생회로
KR100733474B1 (ko) 내부전원 공급장치
KR20090072337A (ko) 펌핑전압 검출회로
KR20160115484A (ko) 전원 구동 회로 및 이를 포함하는 반도체 장치
KR100889324B1 (ko) 코아전압 릴리즈 드라이버
KR100941630B1 (ko) 내부전압 제어회로 및 방법
US5684417A (en) Data sensing apparatus of a read only memory device
KR100554840B1 (ko) 파워 업 신호 발생 회로
KR100508073B1 (ko) 온도검출회로및이를구비한스태틱램장치
KR100807595B1 (ko) 반도체 메모리 장치
US7864616B2 (en) Bulk voltage detector
KR100324605B1 (ko) 반도체메모리소자의감지증폭기
KR100917640B1 (ko) 펌핑전압 검출회로
KR20100054349A (ko) 반도체 메모리장치의 내부전압 발생회로 및 제어방법
KR100467017B1 (ko) 증폭 회로로 안정적인 전류와 전압을 공급하기 위해가변적인 크기를 갖는 로드 트랜지스터 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee