KR100508073B1 - 온도검출회로및이를구비한스태틱램장치 - Google Patents

온도검출회로및이를구비한스태틱램장치 Download PDF

Info

Publication number
KR100508073B1
KR100508073B1 KR1019970041293A KR19970041293A KR100508073B1 KR 100508073 B1 KR100508073 B1 KR 100508073B1 KR 1019970041293 A KR1019970041293 A KR 1019970041293A KR 19970041293 A KR19970041293 A KR 19970041293A KR 100508073 B1 KR100508073 B1 KR 100508073B1
Authority
KR
South Korea
Prior art keywords
voltage
circuit
temperature
power supply
signal
Prior art date
Application number
KR1019970041293A
Other languages
English (en)
Other versions
KR19990018175A (ko
Inventor
신인철
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1019970041293A priority Critical patent/KR100508073B1/ko
Publication of KR19990018175A publication Critical patent/KR19990018175A/ko
Application granted granted Critical
Publication of KR100508073B1 publication Critical patent/KR100508073B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

본 발명에 따른 온도 검출 회로는 전원 전압을 입력받아 상기 전원 전압이 가변되더라도 소정 레벨로 유지되는 제 1 전압을 발생하되, 외부 온도가 변화됨에 따라 가변되는 전압 레벨의 폭이 적은 상기 제 1 전압을 발생하는 회로와, 상기 전원 전압을 입력받아 상기 전원 전압이 가변되더라도 소정 레벨로 유지되는 제 2 전압을 발생하되, 상기 외부 온도가 변화됨에 따라 가변되는 전압 레벨의 폭이 상기 제 1 전압의 그것보다 큰 상기 제 2 전압을 발생하는 회로 및; 상기 제 1 및 제 2 전압들의 레벨을 비교하여, 상기 외부 온도가 소정 온도보다 낮은지 높은지를 알리는 제어 신호를 발생하는 비교 회로를 포함한다.

Description

온도 검출 회로 및 이를 구비한 스태틱 램 장치{temperature detecting circuit and static random access memory device having it}
본 발명은 반도체 장치에 관한 것으로서, 구체적으로는 외부 온도의 변화를 감지하여 반도체 장치 및 반도체 메모리 장치의 온도 변화에 따른 특성 저하를 방지하기 위한 온도 검출 회로에 관한 것이다.
최근 fast 스태틱 램 제품은 산업용 제품으로도 많이 사용되고 있기 때문에 그것이 사용되는 산업장에서 허용되는 온도 범위 (예를들면, -40℃∼85℃)에서 제품 특성이 만족되어야 한다. 그러나, 최근 반도체 메모리를 갖는 제품의 특성에 관련된 문제점들 중에서 온도 변화에 따라 그것의 특성 변화 및 신뢰성에 관련된 많은 문제점들이 발생되고 있다. 그것의 일예로 도 1에 도시된 바와같이 스태틱 램 장치의 메인 감지 증폭 회로를 통해 종래의 문제점을 기술하고자 한다.
도 1을 참조하면, 메인 감지 증폭 회로는 데이터 라인들 (MDL) 및 (
Figure pat00010
)을 통해 블럭 감지 증폭 회로(140, 도 2를 참조)로부터 적은 전위 스윙차를 갖는 데이터 신호들을 입력받아 내부적으로 증폭기(amplifier)들(152) 및 (156)과 레벨 쉬프터(level shifter)들 (154) 및 (158)를 거쳐 상기 데이터 신호들의 전위 스윙차를 증폭하게 된다. 상기 데이터 신호들의 전위 스윙차는 상기 증폭기들 (152) 및 (156) 내의 저항들 (R1), (R2), (R3) 및 (R4)의 값과 전류원들 (11) 및 (21)의 NMOS 트랜지스터들 (MN1), (MN2), (MN3) 및 (MN4)의 사이즈에 의해 결정된다. 고전압 · 저온의 조건에서 상기 각 증폭기 (152) 및 (156)의 전류원들 (11) 및 (12)으로 구성된 상기 NMOS 트랜지스터들 (MN1), (MN2), (MN3) 및 (MN4)을 통해 흐르는 전류의 양은 증가하게 되고, 그 결과 상기 증폭기들 (152) 및 (156) 내의 바이폴라 트랜지스터들 (Q1), (Q2), (Q3) 및 (Q4)의 콜렉터 전위가 베이스 전위보다 베이스-에미터 전압 (VBE)만큼 낮아지게 된다. 따라서, 상기 바이폴라 트랜지스터들 (Q1), (Q2), (Q3) 및 (Q4)이 포화 영역(saturation mode)에서 동작할 가능성이 높아지게 된다.
따라서 본 발명의 목적은 온도 변화에 민감하게 변화하는 파라미터들의 온도 특성이 저하되는 것을 방지할 수 있는 온도 검출 회로 및 이를 이용한 스태틱 램 장치를 제공하는 것이다.
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 전원 전압을 입력받아 상기 전원 전압이 가변되더라도 소정 레벨로 유지되는 제 1 전압을 발생하되, 외부 온도가 변화됨에 따라 가변되는 전압 레벨의 폭이 적은 상기 제 1 전압을 발생하는 수단과; 상기 전원 전압을 입력받아 상기 전원 전압이 가변되더라도 소정 레벨로 유지되는 제 2 전압을 발생하되, 상기 외부 온도가 변화됨에 따라 가변되는 전압 레벨의 폭이 상기 제 1 전압의 그것보다 큰 상기 제 2 전압을 발생하는 수단 및; 상기 제 1 및 제 2 전압들의 레벨을 비교하여, 상기 외부 온도가 소정 온도보다 낮은지 높은지를 알리는 제어 신호를 발생하되, 반도체 장치가 상기 제어 신호에 의해서 제어되는 수단을 포함한다.
본 발명의 다른 특징에 의하면, 데이터 신호를 저장하기 위한 적어도 하나의 메모리 셀을 구비한 스태택 램 장치에 있어서, 어드레스 신호에 의해서 선택되는 상기 메모리 셀에 저장된 데이터 신호를 감지하고 증폭하여 한 쌍의 제 1 데이터 신호들을 출력하는 제 1 감지 증폭 수단과; 상기 한쌍의 제 1 데이터 신호들의 스윙 폭을 증폭하기 위한 제 2 감지 증폭 수단과, 외부 온도가 소정 온도로 유지되고 있는지 아닌지를 검출한 신호를 발생하는 수단을 포함하고, 상기 제 2 감지 증폭 수단은 상기 검출 신호에 의해서 제어되는 제 1 정전류원과 감지 증폭 신호에 제어되는 제 2 정전류원을 구비하며, 상기 신호들에 응답하여 상기 제 1 데이터 신호들의 스윙 폭을 증폭한 한 쌍의 제 2 데이터 신호들을 출력하는 수단 및, 상기 제 2 데이터 신호들의 전압 레벨을 낮춘 제 3 데이터 신호들을 출력하는 수단을 구비하며; 상기 제 1 정전류원은 상기 외부 온도가 상기 소정 온도보다 낮아질 때 상기 검출 신호에 의해서 비활성화되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 검출 신호 발생 수단은, 전원 전압을 입력받아 상기 전원 전압이 가변되더라도 소정 레벨로 유지되는 제 1 전압을 발생하되, 외부 온도가 변화됨에 따라 가변되는 전압 레벨의 폭이 적은 상기 제 1 전압을 발생하는 수단과; 상기 전원 전압을 입력받아 상기 전원 전압이 가변되더라도 소정 레벨로 유지되는 제 2 전압을 발생하되, 상기 외부 온도가 변화됨에 따라 가변되는 전압 레벨의 폭이 상기 제 1 전압의 그것보다 큰 상기 제 2 전압을 발생하는 수단 및; 상기 제 1 및 제 2 전압들의 레벨을 비교하여, 상기 외부 온도가 소정 온도보다 낮은지 높은지를 알리는 상기 검출 신호를 발생하는 수단을 포함하는 것을 특징으로 한다.
이와같은 회로 및 장치에 의해서, 설정된 온도 범위를 벗어나는 경우 상기 변화된 온도에 따라서 반도체 장치 및 반도체 메모리 장치의 회로들을 제어할 수 있다.
이하 본 발명의 실시예에 따른 참조도면들 도 2 내지 도 9에 의거하여 상세히 설명한다.
도 2는 본 발명에 따른 스태틱 램 장치의 구성을 보여주는 블럭도이다.
도 2를 참조하면, 메모리 셀 어레이 (memory cell array) (100)는 잘 알려진 바와같이 래치 구조를 갖는 메모리 셀들에 의해서 데이터 신호들이 저장되고, 어드레스 버퍼 회로 (address buffer circuit) (110)는 외부 어드레스 신호 (A)를 내부적으로 행 및 열 어드레스 신호들 (RA) 및 (CA)로서 발생한다. 행 디코더 회로 (row decoder circuit) (120)는 상기 행 어드레스 신호 (RA)에 응답하여 상기 어레이 (100)의 행을 선택하고, 열 디코더 회로 (column decoder circuit) (130)는 상기 열 어드레스 신호 (CA)에 응답하여 상기 어레이 (100)의 열을 선택한다.
데이터 독출 동작 동안에 상기 선택 회로들 (120) 및 (130)에 의해서 선택되는 메모리 셀에 저장된 데이터 신호는 블럭 감지 증폭 회로 (block sense amplifier circuit) (140), 메인 감지 증폭 회로 (main sense amplifier circuit) (150), 그리고 데이터 출력 버퍼 회로 (data output buffer circuit) (160)을 통해 입출력 패드 (I/O PAD) (170)로 출력된다. 그리고, 데이터 기입 동작 동안에 외부로부터 상기 입출력 패드 (170)를 통해 인가되는 데이터는 데이터 입력 버퍼 회로 (data input buffer circuit) (180)과 기입 드라이버 회로 (write driver circuit) (190)을 통해 상기 선택 회로들 (120) 및 (130)에 의해서 선택되는 메모리 셀에 기입된다.
그리고, 본 발명에 따른 온도 검출 회로 (temperature detecting circuit) (200)는 외부 온도가 소정 온도 (예를들면, -40℃∼120℃)로 유지되고 있는지 아닌지를 검출하여 검출 신호 (Temp)를 발생한다. 만약, 상기 외부 온도가 소정 온도(예들들면, -40℃∼120℃)로 유지되지 않을 경우 하이 레벨의 상기 검출 신호 (Temp)을 출력하여 상기 메인 감지 증폭 회로(150) 내의 증폭기들(도 7 참조)를 제어하게 된다.
상기 메인 감지 증폭 회로 (150)와 상기 온도 검출 회로 (200)은 도 3의 블럭도와 같은 구성을 갖는다. 도 3을 참조하면, 메인 감지 증폭 회로(150)는 제 1 증폭기 회로 (first amplifier circuit) (152), 제 1 레벨 쉬프터 회로 (first level shifter circuit) (154), 제 2 증폭기 회로 (156), 그리고 제 2 레벨 쉬프터 회로 (158)로 구성되며, 상기 회로들 (152)∼(158)은 감지 증폭 활성화 신호 (MSAEN)에 응답하여 동시에 활성화되도록 구성되어 있다. 상기 제 1 증폭기 (152)는 상기 신호 (MSAEN)에 응답하여 블럭 감지 증폭 회로 (140)에 의해서 증폭된 높은 레벨로 설정된 한쌍의 메인 데이터 라인들 (MDL) 및 (
Figure pat00011
) 상의 데이터 신호들의 스윙폭을 증폭한 신호쌍 (SAS0) 및 (
Figure pat00012
)을 출력한다. 상기 제 1 레벨 쉬프터 (154)는 상기 신호 (MSAEN)에 응답하여 상기 신호쌍 (SAS0) 및 (
Figure pat00013
)의 레벨을 낮춘 신호쌍 (SAS1) 및 (
Figure pat00014
)을 출력한다. 여기서, 상기 높은 레벨은 동작 전압 부근에서 데이터 신호들의 스윙이 이루어지는 것을 의미한다. 그리고, 이와 같은 방법에 따라, 상기 제 1 레벨 쉬프터 (154)로부터의 신호들 (SAS1) 및 (
Figure pat00015
)은 상기 제 2 증폭기 (156) 및 제 2 레벨 쉬프터(158)을 통해 그것의 스윙폭이 증폭된다.
그리고, 상기 온도 검출 회로 (200)는 제 1 전압 발생 회로 (first voltage generating circuit) (210), 제 2 전압 발생 회로 (second voltage generating circuit) (220), 그리고 비교 회로 (comparator) (230)로 구성된다. 상기 제 1 전압 검출 회로 (210)는 전원 전압 (VDD)을 입력받아 상기 전원 전압 (VDD)이 가변되더라도 미리 설정된 제 1 전압 (V1)을 발생하여 일정하게 유지되도록 하기 위한 밴드 갭 레퍼런스 회로 (band gap reference circuit)로서, 상기 제 1 전압 (V1)은 외부 온도가 변화됨에 따라 가변되는 전압 레벨의 폭이 적게 가변되는 특성을 갖는다.
상기 제 2 전압 발생 회로 (220)는 상기 전원 전압 (VDD)을 입력받아 상기 전원 전압 (VDD)이 가변되더라도 미리 설정된 제 2 전압 (V2)을 발생하여 일정하게 유지되로록 하기 위한 상기 밴드 갭 레퍼런스 회로로서, 상기 제 2 전압 (V2)는 상기 외부 온도가 변화됨에 따라 가변되는 전압 레벨의 폭이 상기 제 1 전압 (V1)의 그것보다 크게 가변되는 특성을 갖는다. 그리고, 상기 비교 회로 (230)는 상기 제 1 및 제 2 전압들 (V1) 및 (V2)의 레벨을 비교하여, 상기 외부 온도가 소정 온도(예들들면, -40℃∼120℃)보다 낮은지 높은지를 알리는 신호 (Temp)를 발생한다. 그 결과, 상기 신호 (Temp)에 의해서 상기 제 1 및 제 2 증폭기들 (152) 및 (156) 내에서 흐르는 전류의 양을 제어하게 된다.
도 4는 본 발명의 바람직한 실시예에 따른 도 3의 제 1 전압 발생 회로를 보여주는 회로도이다.
도 4를 참조하면, 제 1 전압 발생 회로 (201)는 전원 전압 (VDD)을 입력받아 상기 전원 전압 (VDD)이 변화되더라도 항상 일정한 레벨의 제 1 전압 (V1)을 발생하며, 상기 제 1 전압 (V1)은 앞서 설명된 바와같이 온도의 변화에 둔감하게 변화하는 특성(도 8 참조)을 갖는다. 상기 회로 (201)는 5 개의 저항들 (R1)∼(R5), 2 개의 모오스 커패시터들 (C1) 및 (C2), 3 개의 바이폴라 트랜지스터들 (Q1), (Q2) 및 (Q3), 그리고 하나의 PMOS 트랜지스터 (M1)로 구성되어 있다. 상기 저항 (R1)은 전원 전압 (VDD)과 상기 제 1 전압 (V1)의 출력을 위한 단자 (N1) 사이에 접속된다. 상기 트랜지스터 (Q1)의 롤렉터는 상기 저항 (R2)을 통해 상기 출력단자 (N1)에 접속되고, 그것의 에미터는 접지되며, 그것의 베이스와 콜렉터는 상호 접속되어 있다. 상기 트랜지스터 (Q2)의 콜렉터는 상기 저항 (R2)을 통해 상기 출력단자 (N1)에 접속되고, 그것의 에미터는 상기 저항 (R4)을 통해 접지되며, 그것의 베이스는 상기 트랜지스터 (Q1)의 베이스와 상호 접속되어 있다.
상기 커패시터 (C1)은 상기 출력단자 (N1)와 상기 트랜지스터 (Q2)의 콜렉터 사이에 접속되어 있다. 상기 트랜지스터 (Q3)의 콜렉터는 상기 저항 (R5)을 통해 상기 출력단자 (N1)에 접속되고, 그것의 에미터는 접지되며, 그것의 베이스는 상기 트랜지스터 (Q2)의 콜렉터에 접속된다. 상기 트랜지스터 (Q3)의 롤렉터에 게이트가 접속된 상기 PMOS 트랜지스터 (MP1)의 소오스-드레인 채널은 상기 출력단자 (N1)와 상기 트랜지스터 (Q4)의 베이스 사이에 형성된다. 상기 트랜지스터 (Q4)의 콜렉터는 상기 출력단자 (N1)에 접속되고, 그것의 에미터는 접지되어 있다. 상기 모오스 커패시터 (C2)는 상기 출력단자 (N1)와 상기 트랜지스터 (Q4)의 베이스 사이에 접속되어 있다.
도 5는 본 발명의 바람직한 실시예에 따른 도 3의 제 2 전압 발생 회로를 보여주는 회로도이다.
도 5를 참조하면, 제 2 전압 발생 회로 (202)는 상기 전원 전압 (VDD)을 입력받아 상기 전원 전압 (VDD)이 변화되더라도 항상 일정한 레벨의 제 2 전압 (V2)을 발생하며, 상기 제 2 전압 (V2)은 온도의 변화에 민감하게 변화하는 특성(도 8 참조)을 갖는다. 상기 회로 (202)는 3 개의 저항들 (R6), (R7), 그리고 (R8), 2 개의 모오스 커패시터들 (C3) 및 (C4), 4 개의 바이폴라 트랜지스터들 (Q5)∼(Q8), 그리고 3 개의 PMOS 트랜지스터들 (MP2)∼(MP4)로 구성되어 있다. 상기 제 1 전압 발생 회로 (201)의 저항들 (R3) 및 (R5)이 상기 제 2 전압 발생 회로 (202)의 상기 PMOS 트랜지스터들 (MP2) 및 (MP3)로 대치된 것을 제외하고, 상기 제 2 전압 발생 회로 (202)는 도 4의 제 1 전압 발생 회로 (201)와 동일한 회로 구성을 갖기 때문에 그것에 대한 설명은 생략한다. 상기 PMOS 트랜지스터 (MP2)는 상기 제 2 전압 (V2)의 출력을 단자 (N2)에 접속된 소오스와, 상기 트랜지스터 (Q6)의 콜렉터에 접속된 드레인 및 접지된 게이트를 갖는다. 그리고, 상기 PMOS 트랜지스터 (MP3)는 상기 출력단자 (N2)에 접속된 소오스와, 상기 트랜지스터 (Q7)의 콜렉터에 접속된 드레인 및 접지된 게이트를 갖는다.
도 6은 본 발명의 바람직한 실시예에 따른 도 3의 비교 회로를 보여주는 회로도이다.
도 6을 참조하면, 비교 회로 (203)는 제 1 및 제 2 전압 발생 회로들 (201) 및 (202)로부터 각각 출력된 제 1 및 제 2 전압들 (V1) 및 (V2)을 입력받아, 외부 온도가 설정된 온도 범위 (예를들면, -40℃∼120℃) 내에 있는지 유무를 상기 두 전압들 (V1) 및 (V2)을 비교하여 검출한 신호 (Temp)를 출력한다. 상기 회로 (203)는 2 개의 PMOS 트랜지스터들 (MP5) 및 (MP6), 6 개의 NMOS 트랜지스터들 (MN5)∼(MN10), 그리고 2 개의 인버터들 (IV1) 및 (IV2)로 구성되어 있다.
상기 PMOS 트랜지스터 (MP5)는 전원 전압 (VDD)과 접속점 (N4) 사이에 형성되는 소오스-드레인 채널과 접속점 (N3)에 연결된 게이트를 갖는다. 상기 PMOS 트랜지스터 (MP6)는 전원 전압 (VDD)에 연결된 소오스와, 상기 접속점 (N3)에 연결된 게이트 및 상기 게이트와 공통 접속된 드레인을 갖는다. 상기 NMOS 트랜지스터들 (MN5) 및 (MN6)의 드레인-소오스 채널들은 각각 상기 접속점들 (N4) 및 (N3)과 접속점 (N5) 사이에 형성되며, 그것들의 게이트들로 각각 상기 제 1 및 제 2 전압들 (V1) 및 (V2)이 인가된다. 상기 NMOS 트랜지스터들 (MN7)∼(MN10)의 드레인-소오스 채널들은 상기 접속점 (N5)과 접지 사이에 순차로 직렬로 형성되며, 그것들의 게이트들은 상기 제 1 전압 (V1)에 공통으로 접속되어 있다. 상기 인버터들 (IV1) 및 (IV2)는 상기 접속점 (N4)와 상기 신호 (Temp)의 출력 라인 사이에 직렬로 연결되어 있다.
도 7은 본 발명의 바람직한 실시예에 따른 도 3의 메인 감지 증폭 회로를 보여주는 회로도이다. 도 7에 도시된 메인 감지 증폭 회로 (150)는 제 1 증폭기 (152)와 제 2 증폭기 (156) 내의 정전류원들 (153) 및 (157)로서 구성된 NMOS 트랜지스터들 (MN27) 및 (MN28)이 도 1의 그것과 다르게 구성됨을 제외하고, 나머지 구성들은 도 1의 그것과 동일하기 때문에 여기서 그것에 대한 설명은 생략한다.
다시 도 7을 참조하면, 상기 NMOS 트랜지스터들 (MN27) 및 (MN28)은 본 발명에 따른 온도 감지 회로 (200)로부터 출력되는 신호 (Temp)에 제어되도록 구성되어 있다. 전술한 종래 문제점으로 고전압 · 저온 조건에서 상기 각 증폭기 (152) 및 (156)의 NMOS 트랜지스터들 (MN15), (MN16), (MN21) 및 (MN22)을 통해 흐르는 전류의 양은 증가하게 되고, 그 결과 상기 증폭기들 (152) 및 (156) 내의 바이폴라 트랜지스터들 (Q11), (Q12), (Q15) 및 (Q16)의 콜렉터 전위가 베이스 전위보다 베이스-에미터 전압 (VBE)만큼 낮아지게 된다. 따라서, 상기 바이폴라 트랜지스터들 (Q11), (Q12), (Q15) 및 (Q16)이 포화 영역(saturation mode)에서 동작할 가능성이 높아지게 되었다.
하지만, 본 발명에 따른 온도 감지 회로 (200)에 의해서 제어되는 상기 트랜지스터들 (MN27) 및 (MN28)에 의해서 외부 온도가 저온(예를들면, -40℃)일 경우 상기 회로 (200)로부터 출력되는 신호 (Temp)에 의해서 상기 트랜지스터들 (MN27) 및 (MN28)이 턴-오프된다. 그 결과, 상기 바이폴라 트랜지스터들 (Q11), (Q12), (Q15) 및 (Q16)이 포화 영역에서 동작하는 것을 방지할 수 있다. 이에 대한 모의 시험(simulation) 결과가 도 8에 도시되어 있다. 그리고, 도 9는 본 발명에 따른 온도 감지 회로의 출력 전압을 보여주는 도면이다.
도 8에 도시된 바와같이, 온도 변화에 둔감한 제 1 전압 발생 회로 (201)로부터 출력된 제 1 전압 (V1) 대비 온도 변화에 민감한 제 2 전압 발생 회로 (202)로부터 출력된 제 2 전압 (V2)은 온도 (-40℃) 이전 까지 상기 제 1 전압 (V1)이 상기 제 2 전압 (V2)보다 낮은 레벨로 출력된다. 그 결과 온도 감지 회로 (200)의 출력 신호 (Temp)의 전압 레벨은 도 9에 도시된 바와같이 하이 레벨이다.
계속해서, 상기 온도 (-40℃)에서는 상기 제 1 전압 (V1)이 상기 전압 (V2)보다 높게 출력되며, 그 결과 상기 온도 감지 회로 (200)의 상기 출력 신호 (Temp)의 전압 레벨은 로우 레벨이다. 따라서, 외부 온도가 상기 설정 온도 (-40℃) 이하로 낮아지게 되면, 상기 온도 감지 회로 (200)에 의해서 감지 증폭 회로 (150) 내의 정전류원들 (153) 및 (157)으로서 구성된 트랜지스터들 (MN27) 및 (MN28)을 제어하게 됨으로써 증폭기들 (152) 및 (156)이 포화 영역에서 동작하는 것을 방지할 수 있게 되었다.
상기한 바와같이, 반도체 장치 및 반도체 메모리 장치에서 온도 변화에 따른 특성 파라미터 및 마진의 조절을 위해 온도 감지 회로를 적용함으로써 온도 변화가 변화되더라도 디바이스를 안정적으로 동작시킬 수 있다.
도 1은 종래 기술에 따른 메인 감지 증폭 회로를 보여주는 회로도;
도 2는 본 발명에 따른 스태틱 램 장치의 구성을 보여주는 블럭도;
도 3은 도 2의 감지 증폭 회로 및 온도 검출 회로의 구성을 보여주는 블럭도,
도 4는 도 3의 제 1 전압 발생 회로를 보여주는 회로도;
도 5는 도 3의 제 2 전압 발생 회로를 보여주는 회로도;
도 6은 도 3의 비교 회로를 보여주는 회로도;
도 7은 본 발명의 바람직한 실시예에 따라 메인 감지 증폭 회로를 보여주는 회로도;
도 8은 온도 변화에 따른 도 3 및 도 4의 전압 발생 회로들의 출력 전압 레벨을 보여주는 도면;
도 9는 온도 변화에 따른 온도 검출 회로의 출력 전압 레벨을 보여주는 도면,
*도면의 주요 부분에 대한 부호 설명
100 : 셀 어레이 110 : 어드레스 버퍼
120 : 행 디코더 130 : 열 디코더
140 : 블럭 감지 증폭 회로 150 : 메인 감지 증폭 회로
160 : 데이터 출력 버퍼 170 : 입출력 패드
180 : 데이터 입력 버퍼 190 : 기입 드라이버
200 : 온도 검출 회로 210 : 제 1 전압 발생 회로
220 : 제 2 전압 발생 회로 230 : 비교 회로

Claims (2)

  1. 데이터 신호를 저장하기 위한 적어도 하나의 메모리 셀을 구비한 스태택 램 장치에 있어서,
    어드레스 신호에 의해서 선택되는 상기 메모리 셀에 저장된 데이터 신호를 감지하고 증폭하여 한 쌍의 제 1 데이터 신호들 (MDL) 및 (
    Figure pat00016
    )을 출력하는 제 1 감지 증폭 수단과;
    상기 한쌍의 제 1 데이터 신호들 (MDL) 및 (
    Figure pat00017
    )의 스윙 폭을 증폭하기 위한 제 2 감지 증폭 수단과;
    외부 온도가 소정 온도로 유지되고 있는지 아닌지를 검출한 신호 (Temp)을 발생하는 수단을 포함하고;
    상기 제 2 감지 증폭 수단은
    상기 검출 신호 (Temp)에 의해서 제어되는 제 1 정전류원과 감지 증폭 신호 (MSAEN)에 제어되는 제 2 정전류원을 구비하며, 상기 신호들 (Temp) 및 (MSAEN)에 응답하여 상기 제 1 데이터 신호들 (MDL) 및 (
    Figure pat00018
    )의 스윙 폭을 증폭한 한 쌍의 제 2 데이터 신호들 (SAS0) 및 (
    Figure pat00019
    )을 출력하는 수단 및;
    상기 제 2 데이터 신호들 (SAS0) 및 (
    Figure pat00020
    )의 전압 레벨을 낮춘 제 3 데이터 신호들 (SAS) 및 (
    Figure pat00021
    )을 출력하는 수단을 구비하며,
    상기 제 1 정전류원은 상기 외부 온도가 상기 소정 온도보다 낮아질 때 상기 검출 신호 (Temp)에 의해서 비활성화되는 것을 특징으로 하는 스태틱 램 장치.
  2. 제 1 항에 있어서,
    상기 검출 신호 발생 수단은,
    전원 전압을 입력받아 상기 전원 전압이 가변되더라도 소정 레벨로 유지되는 제 1 전압 (V1)을 발생하되, 외부 온도가 변화됨에 따라 가변되는 전압 레벨의 폭이 적은 상기 제 1 전압 (V1)을 발생하는 수단과;
    상기 전원 전압을 입력받아 상기 전원 전압이 가변되더라도 소정 레벨로 유지되는 제 2 전압 (V2)을 발생하되, 상기 외부 온도가 변화됨에 따라 가변되는 전압 레벨의 폭이 상기 제 1 전압 (V1)의 그것보다 큰 상기 제 2 전압 (V2)을 발생하는 수단 및;
    상기 제 1 및 제 2 전압들 (V1) 및 (V2)의 레벨을 비교하여, 상기 외부 온도가 소정 온도보다 낮은지 높은지를 알리는 상기 검출 신호 (Temp)을 발생하는 수단을 포함하는 것을 특징으로 하는 스태틱 램 장치.
KR1019970041293A 1997-08-26 1997-08-26 온도검출회로및이를구비한스태틱램장치 KR100508073B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970041293A KR100508073B1 (ko) 1997-08-26 1997-08-26 온도검출회로및이를구비한스태틱램장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970041293A KR100508073B1 (ko) 1997-08-26 1997-08-26 온도검출회로및이를구비한스태틱램장치

Publications (2)

Publication Number Publication Date
KR19990018175A KR19990018175A (ko) 1999-03-15
KR100508073B1 true KR100508073B1 (ko) 2005-10-27

Family

ID=37305724

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970041293A KR100508073B1 (ko) 1997-08-26 1997-08-26 온도검출회로및이를구비한스태틱램장치

Country Status (1)

Country Link
KR (1) KR100508073B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8371749B2 (en) 2007-02-14 2013-02-12 Hynix Semiconductor Inc. Temperature sensor

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100465629B1 (ko) * 2001-12-28 2005-01-13 주식회사 하이닉스반도체 반도체 소자의 온도 특성을 이용한 온도 검출 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02202219A (ja) * 1989-01-31 1990-08-10 Mitsubishi Electric Corp 温度検出回路
KR950010050A (ko) * 1993-09-01 1995-04-26 세끼모또 타다히로 과열 검출 회로
KR960002357A (ko) * 1994-06-24 1996-01-26 김주용 센스앰프

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02202219A (ja) * 1989-01-31 1990-08-10 Mitsubishi Electric Corp 温度検出回路
KR950010050A (ko) * 1993-09-01 1995-04-26 세끼모또 타다히로 과열 검출 회로
KR960002357A (ko) * 1994-06-24 1996-01-26 김주용 센스앰프

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8371749B2 (en) 2007-02-14 2013-02-12 Hynix Semiconductor Inc. Temperature sensor

Also Published As

Publication number Publication date
KR19990018175A (ko) 1999-03-15

Similar Documents

Publication Publication Date Title
KR100792363B1 (ko) 반도체 메모리 장치의 내부전원 생성회로
KR100287392B1 (ko) 반도체 회로 장치
KR100331549B1 (ko) 더미 비트 라인을 이용한 전류 센스 앰프 회로
KR100343290B1 (ko) 반도체 메모리 장치의 입출력 감지 증폭기 회로
KR100414210B1 (ko) 반도체 메모리 장치
KR100419015B1 (ko) 전류 센스 증폭기
KR100767647B1 (ko) 반도체 기억 장치
KR19990024637A (ko) 내부 전원 전압 발생 회로 및 그것을 이용한 반도체 메모리 장치
US6721218B2 (en) Semiconductor memory device and data read method thereof
KR100666617B1 (ko) 비트라인 센스앰프 및 그것을 구비한 반도체 메모리 장치
KR100508073B1 (ko) 온도검출회로및이를구비한스태틱램장치
US5646892A (en) Data reading circuit
KR100200396B1 (ko) 낮은 전원 전압으로 동작가능한 반도체 메모리
US6243314B1 (en) Apparatus for sensing a current direction of an input signal and amplifying the sensed input signal in semiconductor memory device
US20200327921A1 (en) Semiconductor device and memory reading method
JPH08298722A (ja) 半導体装置および半導体装置の内部電源電位の調整方法
KR20010069196A (ko) 반도체 집적회로장치
KR19990016994A (ko) 반도체 메모리장치
KR100990138B1 (ko) 코어전압 발생회로
KR100467017B1 (ko) 증폭 회로로 안정적인 전류와 전압을 공급하기 위해가변적인 크기를 갖는 로드 트랜지스터 회로
KR100247922B1 (ko) 저전압용전류센스앰프회로
JP3037077B2 (ja) 半導体集積回路装置
KR100344817B1 (ko) 1/2vcc발생장치
KR101756359B1 (ko) 퓨즈 데이터 리드 오류 방지회로
KR100209213B1 (ko) 반도체 메모리 장치의 센스 증폭기

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee