KR19990024637A

KR19990024637A - 내부 전원 전압 발생 회로 및 그것을 이용한 반도체 메모리 장치

Info

Publication number: KR19990024637A
Application number: KR1019970045862A
Authority: KR
Inventors: 위성민
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1997-09-04
Filing date: 1997-09-04
Publication date: 1999-04-06
Also published as: JPH11149774A; TW384483B; JP3810220B2; US6100744A; KR100266901B1

Abstract

본 발명에 따른 전원 공급 회로는 외부로부터 전원 전압을 받아들여서 기준 전압을 발생하는 기준 전압 발생 회로로부터 상기 기준 전압과 그리고 상기 전원 전압을 받아들여서 상기 기준 전압보다 높은 레벨의 제 1 전압을 발생하는 제 1 전압 발생 회로 및; 상기 외부 전원 전압 및 상기 제 1 전압을 받아들여서 상기 외부 전원 전압으로부터 상기 제 1 전압과 동일한 레벨의 제 2 전압을 발생하되, 상기 외부 전원 전압이 제 1 전압보다 낮을 때 상기 외부 전원 전압을 따라 움직이는 상기 제 2 전압을 발생하고, 그리고 상기 외부 전원 전압이 상기 제 1 전압보다 높을 때 감소하는 상기 제 2 전압을 발생하는 제 2 전압 발생 회로를 포함한다.

Description

내부 전원 전압 발생 회로 및 그것을 이용한 반도체 메모리 장치(INTERNAL POWER SUPPLY VOLTAGE GENERATING CIRCUIT AND SEMICONDUCTOR MEMORY DEVICE USING IT)

본 발명은 반도체 메모리 장치에 관한 것으로서, 구체적으로는 데이터 출력 버퍼에 전원을 공급하기 위한 전원 공급 회로에 관한 것이다.

최근 반도체 메모리 장치의 집적도가 증가함과 아울러 데이터 출력 속도 및 밴드폭(bandwidth : 정해진 시간 당 데이터 수 - datarate)가 증가하고 있다. 동기형 메모리 장치의 출력 모드 중 버스트 동작이 중요한 모드로서 인식됨에 따라 데이터 유지 시간 (tOH) 및 데이터 출력 시점 (tSAC) 사이의 간격 (gap) 역시 중요한 변수가 되고 있다. 그러한 시간들 (tOH) 및 (tSAC)과 그것의 간격을 더하면 사이클 시간 (cycle time : tCC)이 되기 때문에, 시간들 (tOH) 및 (tSAC) 사이의 간격이 증가하면 사이클 시간 (tCC)이 증가한다. 결과적으로, 높은 밴드 폭 (high bandwidth)을 구현하고자 하는 노력에 상반되는 결과가 초래된다.

시간들 (tOH) 및 (tSAC)의 간격 (gap)은 전원 전압 (VCC), 온도, 및 데이터 출력 핀들 상호간의 불일치 (mismatch) 등에 의해서 증가된다. 특히, 그것의 간격은 전원 전압 및 온도 변화에 따라 민감하다. 전원 전압의 변화에 따라 시간들 (tOH 및 tSAC)의 간격이 증가하는 것을 억제하기 위해서, 반도체 메모리 장치의 데이터 출력 버퍼 회로 (도 1 및 도 5 참조)는 전원 (power supply)으로서 외부 전원 전압 (EVC)가 공급되는 대신에 데이터 출력 버퍼용 내부 전원 전압 (VINTQ)가 공급된다.

그러나, 낮은 전원 전압 (LEVC)이 공급되는 반도체 메모리 장치에 있어서, 높은 전원 전압 (HEVC)이 공급되는 경우, 상기 내부 전원 전압 (VINTQ)에 제어되는 데이터 출력 버퍼 회로(도 5 참조)의 풀업 트랜지스터 (MN11)의 드레인-소오스 전압(Vds)이 증가하게 된다. 상기 풀업 트랜지스터 (MN11)의 게이트로 인가되는 신호 (DOK)의 레벨은 상기 내부 전원 전압 (VREFQ)에 의해서 결정된다. 그러나, 상기 전압 (VINTQ)의 레벨은, 종래의 경우, 외부 전원 전압 (EVC)의 변화에 무관하게 일정하게 유지된다. 따라서, 도 7에 도시된 바와 같이, 데이터가 HI-Z 상태에서 하이 레벨로 천이될 때 풀업 트랜지스터 (MN11)를 통해서 흐르는 전류의 양이 급격히 증가하여 유효한 데이터의 하이 레벨 및 로우 레벨 (VOH 및 VOL) 사이에 스큐 (skew)가 증가된다.

따라서 본 발명의 목적은 외부 전원 전압이 일정 레벨이상 증가하는 경우 그와 반대로 감소하는 특성을 갖는 내부 전원 전압을 발생하는 내부 전원 전압 발생 회로를 제공하는 것이다.

본 발명의 다른 목적은 외부 전원 전압이 증가하는 경우 외부로 출력되는 데이터 레벨들 간의 스큐를 줄이기 위한 데이터 출력 버퍼용 내부 전원 전압 발생 회로를 제공하는 것이다.

도 1은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 구성을 보여주는 블럭도;

도 2는 본 발명의 바람직한 실시예에 따른 도 1의 기준 전압 발생 회로를 보여주는 회로도;

도 3은 본 발명의 바람직한 실시예에 따른 도 1의 데이터 출력 버퍼용 기준 전압 발생 회로를 보여주는 회로도;

도 4는 본 발명의 바람직한 실시예에 따른 도 1의 내부 전압 발생 회로를 보여주는 회로도;

도 5는 도 1의 데이터 출력 버퍼 회로를 보여주는 회로도;

도 6은 외부 전원 전압이 저전압(LEVC)과 고전압(HEVC)일 때, 데이터 출력 버퍼 회로로부터 출력되는 데이터의 스큐(skew)를 보여주는 도면;

도 7은 외부 전원 전압이 가별될 때 종래 및 본 발명에 따른 데이터 출력 버퍼용 기준 전압(VREFQ)의 레벨을 보여주는 도면.

도면의 주요 부분에 대한 부호 설명

100 : 메모리 셀 어레이 110 : 행 어드레스 버퍼 회로

120 : 열 어드레스 버퍼 회로 130 : 행 디코더 회로

140 : 열 디코더 회로 150 : 센스 앰프 및 I/O

160 : 데이터 출력 버퍼 회로 170 : 기준 전압 발생 회로

170 : 데이터 출력 버퍼용 기준 전압 발생 회로

190 : 내부 전압 발생 회로

200 : 데이터 출력 버퍼용 전원 공급 회로

상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 외부로부터 전원 전압을 받아들여서 기준 전압을 발생하는 기준 전압 발생 회로로부터 상기 기준 전압과 그리고 상기 전원 전압을 받아들여서 상기 기준 전압보다 높은 레벨의 제 1 전압을 발생하는 제 1 전압 발생 수단 및; 상기 외부 전원 전압 및 상기 제 1 전압을 받아들여서 상기 외부 전원 전압으로부터 상기 제 1 전압과 동일한 레벨의 제 2 전압을 발생하되, 상기 외부 전원 전압이 제 1 전압보다 낮을 때 상기 외부 전원 전압을 따라 움직이는 상기 제 2 전압을 발생하고, 그리고 상기 외부 전원 전압이 상기 제 1 전압보다 높을 때 감소하는 상기 제 2 전압을 발생하는 제 2 전압 발생 수단을 포함한다.

이 실시예에 있어서, 상기 제 2 전압의 레벨은 상기 외부 전원 전압보다 낮은 레벨이다.

이 실시예에 있어서, 상기 제 1 전압 발생 수단은 상기 제 2 레벨의 기준 전압을 분배하기 위한 분배기를 포함하며; 상기 분배기는 상기 제 3 레벨의 기준 전압을 출력하기 위한 출력 단자와; 접지 전위를 받아들이기 위한 제 1 전원 단자와; 소오스, 드레인, 게이트를 구비하고, 상기 소오스가 상기 출력 단자에 접속되고 그리고 상기 게이트 및 상기 드레인이 서로 접속된 제 1 MOS 트랜지스터 및; 소오스, 드레인, 게이트를 구비하고, 상기 소오스가 상기 제 1 MOS 트랜지스터의 드레인에 접속되고 그리고 상기 게이트와 상기 드레인이 상기 제 1 전원 단자에 공통으로 접속된 제 2 MOS 트랜지스터를 구비하되, 상기 외부 전원 전압이 상기 제 2 MOS 트랜지스터의 벌크에 제공되도록 함으로써 그것의 드레솔드 전압이 상기 외부 전원 전압에 따라 가변되도록 한다.

이 실시예에 있어서, 상기 제 1 MOS 트랜지스터의 벌크는 그것의 소오스에 접속된다.

이 실시예에 있어서, 상기 제 1 전압 발생 수단은 상기 기준 전압과 상기 분배 전압을 비교하여 비교 신호를 발생하는 비교기 및; 상기 비교 신호에 응답하여서 상기 제 1 전원 단자로부터 상기 출력 단자로 공급되는 전류의 양을 제어하기 위한 구동기를 부가적으로 포함한다.

본 발명의 다른 특징에 의하면, 정보를 저장하기 위한 메모리 셀 어레이와; 상기 메모리 셀들의 정보를 감지하고 증폭하기 위한 감지 증폭 회로와; 상기 감지 증폭된 데이터를 외부로 출력하기 위한 데이터 출력 버퍼 회로와; 외부 전원 전압을 받아들여서 제 1 레벨의 기준 전압을 발생하는 제 1 전압 발생 회로 및; 상기 외부 전원 전압 및 상기 기준 전압을 받아들여서 상기 데이터 출력 버퍼의 전원으로서 상기 제 1 레벨보다 높은 제 2 레벨의 내부 전원 전압을 발생하는 제 2 전압 발생 회로를 포함하고; 상기 제 2 전압 발생 회로는 상기 외부 전원 전압이 상기 제 2 레벨의 전압보다 낮을 때 상기 외부 전원 전압을 따라 움직이는 상기 내부 전원 전압을 발생하고, 상기 외부 전원 전압이 상기 제 2 레벨의 전압보다 높을 때 감소하는 상기 내부 전원 전압을 발생한다.

이 실시예에 있어서, 상기 제 2 전압 발생 회로는, 상기 기준 전압과 상기 외부 전원 전압을 받아들여서, 상기 제 2 레벨의 내부 전원 전압과 동일한 레벨의 전압을 발생하는 제 3 전압 발생 회로 및; 상기 외부 전원 전압과 상기 제 3 전압 발생 회로로부터 상기 제 2 레벨의 전압을 받아들여서 상기 외부 전원 전압을 상기 내부 전원 전압으로 변환하기 위한 변환 회로를 포함한다.

이 실시예에 있어서, 상기 제 3 전압 발생 회로는 전원 전압을 받아들이기 위한 제 1 전원 단자와; 접지 전위를 받아들이기 위한 제 2 전원 단자와; 상기 제 2 레벨의 기준 전압을 출력하기 위한 출력 단자와; 상기 제 2 레벨의 기준 전압을 분배하기 위한 분배기와; 상기 제 1 레벨의 기준 전압과 상기 분배 전압을 비교한 비교 신호를 발생하는 비교기 및; 상기 비교 신호에 응답하여서 상기 제 1 전원 단자로부터 상기 출력 단자로 공급되는 전류의 양을 제어하기 위한 구동기를 포함하고; 상기 분배기는 소오스, 드레인, 게이트를 구비하고, 상기 소오스가 상기 출력 단자에 접속되고 그리고 상기 게이트 및 상기 드레인이 서로 접속된 제 1 MOS 트랜지스터 및; 소오스, 드레인, 게이트를 구비하고, 상기 소오스가 상기 제 1 MOS 트랜지스터의 드레인에 접속되고 그리고 상기 게이트와 상기 드레인이 상기 제 1 전원 단자에 공통으로 접속된 제 2 MOS 트랜지스터를 포함하되, 상기 외부 전원 전압이 상기 제 2 MOS 트랜지스터의 벌크에 제공되도록 함으로써 그것의 드레솔드 전압이 상기 외부 전원 전압에 따라 가변되도록 한다.

이 실시예에 있어서, 상기 제 2 레벨의 전압은 상기 외부 전원 전압보다 낮다.

이와같은 회로 및 장치에 의해서, 데이터 출력 버퍼에 공급되는 전원 전압을 외부 전원 전압이 증가하는 경우 그와 반대로 감소되도록 할 수 있다.

도 3, 도 4, 그리고 도 5를 참조하면, 본 발명의 신규한 전원 공급 회로는 데이터 출력 버퍼용 기준 전압 발생 회로 (180) 및 내부 전원 전압 발생 회로 (190)를 제공하며, 상기 기준 전압 발생 회로 (180)는 외부 전원 전압 (EVC)가 소정 레벨의 전압 (예를들면, 2.5V)보다 낮을 때 상기 외부 전원 전압 (EVC)을 따라 움직이는 기준 전압 (VREFQ)을 발생하고, 상기 소정 레벨의 전압보다 높을 때 감소하는 상기 기준 전압 (VREFQ)을 발생한다. 그리고, 상기 내부 전원 전압 발생 회로 (190)는 상기 기준 전압 (VREFQ)을 따라 움직이는 데이터 출력 버퍼용 내부 전원 전압 (VINTQ)을 발생한다. 이로써, 외부 전원 전압 (EVC)이 소정 레벨 (예를들면, 2.5V) 이상 증가할 때, 데이터 출력 버퍼 회로 (160)로부터 출력되는 데이터의 하이 레벨 (VOH)와 로우 레벨 (VOL) 사이의 스큐를 줄일 수 있다.

다시, 도 1을 참조하면, 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 구성을 보여주는 블럭도가 도시되어 있다. 반도체 메모리 장치는, 도 1에 도시된 바와 같이, 메모리 셀 어레이 (memory cell array) (100), 행 및 열 어드레스 버퍼 회로들 (row and column address buffer circuits) (110, 120), 행 및 열 디코더 회로들 (row and column decoder circuits) (130, 140), 센스 앰프 및 I/O 회로 (sense amplifier and I/O circuit) (150) 및 데이터 출력 버퍼 회로 (data out buffer circuit) (160)을 포함한다. 상기한 회로들은 이 분야의 기술에 숙련된 자들에게 잘 알려진 것으로서, 그것에 설명은 생략된다.

도 1에 도시된 바와 같이, 본 발명에 따른 반도체 메모리 장치는 제 1 기준 전압 발생 회로 (first reference voltage generating circuit) (170) 및 전원 공급 회로 (200)를 포함한다. 상기 기준 전압 발생 회로 (170)는 어레이용 및 주변 회로용 전원 전압 발생 회로들(미도시됨) 및 데이터 출력 버퍼용 전원 공급 회로 (200)에 기준 전압 (VREF)을 제공한다.

데이터 출력 버퍼 회로 (160)로 전원을 공급하기 위한 전원 공급 회로 (200)는 외부 전원 전압 (EVC)이 소정 레벨의 전압 (예를들면, 2.5V)보다 높아질 때 내부 전원 전압 (VINTQ)의 레벨이 낮아지도록 하며, 제 2 기준 전압 발생 회로 (second reference voltage generating circuit) (180) 및 내부 전원 전압 발생 회로 (internal supply voltage generating circuit) (190)로 구성되어 있다. 상기 제 2 기준 전압 발생 회로 (180)는 제 1 기준 전압 발생 회로 (170)로부터 기준 전압 (VREF : 예를들면, 1.1V)의 받아들여서 데이터 출력 버퍼용 기준 전압 (VREFQ : 예를들면, 2.5V)을 발생한다. 상기 제 2 기준 전압 발생 회로 (180)는 외부 전원 전압 (EVC)이 소정 레벨 (예들들면, 2.5V)의 기준 전압 (VREFQ)보다 낮을 때 상기 외부 전원 전압 (EVC)을 따라 움직이는 상기 기준 전압 (VREFQ)을 발생한다. 그리고, 상기 회로 (180)는 상기 외부 전원 전압 (EVC)이 상기 기준 전압 (VREFQ)보다 높을 때, 상기 외부 전원 전압 (EVC)과 달리 감소하는 상기 기준 전압 (VREFQ)을 발생한다. 그리고, 상기 내부 전원 전압 발생 회로 (190)는 상기 기준 전압 (VREFQ)을 받아들여서 데이터 출력 버퍼용 내부 전원 전압 (VINTQ)을 발생한다.

도 2를 참조하면, 도 1의 제 1 기준 전압 발생 회로를 보여주는 회로도가 도시되어 있다. 기준 전압 발생 회로 (170)는 2 개의 저항들 (R1) 및 (R2)과 2 개의 NMOS 트랜지스터들 (MN1, MN2)과 하나의 PMOS 트랜지스터 (MP1)로 이루어져 있다. 상기 저항들 (R1, R2)과 상기 트랜지스터들 (MN1, MN2)의 채널들은 외부 전원 전압 (EVC)을 받아들이기 위한 제 1 전원 단자 (10)와 접지 전위 (GND)를 받아들이기 위한 제 2 전원 단자 (12) 사이에 직렬로 접속되어 있다. 상기 트랜지스터 (MN1)의 게이트는 상기 저항들 (R1, R2) 사이의 접속점 (14) 즉, 기준 전압 (VREF)의 출력을 위한 출력 단자에 접속되어 있다. 상기 트랜지스터 (MN2)는 상기 외부 전원 전압 (EVC)이 인가되는 게이트를 갖는다. 그리고, 상기 PMOS 트랜지스터 (MP1)는 상기 접속점 (14)과 상기 제 2 전원 단자 (12) 사이에 형성되는 채널과 상기 저항 (R2)과 상기 트랜지스터 (MN1)의 접속점 (16)에 연결된 게이트를 갖는다.

다시 도 3을 참조하면, 본 발명의 바람직한 실시예에 따른 도 1의 제 2 기준 전압 발생 회로를 보여주는 회로도가 도시되어 있다. 본 발명의 제 2 기준 전압 발생 회로 (180)는 비교기 (comparator) (212), 구동기 (driver) (214), 그리고 분압기 (voltage divider) (216)로 구성되어 있다. 상기 비교기 (214)는 잘 알려진 차동 증폭기 (differential amplifier) 회로로 구성되었으며, 도 1의 기준 전압 (VREF)와 상기 분압기 (216)의 출력 전압 (Vdiv)을 비교하여 비교 신호 (Scomp)을 출력한다. 예컨대, 기준 전압 (VREF)가 전압 (Vdiv) 보다 높으면, 로우 레벨의 상기 비교 신호 (Scomp)를 출력하고, 이와 반대의 경우 하이 레벨의 상기 비교 신호 (Scomp)를 출력한다. 상기 비교기 (214)는 정전류원으로서 동작하는 2 개의 PMOS 트랜지스터들 (MP2) 및 (MP3) 및 하나의 NMOS 트랜지스터 (MN5)와 입력 전압을 받아들이기 위한 2 개의 NMOS 트랜지스터들 (MN3) 및 (MN4)로 구성되어 있다.

구동기 (214)는 상기 비교 신호 (Scomp)에 응답하여서 외부 전원 전압 (EVC)을 받아들이기 위한 제 2 전원 단자 (10)로부터 기준 전압 (VREFQ)의 출력을 위한 단자 (18)로 전류를 공급하거나 차단하게 된다. 상기 구동기 (214)는 하나의 PMOS 트랜지스터 (MP4)로 구성되며, 상기 제 2 전원 단자 (10)와 출력 단자 (18) 사이에 형성된 채널과 상기 비교 신호 (Scomp)가 인가되는 게이트를 갖는다.

분압기 (216)는 2 개의 PMOS 트랜지스터들 (MP5) 및 (MP6)로 구성되며, 상기 기준 전압 (VREFQ)을 받아들여서 상기 트랜지스터들 (MP5) 및 (MP6)의 저항비에 따라 분배된 상기 전압 (Vdiv)을 출력한다. 상기 PMOS 트랜지스터 (MP5)는 게이트, 소오스 및 드레인을 가지며, 상기 게이트와 상기 드레인은 입력 트랜지스터 (MN54)의 게이트에 공통으로 접속되고 상기 소오스는 상기 출력 단자 (18)에 접속되어 있다. 상기 PMOS 트랜지스터 (MP6)는 게이트, 소오스 및 드레인을 가지며, 그것의 게이트 및 드레인은 제 1 전원 단자 (12)에 공통으로 접속되고, 그리고 그것의 드레인은 상기 PMOS 트랜지스터 (MP5)과 함께 연결되어 있다.

상기 트랜지스터 (MP6)의 벌크 전압 (bulk voltage) 즉, 백 바이어스 (back bias)는 외부 전원 전압 (EVC)이 인가되고, 상기 트랜지스터 (MN5)의 벌크 전압은 그것의 소오스 전압과 동일하다. 만약 외부 전원 전압 (EVC)가 설정된 전압 (예를들면, 2.5V)보다 높아지면, 분압기 (216)의 PMOS 트랜지스터 (MP6)의 드레솔드 전압 (threshold voltage : 이하 V_th로 표시함)은 증가된다. 예컨대, 트랜지스터 (MP6)의 턴-온 저항이 증가함으로써 그것의 양단에 걸리는 전압 즉, 분배 전압 (Vdiv)이 증가된다. 결국, 도 3에서 알 수 있듯이, 기준 전압 (VREF)은 일정한 반면 비교될 분배 전압 (Vdiv)이 높아지기 때문에, 외부 전원 전압 (EVC)이 증가하더라도 기준 전압 (VREFQ)은 낮아진다. 이러한 경우, 도 7에 도시된 바와 같이, 외부 전원 전압 (EVC)가 설정된 전압 (예컨대, 2.5V)보다 낮으면 기준 전압 (VREFQ)은 외부 전원 전압 (EVC)를 따라 움직이고, 외부 전원 전압 (EVC)가 설정된 전압보다 높으면 기준 전압 (VREFQ)는 외부 전원 전압 (EVC)와 달리 감소하게 된다.

도 4를 참조하면, 본 발명의 바람직한 실시예에 따른 내부 전원 전압 발생 회로를 보여주는 회로도가 도시되어 있다. 내부 전원 전압 발생 회로 (190)는 정전류원으로서 동작하는 2 개의 PMOS 트랜지스터들 (PM7, MP8) 및 하나의 NMOS 트랜지스터 (MN9)와 입력을 위한 2 개의 NMOS 트랜지스터들 (MN6, MN7)과 구동기로서 동작하는 PMOS 트랜지스터 (MP9)로 구성되어 있다. 상기 내부 전원 전압 발생 회로 (190)는 도 3의 제 2 기준 전압 발생 회로의 비교기 (212)와 구동기 (214)와 유사한 방법으로 동작하기 때문에 그것의 동작 설명은 생략된다.

그러나, 내부 전원 전압 발생 회로 (190)이 도 3의 제 2 기준 전압 발생 회로 (180)로부터 제공되는 기준 전압 (VREFQ)의 레벨에 따라 내부 전원 전압 (VINTQ)을 발생하기 때문에, 상기 내부 전원 전압 (VINTQ)의 레벨은 일정하게 유지되지 않는다. 예컨대, 외부 전원 전압 (EVC)이 설정된 전압 (예를들면, 2.5V)보다 낮을 때 그것을 따라 움직이는 기준 전압 (VREFQ)에 의해서 상기 내부 전원 전압 (VINTQ) 역시 그것을 따라 움직인다. 이와 반대로, 상기 외부 전원 전압 (EVC)이 설정된 전압보다 높을 때 그것과 반대 방향으로 움직이는 기준 전압 (VREFQ)에 의해서 상기 내부 전원 전압 (VINTQ) 역시 감소하게 되는 특성을 갖는다.

도 5는 본 발명의 실시예에 따른 도 1의 데이터 출력 버퍼 회로를 보여주는 회로도이다. 도 6은 외부 전원 전압이 저전압 (LEVC)과 고전압 (HEVC)일 때, 데이터 출력 버퍼 회로로부터 출력되는 데이터의 스큐 (skew)를 보여주는 도면이다. 그리고, 도 7은 외부 전원 전압이 가변될 때 종래 및 본 발명에 따른 데이터 출력 버퍼용 기준 전압 (VREFQ)의 레벨을 보여주는 도면이다.

다시 도 6을 참조하면, 외부 전원 전압 (EVC)가 기준 전압 (VREFQ)보다 낮은 레벨일 때, 데이터의 하이 레벨 (VOH)과 로우 레벨 (VOL)은 유사한 기울기를 가진다. 즉, 데이터 레벨들 사이의 스큐 (skew)가 적음을 알 수 있다. 그러나, 외부 전원 전압 (EVC)이 설정된 레벨 즉, 기준 전압 (VRERQ, 예컨대, 2.5V)보다 높을 때, 데이터의 하이 레벨 (VOH)와 로우 레벨 (VOL) 사이의 스큐는 낮은 레벨일 때보다 더 커짐을 알 수 있다.

반도체 칩에 고전압이 인가되는 경우, 도 5의 풀업 트랜지스터 (MN11)의 드레인-소오스 전압 (Vds)는 증가되고, 그 결과 데이터가 HI-Z 상태 (예컨대, 1.4V)에서 하이 레벨 (예컨대, 1.6V)로 천이되는 시간은, 도 6에서 알 수 있듯이, 저전압이 인가되는 경우에 비해서 빠르다. 반면에, 데이터가 HI-Z 상태에서 로우 레벨 (약 1.2V)로 천이되는 시간은 거의 변화되지 않는다. 결국, 천이 시간이 늦은 것 (도 6의 경우, 로우 레벨)에 의해서 결정되는 데이터 출력 시간 (tSAC)은 늦어지고, 천이 시간이 빠른 것 (도 6의 경우, 하이 레벨)에 의해서 결정되는 데이터 유지 시간 (tOH)은 줄어들게 된다. 결국, 반도체 메모리 장치가 불안정해지고, 아울러 그것의 밴드폭 (bandwidth)은 감소하게 된다.

그러나, 본 발명에 따른 전원 공급 회로 (200)의 제 2 기준 전압 발생 회로 (180)로부터 출력되는 기준 전압 (VREFQ)는, 도 7에 도시된 바와 같이, 외부 전원 전압 (EVC)가 설정된 전압 (예를들면, 2.5V)보다 높아질 때 감소한다. 또, 전압 변환 회로 (200)의 내부 전원 전압 발생 회로 (190)로부터 출력되는 내부 전원 전압 (VINTQ)이 상기 기준 전압 (VREFQ)의 레벨에 따라 가변되기 때문에, 상기 내부 전원 전압 (VINTQ)의 레벨 역시 기준 전압 (VRERQ)에 의해서 낮아진다.

따라서, 상기 내부 전원 전압 (VINTQ)의 레벨에 따라 결정되는 데이터 출력 버퍼 회로 (160)의 풀업 트랜지스터 (MN11)의 게이트-소오스 전압 (Vgs)이 낮아지고, 상기 트랜지스터 (MN11)을 통해서 흐르는 전류의 양이 감소된다. 즉, 외부 전원 전압 (EVC)가 고전압일 때 증가된 트랜지스터 (MN11)의 드레인-소오스 전압 (Vds)은 전압 (VINTQ)에 의해서 낮아진 트랜지스터 (MN11)의 게이트-소오스 전압 (Vgs)에 의해서 보상될 수 있다.

결국, 내부 전원 전압 (VINTQ)의 레벨을 결정하는 기준 전압 (VREFQ)의 PMOS 트랜지스터 (MP6)의 벌크 전압 즉, 백 바이어스 (back bias)에 외부 전원 전압 (EVC)을 공급함으로써, 상기 외부 전원 전압 (EVC)이 증가하더라도 내부 전원 전압 (VINTQ)의 레벨을 낮출 수 있다. 그 결과, 고전압에서 데이터 출력 버퍼 회로 (160)의 풀업 트랜지스터 (MN11)의 드레인-소오스 전압 (Vds)의 증가를 보상하기 위해 그것의 게이트-소오스 전압 (Vgs)을 낮춤으로써 상기 트랜지스터 (MN11)을 통해서 흐르는 전류의 양을 일정하게 유지할 수 있다. 따라서, 데이터의 하이 레벨과 로우 레벨 사이의 스큐 (skew)를 줄일 수 있다.

상기한 바와같이, 외부 전원 전압이 증가할 때 이와 반대로 감소하는 데이터 출력 버퍼용 기준 전압을 발생함과 아울러 그와 동일한 방향으로 감소하는 데이터 출력 버퍼용 내부 전원 전압을 출력 버퍼 회로로 제공함으로써 데이터의 하이 레벨과 로우 레벨 사이의 스큐를 줄일 수 있다.

Claims

외부로부터 전원 전압을 받아들여서 기준 전압을 발생하는 기준 전압 발생 회로로부터 상기 기준 전압과 그리고 상기 전원 전압을 받아들여서 상기 기준 전압보다 높은 레벨의 제 1 전압을 발생하는 제 1 전압 발생 수단 및;

상기 외부 전원 전압 및 상기 제 1 전압을 받아들여서 상기 외부 전원 전압으로부터 상기 제 1 전압과 동일한 레벨의 제 2 전압을 발생하되, 상기 외부 전원 전압이 제 1 전압보다 낮을 때 상기 외부 전원 전압을 따라 움직이는 상기 제 2 전압을 발생하고, 그리고 상기 외부 전원 전압이 상기 제 1 전압보다 높을 때 감소하는 상기 제 2 전압을 발생하는 제 2 전압 발생 수단을 포함하는 내부 전원 전압 발생 회로.
제 1 항에 있어서,

상기 제 2 전압의 레벨은 상기 외부 전원 전압보다 낮은 레벨인 내부 전원 전압 발생 회로.
제 1 항에 있어서,

상기 제 1 전압 발생 수단은 상기 제 2 레벨의 기준 전압을 분배하기 위한 분배기를 포함하며; 상기 분배기는 상기 제 3 레벨의 기준 전압을 출력하기 위한 출력 단자와; 접지 전위를 받아들이기 위한 제 1 전원 단자와; 소오스, 드레인, 게이트를 구비하고, 상기 소오스가 상기 출력 단자에 접속되고 그리고 상기 게이트 및 상기 드레인이 서로 접속된 제 1 MOS 트랜지스터 및; 소오스, 드레인, 게이트를 구비하고, 상기 소오스가 상기 제 1 MOS 트랜지스터의 드레인에 접속되고 그리고 상기 게이트와 상기 드레인이 상기 제 1 전원 단자에 공통으로 접속된 제 2 MOS 트랜지스터를 구비하되, 상기 외부 전원 전압이 상기 제 2 MOS 트랜지스터의 벌크에 제공되도록 함으로써 그것의 드레솔드 전압이 상기 외부 전원 전압에 따라 가변되도록 하는 내부 전원 전압 발생 회로.
제 3 항에 있어서,

상기 제 1 MOS 트랜지스터의 벌크는 그것의 소오스에 접속되는 내부 전원 전압 발생 회로.
제 3 항에 있어서,

상기 제 1 전압 발생 수단은 상기 기준 전압과 상기 분배 전압을 비교하여 비교 신호를 발생하는 비교기 및; 상기 비교 신호에 응답하여서 상기 제 1 전원 단자로부터 상기 출력 단자로 공급되는 전류의 양을 제어하기 위한 구동기를 부가적으로 포함하는 내부 전원 전압 발생 회로.
정보를 저장하기 위한 메모리 셀 어레이와;

상기 메모리 셀들의 정보를 감지하고 증폭하기 위한 감지 증폭 회로와;

상기 감지 증폭된 데이터를 외부로 출력하기 위한 데이터 출력 버퍼 회로와;

외부 전원 전압을 받아들여서 제 1 레벨의 기준 전압을 발생하는 제 1 전압 발생 회로 및;

상기 외부 전원 전압 및 상기 기준 전압을 받아들여서 상기 데이터 출력 버퍼의 전원으로서 상기 제 1 레벨보다 높은 제 2 레벨의 내부 전원 전압을 발생하는 제 2 전압 발생 회로를 포함하고;

상기 제 2 전압 발생 회로는 상기 외부 전원 전압이 상기 제 2 레벨의 전압보다 낮을 때 상기 외부 전원 전압을 따라 움직이는 상기 내부 전원 전압을 발생하고, 상기 외부 전원 전압이 상기 제 2 레벨의 전압보다 높을 때 감소하는 상기 내부 전원 전압을 발생하는 반도체 메모리 장치.
제 6 항에 있어서,

상기 제 2 전압 발생 회로는,

상기 기준 전압과 상기 외부 전원 전압을 받아들여서, 상기 제 2 레벨의 내부 전원 전압과 동일한 레벨의 전압을 발생하는 제 3 전압 발생 회로 및;

상기 외부 전원 전압과 상기 제 3 전압 발생 회로로부터 상기 제 2 레벨의 전압을 받아들여서 상기 외부 전원 전압을 상기 내부 전원 전압으로 변환하기 위한 변환 회로를 포함하는 반도체 메모리 장치.
제 6 항에 있어서,

상기 제 3 전압 발생 회로는 전원 전압을 받아들이기 위한 제 1 전원 단자와; 접지 전위를 받아들이기 위한 제 2 전원 단자와; 상기 제 2 레벨의 기준 전압을 출력하기 위한 출력 단자와; 상기 제 2 레벨의 기준 전압을 분배하기 위한 분배기와; 상기 제 1 레벨의 기준 전압과 상기 분배 전압을 비교한 비교 신호를 발생하는 비교기 및; 상기 비교 신호에 응답하여서 상기 제 1 전원 단자로부터 상기 출력 단자로 공급되는 전류의 양을 제어하기 위한 구동기를 포함하고;

상기 분배기는 소오스, 드레인, 게이트를 구비하고, 상기 소오스가 상기 출력 단자에 접속되고 그리고 상기 게이트 및 상기 드레인이 서로 접속된 제 1 MOS 트랜지스터 및; 소오스, 드레인, 게이트를 구비하고, 상기 소오스가 상기 제 1 MOS 트랜지스터의 드레인에 접속되고 그리고 상기 게이트와 상기 드레인이 상기 제 1 전원 단자에 공통으로 접속된 제 2 MOS 트랜지스터를 포함하되, 상기 외부 전원 전압이 상기 제 2 MOS 트랜지스터의 벌크에 제공되도록 함으로써 그것의 드레솔드 전압이 상기 외부 전원 전압에 따라 가변되도록 하는 반도체 메모리 장치.
제 8 항에 있어서,

상기 제 1 MOS 트랜지스터의 벌크는 그것의 소오스에 접속되는 반도체 메모리 장치.
제 6 항에 있어서,

상기 제 2 레벨의 전압은 상기 외부 전원 전압보다 낮은 반도체 메모리 장치.