KR100467918B1

KR100467918B1 - 낮은동작전압에서유효한전압변환회로를구비한반도체집적회로

Info

Publication number: KR100467918B1
Application number: KR1019970040514A
Authority: KR
Inventors: 히토시 다나카; 마사카즈 아오키; 기요오 이토
Original assignee: 히다치초엘에스아이 엔지니어링가부시키가이샤; 가부시끼가이샤 히다치 세이사꾸쇼
Priority date: 1996-08-27
Filing date: 1997-08-25
Publication date: 2005-06-02
Also published as: JP3709246B2; JPH1064261A; KR19980018962A; TW358938B; US5910924A

Abstract

반도체칩에 조립된 전압변환회로에 관한 것으로서, 낮은 전원전압에서도 비교적 큰 구동능력을 갖고 동작안정성이 양호하며 저전압, 대용량화가 가능한 전압변환회로 및 반도체 집적회를 제공하기 위해, 전압변환회로와 전압변환회로에서 출력되는 내부동작전압을 받는 내부회로를 구비하고, 전압변환회로는 외부전압을 받는 전원공급노드, 외부전압보다 작은 값인 내부동작전압을 출력하는 제1 출력노드, 외부전압에 결합된 소오스와 제1 출력노드에 결합된 드레인을 갖는 제1 트랜지스터, 반전입력노드와 비반전입력노드를 갖고 반전입력노드와 비반전입력노드 사이의 전위차를 증폭하는 차동증폭회로 및 푸시풀회로를 갖도록 구성하였다.

이러한 구성으로 하는 것에 의해, 구동트랜지스터의 부하구동능력을 높이면서 서브스레쉬홀드전류를 저감할 수 있고, 내부회로의 고속동작을 유지하면서 안정한 동작을 실현할 수 있으며, 1V정도의 낮은 전원전압에서도 고속동작을 유지하면서 대기시의 서브스레쉬홀드를 대폭으로 저감할 수 있고, 대용량, 고속, 다비트구성, 저소비전력의 메모리를 실현할 수 있다는 효과가 얻어진다.

Description

낮은 동작전압에서 유효한 전압변환회로를 구비한 반도체 집적회로

본 발명은 일반적으로 반도체칩에 내장된 전압변환회로(또는 전압 리미터)에 관한 것으로서, 특히 내부 칩전압에 근접하는 낮은 전원전압에서 유효한 전압변환회로에 관한 것이다.

일반적으로, 메모리나 마이크로프로세서 등을 구성하는 반도체 집적회로의 경우, 반도체 집적회로가 고집적화될 수록 소자수가 증가한다. 그러나, 더욱 동작의 고속화가 요구되므로 소비전류가 증가한다. 또, 반도체 집적회로에 있어서의 소자는 미세화되어 그 내압이 저하된다. 이 때문에 고집적화될 수록 전원전압을 낮게할 필요가 있다.

전원전압에 관해서는 JEDEC(Joint Electronic Device Engineering Council--Electronic Industrial Association)에 의해 5V, 3. 3V, 2. 5V와 같은 값으로 규정되어 있고, 이것에 따라서 각 반도체 집적회로의 전원전압이 규격화된다. 외부 전원전압은 종래의 설계 노하우의 유효활용이나 다른 소규모, 중규모 소자와의 효과적인 인터페이스를 위해 종래의 값으로 유지하는 것이 바람직하다.

그래서, 이러한 종류의 회로소자의 미세화, 저내압화에 따른 반도체 집적회로의 특성과 외부 전원전압특성과 같은 외부특성의 상이함을 고려하여, 온칩 전압변환회로가 검토되었다. 온칩 전압변환회로는 전압변환회로에 입력된 외부전압보다 낮은 전압을 칩상의 내부회로, 특히 16M비트 다이나믹 랜덤 액세스 메모리(이하, DRAM이라 한다)와 같은 대용량 MOS 전계효과 트랜지스터(이하, MOSFET 또는 MOS라 한다) 집적회로로 공급하는 전원회로로서 기능한다.

종래의 전압변환회로의 예로서는 출력을 제어하는 제어트랜지스터 또는 구동트랜지스터로서 그의 소오스가 전원단자에 접속되고 그의 드레인이 출력단자에 접속된 p채널형 MOSFET 및 상기 구동트랜지스터의 드레인으로부터의 출력전압과 기준전압을 비교하는 오차증폭회로로서 단일단을 갖는 MOS차동증폭회로를 포함하는 피드백 제어형 전압변환회로가 있다. 이 차동증폭회로는 상기 비교출력에 의해서 구동트랜지스터를 제어한다. 이러한 전압변환회로는 바이후칸저 1994년 11월 발행된 「초LSI메모리」의 pp. 271의 Fig. 4.29에 도시되어 있으며, 또한 IEEE Journal of Solid state Circuits의 Vol. 23, No.5, (1988년 10월), pp. 1128-1132에 기재되어 있다.

도 3은 도 2의 전압변환회로를 사용해서 얻어지는 동작파형의 1조를 도시한 도면이다.

이러한 구성의 전압변환회로는 구동트랜지스터의 소오스를 전원단자측에 접속하여 그의 구동트랜지스터의 드레인에서 출력을 얻는다. 따라서, 그의 소오스와 드레인간 전압이 비교적 작아졌을 때에도 그의 게이트와 소오스 사이에 비교적 높은 레벨의 제어신호를 인가할 수 있으므로, 비교적 낮은 전원전압에서 안정한 동작을 기대할 수 있다.

또한, 전압변환회로는 그의 귀환경로에 있어서의 신호위상회전을 비교적 단순하게 할 수 있다. 따라서, 전압변환회로는 회로의 링잉이나 발진과 같은 이상동작의 발생을 방지하기 위한 반도체 집적회로로서 구성하기 어려운 보상수단을 필요로 하는 일 없이 안정하게 동작한다. 그리고, 전압변환회로는 그의 출력전압이 공급되는 내부회로와 함께 1개의 반도체 집적회로로서 구성되는 온칩 회로로서 적합한 것으로서 고려된다.

상술한 바와 같이, 소자를 미세화하면, 전원전압 및 MOS트랜지스터의 스레쉬홀드 전압VT를 낮게 할 필요가 있다. 그러나, 전원전압 및 MOS트랜지스터의 스레쉬홀드 전압을 저하시키기 위해서는 다음과 같은 새로운 문제를 고려할 필요가 있는 것이 명확하게 되었다.

[1] 스레쉬홀드 전압VT를 낮게 한 경우, 서브스레쉬홀드전류 또는 서브스레쉬홀드 누설전류(상술한 VLSI메모리」의 pp. 351에 기재)가 증가한다. 서브스레쉬홀드전류에 의한 회로의 바람직하지 않은 전류의 소비를 줄이기 위해서 스레쉬홀드전압을 간단히 전원전압의 감소비율에 1대 1 대응하는 비율로 낮추는 것은 불가능하게 되게 된다. 이것에 의해, MOSFET의 스레쉬홀드전압이 상대적으로 큰 값으로 된다.

[2] 또, MOS트랜지스터의 게이트 절연체의 막두께나 채널길이를 축소해도 캐리어의 속도포화현상 때문에 MOS트랜지스터의 구동능력은 증가하지 않게 된다. 따라서, 얻어지는 동작속도특성을 고려하여, 내부회로를 구성하는 MOS트랜지스터가 충분히 구동되도록 하기 위해, 외부에서 공급되는 전원전압의 저하에 비례해서 전압VL을 낮추는 것 대신에 내부회로로 공급되는 내부전압VL을 상대적으로 증가시켜야 한다. 그 때문에, 공급되는 전원전압VDD와 얻어지는 변환전압VL과의 차는 소자가 미세화됨에 따라서 작아진다. 예를 들면, 최소가공치수를 0.5㎛로 하는 반도체 집적회로 제조프로세스(0. 5㎛ 프로세스)에 의해서 제조되는 16M비트 DRAM의 제1 세대의 제품에서는 VDD가 5V, VL이 3. 3V였지만, 0. 2㎛프로세스에 의해 제조되는 256M비트 DRAM의 제1 세대에서는 VDD가 3. 3V, VL이 2. 5V로 된다. 또한, 16M비트 및 256M비트 DRAM의 제2 세대에서는 각각 VDD가 3. 3V 및 2∼2. 5V, VL이 2. 5V 및 2. 0V로 된다. 따라서, VDD와 VL과의 차는 더욱 작아진다.

이하, 제1 세대의 구동능력을 비교해 본다. 차동증폭회로가 차동 MOSFET 및 그 차동증폭회로 MOSFET의 한쪽의 드레인출력을 받고 다른쪽의 MOSFET의 드레인에 공급될 전류를 발생하는 전류미러형 부하회로로 이루어지고, 이러한 차동증폭회로 MOSFET의 스레쉬홀드전압이 VT, 드레인 콘덕턴스가 b, 그의 동작전류가 Is인 것으로 한다. 구동트랜지스터의 게이트와 소오스 사이에 가해지는 전압Vgs는 Vgs = VDD-{VL-(VT+(2Is/b)^1/2}에 의해 구해진다. 따라서, Vgs를 계산하면, 전자 (16M비트 DRAM, VDD = 5V, VL = 3. 3V)에서는 |VT| = 1V, Is = 2mA, b = 10mS/V로 하면 Vgs = 3. 33가 얻어지고, 후자(256M비트 DRAM, VDD = 3. 3V, VL = 2. 5V)에서는 VT, Is, b를 동일하게 하면 Vgs = 2. 43V로 되고, VT와 동일한 값을 뺀 실효게이트전압은 60％ 이상 감소한다. 그러나, 미세화에 따른 트랜지스터의 구동능력의 증가는 60％이하이므로, 전압변환회로의 구동능력은 상대적으로 저하하게 된다.

[3] 또, 반도체 집적회로 기술의 진보에 따른 고집적화에 따라, 내부회로의 소자수도 많아져 그 소비전류가 증가하고 구동능력이 더욱 부족하게 된다.

이상의 문제는 현재의 트랜지스터에서 VDD와 VL과의 차가 대략 1V 이하일 때 더욱 현저하게 될 것이다.

따라서, 구동능력을 증가시키기 위해서 전압변환회로의 구동트랜지스터의 채널폭을 증가시킨다. 그에 따라, 이러한 구동트랜지스터의 게이트전극 용량을 포함하는 용량이 증가하게 되고, 차동증폭회로의 출력단에서 본 부하용량이 증가하게 된다. 그 결과, 전압변환회로내의 귀환경로에 있어서의 지연시간이 증가하고 전압변환회로의 동작이 불안정하게 되어, 링잉이나 발진이 발생하게 된다. 이러한 문제를 방지하기 위해 차동증폭회로의 전류를 증가시키면, 반도체칩의 전체 소비전류가 증가하고, 차동증폭회로의 이득이 저하하며, 정확한 출력전압이 얻어지지 않게 된다. 또, 구동트랜지스터의 스레쉬홀드전압을 낮추는 것에 의해, 구동능력을 증가시킬 수 있다. 그러나, 그 경우에는 구동트랜지스터의 서브스레쉬홀드전류의 증대에 주의해야 한다. 즉, 부하전류가 감소하면, VDD에서 이러한 구동트랜지스터를 통해서 흐르는 누설전류가 감소된 부하전류레벨을 상회하게 되어 출력전압이 기준전압보다 높아져 버리게 된다.

또한, CMOS인버터회로가 비교적 작은 진폭의 입력신호라도 대략 동작전원범위가 큰 진폭의 신호를 출력한다는 잘 알려진 특성을 갖는 것을 고려하여, 차동증폭회로(오차증폭회로로서 기능)의 출력을 CMOS인버터회로를 거쳐서 구동트랜지스터로 공급하도록 하는 것을 검토해도 좋다. 그러나, 그와 같이 CMOS 인버터회로를 추가하는 구성의 회로는 전압변환회로의 귀환경로내에 실질적으로 차동증폭회로, CMOS인버터회로로 이루어지는 증폭회로 및 구동트랜지스터와 그의 부하로 이루어지는 증폭회로의 3단 구성의 증폭회로를 포함하게 된다. 따라서, 위상의 제어 즉 동작의 안정화를 도모하는 것이 매우 곤란하고 또 상기 회로를 온칩회로로서 구성하는 것이 어렵다는 점에 주의해야할 필요가 있다. 회로동작의 안정성은 출력전압이 공급되는 내부회로의 동작전류가 DRAM과 같이 내부회로의 동작상태에 따라서 대폭으로 변화하는 경우, 구동트랜지스터의 입력에서 출력까지의 신호위상회전값이 크게 변동하게 되므로, 특히 큰 과제로 된다.

이상 기술한 바와 같이, 종래의 전압변환회로의 경우 칩이 저전원전압화되고 대용량화될 수록 구동능력은 부족하게 된다. 그러나, 구동능력을 보상하기 위해서는 전압변환회로가 불안정하게 되거나 정확한 전압이 얻어지지 않게 된다는 과제가 발생한다.

따라서, 본 발명의 목적은 낮은 전원전압에서도 비교적 큰 구동능력을 갖고 동작안정성이 양호한 전압변환회로 및 이 전압변환회로를 사용한 반도체 집적회로를 제공하는 것이다.

본 발명의 다른 목적은 저전압, 대용량의 반도체 집적회로에 적합한 전압변환회로 및 이 전압변환회로를 사용한 반도체 집적회로를 제공하는 것이다.

본 발명의 또 다른 목적은 내부회로와 함께 1개의 반도체 집적회로로서 구성되는데 적합하고 저전압으로 동작가능한 전압변환회로를 제공하는 것이다.

본 발명의 또 다른 목적은 그 자체가 저소비 전력화된 전압변환회로 및 이 전압변환회로를 사용한 반도체 집적회로를 제공하는 것이다.

본 발명의 또 다른 목적은 대기제어에 적합한 전압변환회로 및 이 전압변환회로를 사용한 반도체 집적회로를 제공하는 것이다.

본 발명의 또 다른 목적은 메모리를 구성하는 MOS 반도체 집적회로에 적합한 전압변환회로를 제공하는 것이다.

상기 과제를 해결하기 위한 본 발명의 대표적인 수단은 전류미러형 출력회로 구성을 갖는 차동증폭회로의 출력부를 사용하는 것이다. 본 발명의 보다 적합한 수단은 푸시풀 출력구성을 갖는 전류미러형 출력회로를 사용하는 것이다.

본 발명의 다른 수단은 구동트랜지스터의 스레쉬홀드 전압을 내부회로의 트랜지스터의 스레쉬홀드 전압보다 낮게 하고, 차동증폭회로를 구동트랜지스터에 공급할 전원전압보다 높은 공급전압에 의해서 동작시키는 것이다.

본 발명의 보다 적합한 수단은 상기 수단을 조합하는 것에 의해서 얻어진다.

본 발명의 상기 및 그밖의 목적과 새로운 특징은 이하의 기술 및 첨부도면에 의해 명확하게 될 것이다.

＜실시예1＞

제1도는 본 발명의 제1 실시예에 따른 전압변환회로의 회로도이다. 도시한 회로는 노드NI로 오차증폭출력(비반전 및 반전입력에서 △V＞0)을 출력하는 차동증폭회로에 의해 구성된 오차증폭회로와 그의 출력을 받고 노드N2로 출력전압VDH를 출력하는 버퍼회로(또는 구동회로)로 구성되어 있다.

이 실시예에 있어서 차동증폭회로는 특히 제한되지 않지만 차동입력단과 전류미러회로구성의 푸시풀형 출력부회로로 구성되어 있다.

즉, 차동증폭회로는 도시하는 바와 같이 n채널형 차동 MOSFET Q1, Q2, 상기 트랜지스터 Q1, Q2의 공통소오스에 동작전류를 인가하기 위한 전류원 트랜지스터Q9 및 게이트와 드레인이 접속되는 것에 의해서 다이오드 접속된 p채널형 부하 MOSFET Q3, Q5로 이루어지는 차동입력단과 상기 부하트랜지스터Q3과 함께 제1 전류미러회로를 구성하는 p채널형 MOSFET Q4, 상기 부하트랜지스터Q5와 함께 제2 전류미러회로를 구성하는 p채널형 MOSFET Q6 및 상기 제1 전류미러회로의 출력을 입력으로 하는 제3 전류미러회로를 구성하는 n채널형 MOSFET Q7, Q8로 이루어지는 출력 회로로 구성되어 있다.

상기 차동트랜지스터 Q1의 게이트는 차동증폭회로의 비반전 입력단자로 간주되고, 도시하지 않은 기준전압 발생회로에서 기준전압VLH가 공급된다. 이 기준전압 발생회로로서는 단순한 저항분할형 회로(resistance-division-type circuit), 기생 바이폴라 트랜지스터를 사용한 밴드갭 기준회로나 MOS트랜지스터의 스레쉬홀드전압차를 사용한 △VT형 회로를 사용할 수 있다. 차동트랜지스터 Q2의 게이트는 차동증폭회로의 반전 입력단자로 간주되고, 노드N2를 거쳐서 버퍼회로의 출력VDH가 귀환된다. 전류원 트랜지스터Q9의 게이트에는 도시하지 않은 바이어스회로에서 바이어스전압F1이 공급된다.

버퍼회로는 p채널형 구동 MOSFET Q10, 동작제어 트랜지스터Q12, n채널형 제어MOSFET Q11로 구성되어 있다.

도시하는 바와 같이, 구동트랜지스터Q10의 소오스전극은 전원단자VDD에 접속되고, 그의 게이트전극은 노드N1(즉, 차동증폭회로의 출력)에 접속되고, 그의 드레인전극은 노드N2에 접속되어 있다. 구동트랜지스터Q10과 같은 트랜지스터는 그의 드레인전극이 출력전극을 구성하고 그의 게이트전극이 제어전극을 구성하고 그의 소오스전극이 게이트전극에 인가되는 제어신호에 대한 기준전위점으로 되는 기준전극을 구성하고, 그의 출력전극과 기준전극 사이의 전류가 제어전극과 기준전극 사이에 인가되는 제어신호에 의해서 제어되는 제어소자인 것으로 간주할 수 있다.

도시하는 바와 같은 접속에 의하면, 구동트랜지스터Q10의 기준전극이 전원단자VDD에 접속되어 있으므로, 기준전극과 출력전극 사이의 전위차가 비교적 감소된 경우에도 그의 기준전극과 제어전극 사이에 비교적 높은 레벨의 제어신호를 인가할 수 있다. 따라서, 구동트랜지스터Q10은 전원단자VDD와 출력노드 N2 사이의 전위차가 비교적 작은 경우에도 출력노드N2에 비교적 큰 전류를 공급하도록 제어할 수 있다. 이것에 의해, 버퍼회로는 저전압 손실회로로서 동작 가능하게 된다.

버퍼회로의 출력VDH는 도시하지 않은 내부회로로 이루어지는 부하에 공급된다. 도 1에 있어서는 편의상 부하를 IL로서 표시하고 있다.

또한, 버퍼회로에 있어서의 제어트랜지스터Q11, Q12의 동작, 작용에 대해서는 다음에 설명한다.

도시된 구성의 차동증폭회로에 의하면, 구동트랜지스터 Q10의 게이트전압을 대략 회로의 접지전위(또는 회로의 표준전위)VSS(0V)까지 낮출 수 있게 된다. 따라서, Q10의 게이트와 소오스 사이의 전압을 증대시킬 수 있어 버퍼회로의 구동능력을 증가시킬 수 있다.

도 4는 도 1의 회로의 동작파형을 도시한 도면이다. 부하전류IL에 따라서 출력노드N2의 전압이 저하하면, 차동증폭회로는 그의 변화를 검출해서 Q2의 전류를 감소시킴과 동시에 Q1의 전류를 증가시킨다. 이 변화는 제1 전류미러회로Q3, Q4와 제3 전류미러회로Q7, Q8을 거쳐서 출력노드N1로 전달된다. Q2의 전류변화는 제2 전류미러회로를Q5, Q6을 거쳐서 상기 출력노드N1로 전달된다. 이렇게 해서, 제2 전류미러회로의 출력트랜지스터Q6의 전류는 감소하고, 제3 전류미러회로의 출력트랜지스터Q8의 전류는 증가한다. 즉, 출력트랜지스터Q6과 Q8 사이에서 푸시풀동작이 실행된다. 이 경우, 트랜지스터Q6, Q8의 소오스전압이 각각 VDD 및 VSS이고, 그들 트랜지스터Q6, Q8의 동작모드가 소오스 접지(source terminated operation)(또는 공통 소오스 앰프) 모드이다. 따라서, Q1, Q2의 전류변화가 임의의 레벨 이상이면 출력노드N1은 대략 VDD∼VSS 사이에서 풀스윙하게 된다.

또한, 차동증폭회로의 출력노드N1을 단지 풀스윙하기 위해서는 차동증폭회로의 출력부회로로서 예를 들면 CMOS인버터회로와 같이 회로소자수가 적고 또 회로구성도 비교적 단순한 회로를 사용할 수 있다. 그러나, 이러한 경우에는 인버터회로의 폴(인버터의 출력저항과 Q10의 게이트용량에 의해 발생하는 폴)과 차동증폭회로의 폴(차동증폭회로의 출력저항과 인버터의 입력용량에 의해 발생하는 폴) 사이의 거리가 감소하고, 버퍼단의 폴(버퍼회로의 출력저항과 부하회로의 용량에 의해 발생하는 폰)을 포함하여 위상마진이 거의 0으로 감소된다.

이러한 형태의 회로의 경우에는 그의 동작의 안정성이 저하하고, 최악의 경우에는 발진이라는 이상동작에 의해서 전혀 회로로서 기능하지 못하게 된다. 즉, 이러한 형태의 회로는 위상마진이 거의 없으므로, 입력전원전압의 변화나 동작온도의 변화 등에 의해서 초래되는 MOS트랜지스터의 동작조건이나 동작특성의 약간의 변동에 의해서도 매우 빈번히 링잉동작이나 발진동작과 같은 이상동작을 일으키게 된다. 또한, 이러한 형태의 회로는 부하전류의 변화에 의해서 초래되는 MOS트랜지스터의 동일한 동작조건의 변화에 의해서 매우 좁은 부하전류 범위에서만 안정한 동작을 할 수 있다. 그러므로, 회로가 비교적 큰 동작전류에 의해 동작하는 정상동작상태와 회로가 비교적 작은 동작전류에 의해 동작하는 대기상태를 갖는 부하 즉 부하전류의 변화가 큰 부하에는 적용이 곤란하게 된다.

그러나, 이 실시예에서는 차동입력단과 버퍼회로 사이에 전류미러회로가 접속되지만, 차동입력단의 부하트랜지스터(Q3 또는 Q5)가 다이오드 접속된 트랜지스터로 이루어지고 그의 동작저항이 낮아지므로, 이 동작저항과 전류미러회로의 게이트용량에서 발생하는 폴이 다른 2개의 폴(전류미러의 출력저항과 버퍼회로의 게이트용량에 의해서 결정되는 폴과 버퍼회로의 출력저항과 부하회로의 용량에 의해서 결정되는 폴)보다 충분히 높은 위치에 위치하게 된다. 그 때문에, 이 실시예에 의하면, 거의 안정성을 손상시키는 일 없이 회로를 얻을 수 있다.

이상 기술한 바와 같이 이 실시예에 의하면, 낮은 전원전압으로도 전압변환회로의 안정성을 유지하면서 버퍼회로의 구동트랜지스터의 게이트와 소오스 사이의 전압을 크게 할 수 있으므로, 높은 구동능력을 얻을 수 있다.

상기 제1 실시예는 특히 제한되지 않지만, 다음에 설명하는 바와 같이 부하전류IL의 변동에 대해서 회로동작을 더욱 양호하게 적응시키기 위한 구성과 회로동작을 정지시키는 구성을 갖는다.

즉, 버퍼회로에 있어서의 제어트랜지스터Q11은 부하전류IL이 현저하게 저하하더라도 구동트랜지스터Q10에 적당한 크기의 전류를 공급할 수 있는 일종의 아이들링전류원을 구성하도록 마련되어 있다. 버퍼회로에 있어서의 구동트랜지스터Q10은 제어트랜지스터Q11에 의해 발생된 아이들링전류에 의해서 부하전류IL의 큰 변환에 관계없이 적당한 이득을 갖는 동작상태에 놓여지게 된다. 이러한 이득변화의 제한은 회로루프내에 실질적으로 3단의 증폭회로를 포함하여 범위가 제한되기 쉬운 본 실시예의 안정한 동작상태를 유지하는데 중요하다.

또, 버퍼회로에 있어서의 제어트랜지스터Q12는 전류원 트랜지스터Q9에 인가되는 바이어스전압F1을 0V로 스위치제어하는 것에 의해서 전압변환회로의 동작을 정지시킬 때 그것과 동기해서 구동트랜지스터Q10을 양호하게 차단하기 위해 마련되어 있다.

즉, 내부회로의 동작상태가 대기상태로 이행하는 것 등에 의해서 부하전류IL이 매우 낮은 레벨로 저하하면, 부하전류가 매우 낮은 레벨로 변화하는 것과 동기해서 제어신호F1 및 F3은 각각 하이레벨에서 로우레벨로 된다. 제어신호F1의 로우레벨로의 변화에 의해서 전류원 트랜지스터Q9가 오프상태로 되고, 그것에 의해서 차동증폭회로의 동작이 정지된다. 또 제어신호F3의 로우레벨로의 변화에 의해서 제어트랜지스터Q12가 온상태로 되고, 제어트랜지스터Q12에 의해 구동트랜지스터Q10이 차단 구동된다. 이와 같은 구동트랜지스터Q10의 차단구동에 의해서 이러한 구동트랜지스터Q10의 누설전류가 저감되고, 출력전압VDH의 이상 상승이 방지된다. 즉, 대기상태에서 내부회로와 같은 부하에 이상전압이 인가되어 버리는 것이 방지된다.

＜실시예2＞

다음에, 제2 실시예에 대해서 설명한다.

상기 제1 실시예에 있어서, 차동증폭회로는 n-MOS입력형 트랜지스터이고, 버퍼회로의 구동트랜지스터는 p-MOS를 사용한 전류방출형으로 되어 있다. 이와 같은 회로는 차동증폭회로의 입력트랜지스터Q1, Q2의 게이트와 소오스 사이의 전압이 커진다는 이유때문에 VDD/2∼VDD 근방의 전압을 출력하는데 적합하다. 그러나, 용도에 따라서는 VSS∼VDD/2 근방의 전압을 갖는 전류흡입형 구동회로가 필요한 경우가 있다. 이와 같은 조건에서는 입력트랜지스터Q1, Q2의 게이트와 소오스 사이의 전압이 매우 작아지거나 최악의 경우에는 이러한 입력트랜지스터가 차단되어 버려 정상적으로 증폭동작을 할 수 없게 된다. 그래서, 이하에서는 VSS∼VDD/2 근방의 전압을 출력하고, 또 큰 전류를 흡입할 수 있는 제2 실시예에 대해서 기술한다.

도 5는 본 발명의 제2 실시예의 전압변환회로의 회로도이다. 이 실시예는 제1 실시예에서 사용하고 있는 트랜지스터의 극성을 모두 반대로 하고, 또 그 전원전압도 반대로 한 구성으로 되어 있다. 즉, 차동증폭회로로서 p-MOS입력형 트랜지스터를 사용하고, 버퍼회로의 구동트랜지스터로서 n-MOS 트랜지스터를 사용한다. 이렇게 하는 것에 의해, VSS∼VDD/2 근방의 전압을 출력하는데 적합하게 되고, 비교적 큰 전류를 흡입할 수 있게 된다.

즉, 차동증폭회로의 입력단으로서 p-MOS입력형 트랜지스터를 사용하는 것에 의해 입력전압VLL, VDL이 낮아져도 입력트랜지스터Q1, Q2의 게이트와 소오스 사이에는 충분히 큰 전압이 인가되게 된다. 또, 구동트랜지스터Q11을 n-MOS로 하고 n-MOS의 소오스를 회로의 접지전위VSS로 하는 것에 의해, 소오스 접지모드로 동작하여 큰 구동력이 얻어진다.

＜실시예3＞

도 6은 본 발명의 제3 실시예에 따른 DRAM(다이나믹 랜덤 액세스 메모리)의 블럭도이다.

도시한 DRAM은 공지의 CMOS 반도체 집적회로 제조기술에 의해서 단결정 실리콘으로 이루어지는 1개의 반도체칩상에 형성된다.

이 실시예의 DRAM의 경우, 회로소자구조는 서브미크론 CMOS 반도체 집적회로 제조와 같은 미세화 기술에 의해서 미세화된다. 그의 내부회로가 보다 낮은 전원전압으로 동작하도록 설계된다. 그 때문에, 회로구성은 공지의 DRAM에 제어회로CNT, 전압변환회로VDHG1, VDHG2 및 기준전압 발생회로 VREF를 마련한 것에 의해 얻어진다.

이하, 공지의 DRAM부분의 개요를 설명한다. 상세한 회로 등을 도시하는 것은 도면이 복잡하게 되어 이 실시예의 DRAM의 이해가 어렵게 되므로 도시를 생략한다.

메모리블럭MBLK는 도시하지 않은 메모리셀 어레이, 센스앰프, 프리차지 회로를 포함한다.

메모리셀 어레이는 여러개의 워드선, 여러개의 비트선, 각각 워드선과 비트선과의 교점에 마련된 여러개의 메모리셀을 갖는다. 각 메모리셀은 1개의 MOS트랜지스터와 1개의 캐패시터로 이루어지는 다이나믹형 메모리셀이다. 메모리어레이는 예를 들면 공지의 2교점방식의 메모리어레이로 구성된다. 따라서, 여러개의 비트선에 있어서 서로 인접하는 선은 쌍으로 되어 상보비트선으로 사용되고, 각각의 메모리셀은 1개의 워드선과 상보비트선과의 2개의 교점중의 1개의 교점에 각각 전기적으로 접속된다.

센스앰프는 각각 상보비트선에 1대 1 대응으로 마련되는 여러개의 단위 센스앰프와 그의 동작제어스위치로 구성된다. 각 단위 센스앰프는 그의 게이트와 드레인이 서로 교차 접속되고 또한 그의 드레인이 대응하는 상보비트선에 각각 접속되는 한쌍의 n채널형 MOS트랜지스터와 마찬가지로 그의 게이트와 드레인이 서로 교차 접속되고 또한 그의 드레인이 대응하는 상보비트선에 각각 접속되는 한쌍의 p채널형 MOS트랜지스터로 구성된다. 여러개의 단위 샌스앰프의 n채널형 MOS트랜지스터의 소오스는 제1 공통소오스선에 접속되고, 여러개의 단위 센스앰프의 p채널형 MOS트랜지스터의 소오스는 제2 공통소오스선에 접속된다. 상기 동작제어스위치는 상기 제1 공통소오스선에 회로의 접지전위점과 같은 저전위를 공급하는 n채널형 MOS트랜지스터로 이루어지는 파워스위치와 상기 제2 공통 소오스선에 통전을 실행하는 p채널형 MOS 트랜지스터로 이루어지는 파워 스위치로 구성된다.

프리차지회로는 예를 들면 센스앰프의 동작에 의해서 상보비트선에 인가된 고전위와 저전위를 단락시키는 것에 의해서 상보비트선을 하이레벨과 로우레벨의 중간 전위로 설정하도록, 각각 상보비트선과의 사이에 마련된 n채널 MOS 트랜지스터로 이루어지는 여러개의 프리차지스위치로 구성된다. 또, 프리차지 회로는 상기 제1 및 제2 공통소오스선의 상기 파워스위치가 모두 오프상태로 된 후에 상기 제1 공통소오스선과 제2 공통소오스선을 단락하고, 이러한 제1, 제2 공통소오스선을 하프레벨의 프리차지레벨로 하는 공통소오스선 프리차지용 스위치나 바람직하지 않은 누설전류성분에 의한 상보선의 프리차지의 변화를 방지하도록 하기 위한 하프레벨전압 발생회로와 스위치를 더 구비할 수도 있다.

주변회로PHC는 입출력 인터페이스회로(I/O)를 거쳐서 공급되는 로우어드레스신호를 디코드하는 로우어드레스 디코더회로(X-디코더), 로우어드레스 디코더회로에 의해 디코드된 신호와 적당한 워드선 선택타이밍신호를 받아서 워드선 선택신호를 발생하는 워드드라이버회로, 입출력 인터페이스회로I/O를 거쳐서 공급되는 컬럼 어드레스신호를 디코드하는 컬럼 어드레스 디코더회로(Y-디코더), 컬럼 어드레스 디코더회로의 출력에 따라서 메모리 어레이의 상보비트선을 선택하고 이 선을 공통 상보비트선에 접속하는 컬럼 스위치회로, 공통 상보비트선용 프리차지회로, 공통 상보비트선을 거쳐서 리드데이타신호를 받는 메인앰프, 공통 상보비트선에 공급해야할 라이트데이타신호를 발생하는 데이타 라이트회로, 메모리 어레이의 각 메모리셀의 데이타를 리프레시하는 리프레시 어드레스 카운터를 포함하는 리프레시 제어회로, 입출력 인터페이스회로I/O를 거쳐서 공급되는 제어신호에 따라서 상기한 회로의 동작을 제어하는 각종 타이밍신호와 제어신호 및 전압변환회로VDHG1, VDHG2의 동작을 제어하는 타이밍신호와 제어신호를 발생하는 타이밍 제어회로로 이루어지는 각종 회로로 구성된다.

상기 주변회로PHC에 있어서 상기 컬럼스위치회로를 제외한 상기 각 회로는 p채널 MOS트랜지스터와 n채널 MOS트랜지스터로 이루어지는 CMOS회로로 구성된다. 상기 주변회로PHC에 있어서 워드드라이버회로를 제외한 대부분의 CMOS회로는 전압변환회로VDHG1에서 공급되는 전압VCL을 각각의 전원전압으로서 받고 동작한다. 워드드라이버회로와 같이 비교적 높은 레벨의 선택신호를 발생하는 회로는 외부전원전압VDD와 같은 비교적 높은 레벨의 전원전압에 의해서 동작된다.

입출력 인터페이스회로I/O는 외부 로우 어드레스 스트로브신호/RAS, 컬럼 어드레스 스트로브신호/CAS, 출력 인에이블신호/OE 및 라이트 인에이블신호와 같은 제어신호, 외부어드레스신호, 데이타신호를 각각 받는 여러개의 입력버퍼회로를 포함한다. 또, 입출력 인터페이스회로I/O는 외부로 출력될 데이타신호 DQ0∼DQN을 발생하는 여러개의 데이타 출력버퍼회로를 포함한다. 입출력 인터페이스회로I/O내의 상기와 같은 회로는 각각 CMOS회로로 구성되고, 전원전압VDD에 의해서 동작된다.

이 실시예에서는 주변회로PHC로 변환전압VCL을 공급하는 전압변환회로 VDHG1과 메모리블럭MBLK로 변환전압VDL을 공급하는 전압변환회로VDHG2의 2개의 전압변환회로가 마련된다.

이와 같이 2개의 전압변환회로를 마련하는 것은 다음과 같은 이유에 의한다.

즉, 주변회로PHC는 상술한 바와 같은 각종 회로를 포함하는 것으로서, 메모리셀로의 신호의 리드 및 라이트동작을 제어하기 위한 것이다. 최근의 메가 비트급의 DRAM에서는 칩 사이즈 저감을 위해 비트선 분할수를 저감하거나, 메모리 용량의 증대에 관계없이 메모리셀의 리프레시 시간을 종래와 동일하게 유지하기 위해, 동시에 활성화할 메모리 어레이를 증가시키는 경향에 있다. 또, 휴대용 정보단말, 게임기, 퍼스널컴퓨터 등의 소규모의 시스템에 DRAM을 적용하기 위해 데이타 입출력핀을 8비트나 16비트, 32비트 등 다비트화하는 경향에 있다. 이에 따라, 회로동작에 따른 전원의 피크전류가 커지고, 전원전압이 높아도 전원VDD선의 일시적인 전압강하에 의해 전압변환회로의 구동능력이 저하하여, 주변회로PHC의 내부회로와 같은 내부 시스템이 오동작할 가능성이 높아지게 된다.

이에 반해, 이 실시예에 의하면, 차동증폭회로의 출력부가 푸시풀구성이므로 저전원전압 뿐만 아니라 상기 조건하에서도 높은 구동능력을 유지할 수 있다. 또, DRAM에 있어서 대기상태시 거의 전류가 흐르지 않고, 활성상태시에 상기와 같은 큰 피크를 수반하는 전류가 흐른다. 이 때문에, 구동 트랜지스터의 게이트전압은 대기시에 전류가 완전히 차단되기 때문에 VDD까지, 또 활성시에는 대전류를 흐르게 하기 위해 VSS까지 스윙시킬 필요가 있다.

이러한 점에서도 본 실시예의 전압변환회로가 최적이다. 이 실시예에 있어서 전압변환회로는 주변회로(전원선 VCL상)와 메모리셀 어레이(전원선 VDL상)의 2곳으로 나뉘어 마련되어 있다. 이것은 이하의 이유에 의한다. 주변 회로와 메모리셀 어레이의 평균 전류는 거의 동일하다. 전자에서는 전류의 피크값이 비교적 작고 그의 폭도 작지만, 전류는 대략 전체 사이클에 걸쳐서 흐른다. 그러나, 후자에서는 피크값도 그의 폭도 크지만, 전류가 동작사이클중의 일부밖에 흐르지 않는다는 특징을 갖고 있다. 이 경우, 동일한 전압변환회로에 의해 전류를 공급하면, 센스앰프가 동작한 경우 큰 전압강하가 발생하여 동작중인 주변회로의 동작을 방해한다.

또, 주변회로와 메모리셀 어레이는 최적 동작전압이 서로 다르다. 즉, 주변회로는 회로동작의 고속화를 위해 가능한 한 전압을 높게 설정해야 하지만, 메모리셀 어레이는 소자내압의 확보와 소비전력 저감을 위해 약간 낮게 설정해야 한다. 따라서, 2개의 전압레벨을 사용하는 것에 의해 모든 요구를 만족시킬 수 있다.

이상 기술한 바와 같이 이 실시예에 의하면, 구동트랜지스터의 게이트전압을 VDD에서 VSS까지 고속으로 변화시킬 수 있으므로, 메모리를 안정하게 동작시킬 수 있다. 또한, 이 경우에는 메모리의 예로서 DRAM을 들었지만, 이 실시예에서는 부하전류의 변동이 심한 어떠한 CMOS메모리나 논리회로 등에도 적용 가능한 것은 물론이다.

전압변환회로VDHG1, VDHG2의 각각은 특히 제한되지 않지만, 비교적 구동능력이 작고 정상동작을 하는 전압변환회로와 비교적 큰 구동능력을 갖고 간헐동작을 하는 전압변환회로로 구성된다. 정상동작의 전압변환회로와 간헐동작의 전압변환회로는 모두 도 1의 기본구성을 갖게 되지만, 다음과 같은 상이점을 갖는다.

즉, 정상동작의 전압변환회로는 도 1의 전류원 트랜지스터Q9에 대응하는 전류원 트랜지스터가 정상동작하도록 그의 게이트가 기준전위VLH 또는 전원전압VDD와 같은 고정전위로 유지된다. 그리고, 도 1의 제어트랜지스터Q11, Q12와 같은 트랜지스터가 생략된 구성으로 된다. 또한, 정상동작의 전압변환회로는 도 1의 구동트래지스터Q10에 대응하는 구동트랜지스터가 비교적 작은 게이트 폭을 갖고 그의 콘덕턴스정수b가 비교적 작은 것으로 되며, 또한 상기 트랜지스터의 소비전류가 작아지도록 도 1의 전류원 트랜지스터Q9에 대응하는 트랜지스터가 비교적 작은 콘덕턴스정수b를 갖도록 구성된다.

간헐동작의 전압변환회로는 비교적 큰 구동능력을 갖고 또한 비교적 큰 콘덕턴스정수b를 갖도록 그의 구동트랜지스터의 사이즈를 크게 하고, 또한 그 큰 사이즈의 구동트랜지스터를 충분히 고속으로 구동할 수 있도록 차동입력단의 동작전류도 비교적 크게 한다.

전압변환회로의 간헐동작은 제어회로CNT에서 출력되는 제어신호F1, F2 및 F3에 의해서 제어된다. 제어회로CNT는 입출력 인터페이스회로I/O 및 주변회로PHC를 거쳐서 공급되는 외부 로우어드레스 스트로브신호/RAS와 같은 메모리 선택신호와 주변회로PHC내의 상술한 리프레시 제어회로에서 공급되는 리프레시 제어신호에 응답해서 제어신호F1∼F3을 발생한다. 따라서, 제어신호F1∼F3은 /RAS가 로우레벨의 인에이블 레벨로 설정되면 /RAS의 인에이블 레벨에 응답해서 간헐동작의 전압변환회로가 동작상태로 되도록 하이레벨로 된다. 또, 리프레시신호가 발생되면 제어신호F1∼F3은 그 리프레시기간동안 로우레벨로 된다.

도 7은 도 1과 도 5의 전압변환회로를 DRAM의 메모리셀 어레이부의 회로에 적용한 예이다. 이 실시예의 특징은 센스앰프의 p-MOS측의 공통구동선의 전압을 VDD보다 낮게 하고 또한 상기 앰프의 n-MOS측의 공통구동선의 전압을 VSS보다 높게 하기 위해 전압변환회로VDHG(예를 들면 도 1)와 VDLG(예를 들면 도 5)를 각각 마련한 것이다. VDHG와 VDLG에 입력되는 기준전압의 전원전압에 대한 의존성을 도 8에 도시한다.

이와 같이 센스앰프의 p-MOS측의 공통구동선의 전압을 VDD보다 낮게 하고, 상기 앰프의 n-MOS측의 공통구동선의 전압을 VSS보다 높게하는 방식은 예를 들면 "IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 30, NO. 4, 1995년 4월, pp. 471-479"에 기재되어 있다. 이러한 방식에서는 n-MOS측의 공통구동선의 전압은 VSS와 매우 가까워진다. 이 때문에, n-MOS측의 구동선에 전류를 공급하는 전압변환회로의 구동능력이 부족하게 된다. 그래서, 상기 논문에서는 n-MOS측의 공통구동선의 전류를 일시적으로 VSS로 바이패스한 후, 전압변환회로로부터의 전류에 의해 천천히 규정된 레벨에 도달시키는 소위 오버 드라이브방식을 채용하고 있다. 그러나, 본 적용예에서는 도 5에 도시한 전압변환회로를 사용하고 있으므로 큰 구동능력이 얻어지고, 이 때문에 전류를 바이어스할 필요가 없다. 따라서, 센스앰프 구동회로를 간단히 할 수 있다.

또, 과잉 오버드라이브에 의해 내부전원노드N4의 전압이 지나치게 낮아지고 메모리셀 트랜지스터의 VT가 저하해서 정보유지시간이 짧아진다는 문제도 피할 수 있다. p-MOS측의 공통 구동선의 전압의 경우 도 8에 도시된 특성에서는 표준동작영역에 있는 한 구동능력이 부족해지는 일은 없다. 그러나, 더 낮은 전원전압으로 동작시키거나 신호량의 증가때문에 내부전압을 높이면 상기와 같은 문제가 발생한다. 그래서, 이 실시예에서는 상기 조건에서도 여유(마진)를 갖고 동작하도록 도 1에 도시한 전압변환회로를 사용하고 있다.

이상 기술한 바와 같이 이 실시예에 의하면 구동트랜지스터의 전원전압과 내부전압이 서로 가까워져도 높은 구동능력이 얻어지므로 센스앰프의 구동회로를 간단하게 할 수 있고, 이것에 의해 센스앰프의 안정동작을 실현할 수 있다.

도 9에 도 7의 실시예의 동작파형을 도시한다. 이 경우, B, /B는 비트선, FPC는 비트선 프리차지신호, FW는 워드선 구동신호, FSAP, FSAN은 각각 p-MOS 및 n-MOS 센스앰프의 구동신호이다. 이들 동작파형은 워드선이 VSS에서 Vpp로 설정될 때 메모리셀에서 신호가 리드되고 그 후 센스앰프에 의해 VLL 또는 VLH로 증폭되는 메모리셀로의 액세스상태를 나타낸다. 이 실시예의 DRAM에서는 기판바이어스전위VBB와 내부에서 사용되는 전원전위로서 기준전위VSS(통상, 접지전위로 0V), 메모리셀로부터의 신호를 증폭하여 데이타선에 나타나는 저전위VLL 및 고전위VLH, 데이타선의 프리차지전위Vpc(=(VLH+VLL)/2) 및 워드선 선택시의 전위Vpp 등이 마련된다. 소자의 외부로부터는 외부공급전원으로서 VSS와 VDD가 공급되고, 내부전위VBB, VLL, Vpc, VLH, Vpp는 외부공급전원에서 발생된다. 또, 이들의 전위관계는 VBB＜VSS＜VLL＜Vpc＜VLH＜VDD＜Vpp로 된다.

또한, 저전위VLL을 VSS와 동일하게 하는 DRAM에서는 VDLG를 생략할 수 있다.

또, F, F2, F3, /F1, /F2, /F3는 전압변환회로를 정지시키거나 동작시키기 위한 신호이다. 이들은 예를 들면 칩이 대기상태에 들어갔을 때 F1, F2, F3은 로우레벨로, /F1, /F2, /F3은 하이레벨로 설정하는 것에 의해 전압변환회로의 기능을 정지시킬 수 있다. 또한, 이 실시예에 상술한 오버드라이브방식을 채용하면, 더 낮은 전압으로도 고속동작을 실현할 수 있다.

＜실시예4＞

상기한 바와 같이, 메모리 등의 반도체 집적회로에서는 회로가 더욱 미세화되고 또 더욱 고집적화됨에 따라 전원전압이 낮아져도 그의 소비전력은 점점 증가하고 있다. 이 때문에, 반도체 집적회로는 실장용 회로기판의 전원배선이나 패키지의 인덕턴스성분에 의한 전압강하에 의해서 오동작하기 쉬워진다.

도 10은 본 발명의 제4 실시예를 도시한 도면이다. 이 실시예의 특징은 도 1에 도시한 전압변환회로의 출력 트랜지스터의 게이트와 소오스 사이에 다이오드 접속된 트랜지스터Q13을 마련하여 출력트랜지스터에 전류제한기능을 부여한 것이다.

도 10에 있어서, Q9는 정전류원으로서 동작하며, 그의 전류값을 Is로 한다. 이 경우, 부하에 전류가 흘러 VDH가 낮아지면, Q1의 전류는 Is로 되고 Q2의 전류는 0으로 된다. Q4와 Q3의 미러비를 k로 하면, Q4에는 전류k×Is가 흐른다. 또, Q8과 Q7의 미러비를 n으로 하면, QB에 흐르는 전류는 n×k×Is로 된다. 이 경우, Q2 및 Q5의 전류는 0이므로 Q6의 전류도 0이다. 따라서, Q8의 전류는 Q13을 거쳐서 흐르게 된다.

이 경우, Q13과 출력트랜지스터Q10은 전류미러회로를 구성하고 있으므로, Q13과 Q10의 미러비를 m으로 하면 Q10의 전류는 m×n×k×Is로 제한되게 된다. Q10의 바이어스조건이 비포화영역에 들어가면 Q10의 전류는 m×n×k×Is의 값보다 작아진다. 이와 같이 해서, 전압변환회로의 전류를 임의의 값으로 제한할 수 있다.

이상 기술한 바와 같이 이 실시예에 의하면, 구동트랜지스터에 흐르는 전류를 제한할 수 있으므로, 칩 내외의 전원선의 전압강하를 저감하고, 또 온칩 회로 및 다른 칩의 동작을 안정화할 수 있다. 따라서, 이 실시예는 메모리회로 중에서도 특히 큰 피크전류가 흐르는 센스앰프회로의 전원에 적합하다.

도 11은 본 발명의 제4 실시예를 도시한 도면이다. 이 실시예의 특징은 도 5에 도시한 전압변환회로의 출력트랜지스터의 게이트와 소오스 사이에 다이오드 접속된 트랜지스터Q13을 마련하고, 출력트랜지스터에 전류제한기능을 부여한 것이다. 이 실시예의 동작원리 및 효과는 도 10에 도시한 실시예와 마찬가지이다.

＜실시예5＞

도 12∼도 17 및 도 19는 본 발명의 제5 실시예로서 스레쉬홀드전압이 낮은 MOS 트랜지스터 및 내부승압전압Vpp 또는 기준전압VDD를 이용한 전압 발생회로를 도시한 도면이다. 또, 도 18은 트랜지스터와 발생회로의 변형예를 도시한 도면이다.

도 12는 이하에 설명하는 본 발명의 실시예의 개념을 도시한 도면이다. 이들 실시예의 특징은 버퍼회로의 구동트랜지스터Q10의 스레쉬홀드전압의 절대값을 다른 트랜지스터의 스레쉬홀드전압의 절대값보다 낮게 하고, 차동증폭회로의 전원전압을 Q10의 소오스전압VDD보다 높은 전압Vpp로 한 것이다. 도 12의 실시예에 있어서 Q10의 회로부호는 Q10이 낮은 스레쉬홀드전압을 갖는 것을 나타내기 위해 다르게 표시한다. Q10의 스레쉬홀드전압의 절대값을 낮게 하는 것에 의해, Q10의 구동능력은 증가하고, Q10은 더 낮은 전원전압에서도 동작하게 된다.

이 경우, 차동증폭회로의 전원전압을 Q10의 소오스전압VDD보다 높게 한 이유는 다음과 같다. 스레쉬홀드전압의 절대값을 낮게 하면 트랜지스터의 서브스레쉬홀드전류가 증가하고(0. 1V당 대략 10배), 게이트와 소오스 사이의 전압이 0V라도 VDD에서 Q10의 채널을 통해서 전류가 흘러, 그 전압변환회로의 출력 전압을 미리 정해진 값보다 높은 값으로 상승시켜 버린다. 출력전압이 미리 정해진 값보다 높아지면, 외부전압VDD에서 동작하는 회로와 내부전압VDH에서 동작하는 회로 사이에 레이싱이 발생하여 회로가 오동작하게 된다.

또, 출력전압이 트랜지스터의 내압을 초과해 버리면 트랜지스터의 신뢰성이 급격히 저하해 버린다. 이것을 방지하기 위해서는 Q10의 게이트와 소오스 사이의 전압을 0V보다 높게 해야 한다. 차동증폭회로의 전원전압을 VDD보다 높게 하면, 부하전류가 흐르지 않을 때에는 차동증폭회로의 출력전압은 Vpp까지 상승한다. 이 때문에, Q10의 게이트와 소오스 사이의 전압을 0V보다 높게 할 수 있다. 이것이 차동증폭회로를 VDD보다 높은 전압으로 동작시키는 이유이다.

이 경우, 부하전류가 흐르지 않을 때에 Q10의 전류를 완전히 차단하기 위해 Q10의 게이트Q12가 접속되어 있지만, Q12의 소오스전압도 Vpp로 설정해야 한다. 또, Q12의 제어신호인 F3의 하이레벨을 Vpp로 할 필요가 있다. 또한, Q10의 스레쉬홀드전압을 정의 값으로 설정 즉 공핍화해도 누설전류를 종래와 같은 레벨로 설정할 수 있다. 따라서, 구동능력을 더욱 향상시킬 수 있다.

이상 기술한 바와 같이 이 실시예에 의하면, 저전원전압으로도 구동능력이 높고 또한 안정성이 높은 전압변환회로를 실현할 수 있다.

도 13은 도 12의 개념을 구체화한 실시예를 도시한 도면이다. 이 경우, 차동증폭회로는 종래예와 동일한 것을 사용하고 있다. 이 때문에, 상술한 바와 같이 Q6의 게이트전압은 VSS까지는 낮아지지 않지만, Q10의 스레쉬홀드전압의 절대값을 낮게 한 분만큼 구동능력이 증가하고 있다.

도 14는 본 발명의 VDHG의 다른 실시예를 도시한 도면이다. 본 실시예의 특징은 제1 실시예에 도시한 버퍼회로의 구동트랜지스터Q10의 스레쉬홀드 전압의 절대값을 다른 트랜지스터보다 낮게 하고, 또 Q10에 접속된 차동증폭회로 회로의 일부를 VDD보다 높은 Vpp로 동작시킨 것이다. 이것에 의해, 차동증폭회로의 출력전압을 VSS로 할 수 있다는 특징을 유지하면서 구동트랜지스터Q10의 구동능력을 향상시킬 있다. 따라서, 제4 실시예보다 높은 구동능력을 실현할 수 있다.

이 경우, Vpp를 칩상의 승압형 차지펌프회로에 의해 발생시킨 경우 그의 변환효율이 너무 낮으므로, 소비전류를 최소화하기 위해 차동증폭회로의 Q3, Q4의 소오스전압은 VDD로 설정하고, 또 Q5, Q6의 소오스전압은 Vpp로 설정한다. Vpp를 외부에서 공급하는 경우나 칩 전체의 소비전류에 여유가 있는 경우에는 소오스전압을 모두 Vpp에 접속할 수 있다.

도 15는 본 발명의 VDHG의 다른 실시예이다. 이 실시예의 특징은 버퍼회로의 구동트랜지스터Q10의 스레쉬홀드전압의 절대값을 다른 트랜지스터보다 낮게 하고, 또 차동증폭회로와 Q10 사이에 전원전압Vpp에서 동작하고 또한 차동증폭회로Q1, Q2에 흐르는 전류의 차에 비례한 전류를 공급하는 회로를 마련하고, 상기 회로의 출력에 의해 구동트랜지스터Q10을 구동하도록 한 것이다. 이것에 의해, 구동회로Q10에는 그의 출력전압VDH가 변동된 경우에만 전류가 흐르게 되므로 Vpp에 흐르는 전류를 대폭으로 저감할 수 있다. 또, 구동회로의 출력부는 푸시풀구성이므로, 제2, 제3 실시예와 마찬가지로 그의 출력전압이 VSS까지 변화하여 높은 구동능력을 얻을 수 있다. 이하, 이 회로의 동작을 설명한다.

우선, 차동증폭회로의 트랜지스터Q1, Q2에 흐르는 전류를 각각 i1, i2로 나타낸다. 트랜지스터Q5, Q6, Q15와 Q3, Q4, Q13은 p-MOS의 전류미러회로를 구성한다. 또, 트랜지스터Q7, Q8과 Q14, Q16은 n-MOS의 전류미러회로를 구성한다.

이 경우, 설명을 간단히 하기 위해, 전류미러회로의 미러비를 모두 1로 하고 Q17 및 Q21에 흐르는 전류를 고려한다. 우선, Q4에는 전류i1가 흐르고, Q7에는 전류i2가 흐른다. 따라서, 그의 차인 전류i1-i2가 Q21에 흐르게 된다. 또, Q16에는 전류i1이 흐르고, Q15에는 전류i2가 흐른다. 따라서, 그의 차인 i1-i2가 Q17에 흐른다. 이 경우, Q17과 Q18, Q21과 Q22, Q19와 Q20도 각각 전류미러회로를 구성하고 있으므로 Q19과 Q20는 전류i2-i1이 흐르고, Q22에는 전류i1-i2가 흐른다. 따라서, Q10의 게이트는 전류2×(i2-i1)에 의해 충방전되게 된다. 이것은 즉 기준전압과 전압변환회로의 출력전압이 다른 경우 즉 i1≠i2일 때에만 Vpp를 통해 전류가 흐르는 것을 의미한다. 이상 기술한 바와 같이 이 실시예에 의하면, 제4 실시예와 거의 동일한 부하구동능력을 유지하면서 Vpp의 소비전류를 대폭으로 저감할 수 있으므로 Vpp발생회로를 온칩화할 때 특히 유효하다.

도 16은 본 발명에 의한 VDLG의 또 다른 실시예을 도시한 도면이다. 이 실시예는 도 14의 실시예의 차동증폭회로를 p-MOS입력형으로, 또 버퍼회로를 전류흡입형으로 변형한 것이다. 이 경우, VBB는 다른 트랜지스터보다 스레쉬홀드전압이 낮은 Q11을 완전히 차단하기 위해 VSS보다 낮은 전압으로 설정한다. Q11의 스레쉬홀드전압VT의 절대값은 다른 트랜지스터의 절대값보다 작다. 이 회로는 각 트랜지스터의 전극과 바이어스전압이 도 14의 실시예와는 반대로 되어 있지만, 동작은 도 14의 실시예와 완전히 동일하다. 상기한 구성으로 하는 것에 의해, 도 5에 도시한 제2 실시예보다 전류구동능력을 더 향상시킬 수 있다.

도 17은 본 발명에 의한 VDLG의 또 다른 실시예를 도시한 도면이다. 이 실시예는 도 15의 실시예의 차동증폭회로를 p-MOS 입력형으로, 또 버퍼회로를 전류흡입형으로 변경한 것이다. Q11의 스레쉬홀드전압VT의 절대값은 다른 트랜지스터의 절대값보다 작다. 이 회로는 각 트랜지스터의 전극과 바이어스전압이 도 15의 실시예와는 반대로 되어 있지만, 동작은 도 15의 실시예와 완전히 동일하다. 이러한 구성으로 하는 것에 의해 도 15의 실시예와 동일한 전류구동능력을 유지하면서 VBB에 흐르는 전류를 대폭으로 저감할 수 있다.

도 18은 도 12∼도 17의 실시예의 메모리로의 구체적인 적용예를 도시한 도면이다. 이 경우, 전압변환회로의 적용개소는 도 6과 마찬가지이다. 이 경우, Vpp는 칩의 외부에서 공급해도 좋고, 차지펌프회로를 사용해서 칩의 내부에서 발생시켜도 좋다. 또, 이 경우에는 Vpp를 사용하는 것을 상정하고 있지만, 도 16이나 도 7의 실시예에서는 VBB를 사용해도 좋다. 물론, VBB도 칩의 외부에서 공급해도 좋고, 차지펌프회로를 사용해서 칩의 내부에서 발생시켜도 좋다.

장래, 메모리나 마이크로프로세서 등의 미세화 및 고집적화가 진행되어 디바이스의 가공치수가 0. 1㎛ 이하로 되면, 외부전압은 1. 5V 정도이고 내부회로의 동작전압은 0. 8V∼1. 5V로까지 낮아질 것으로 예측되고 있다. 이러한 저전압에서 고속성을 유지하기 위해서는 상기 트랜지스터를 공핍형으로 변경하는 것(즉, 스레쉬홀드전압을 p채널형 트랜지스터의 경우에는 정의 값으로, n채널형 트랜지스터의 경우에는 부의 값으로 설정하는 것)이 필요로 된다. 이하, 이러한 경우에 적합한 전압변환회로의 실시예에 대해서 기술한다.

도 19는 본 발명에 의한 VDHG의 또 다른 실시예를 도시한 도면이다. 이 실시예의 특징은 도 14의 실시예의 차동증폭회로의 트랜지스터Q9 및 전류미러회로의 트랜지스터Q7, Q8의 소오스측에 동일한 채널도전형의 트랜지스터Q13, Q4, Q15을 마련하여, 대기시나 메모리의 데이타 유지모드시에 전압변환회로의 전류를 대폭으로 저감시킬 수 있도록 한 것이다. 도 19에 있어서, 트랜지스터는 그들이 대용량(완전히 공핍화된) 트랜지스터인 것을 나타내기 위해 다른 도면과는 다른 부호로 표시한다.

공핍형 트랜지스터의 사용에 의한 누설전류의 증가는 버퍼회로와 차동증폭회로의 양쪽에서 발생한다. 이러한 누설전류의 증가는 버퍼회로의 경우에는 도 9의 Vpp를 더욱 높게 하는 것에 의해 회피할 수 있다. 한편, 차동증폭회로나 전류미러회로의 경우에는 게이트전압을 0V로 하면 게이트전압에 의한 전압강하가 커지고, Q7, Q8, Q9의 소오스와 기판 사이의 전압이 높은 부의 값을 나타내고, 또 Q7, Q8, Q9의 스레쉬홀드전압이 높아지기 때문에 Q13, Q14, Q15의 게이트전압을 0V로 낮추는 것에 의해 누설전류의 증가를 회피할 수 있다. 이상 기술한 바와 같이 본 발명의 실시예에 의하면, 공핍형 트랜지스터를 사용하더라도 누설전류를 감소시킬 수 있으므로, 가공치수가 0. 1㎛ 이하인 기가비트급의 최대 용량 메모리의 고속화, 저소비 전력화를 실현할 수 있다. 또한, 이 실시예에서 사용한 방법은 도 13, 도 15∼도 17의 실시예에 대해서도 적응 가능하다.

이상, 제1∼제5 실시예와 그들의 적용예에 대해서 설명했지만, 이 경우에는 차동증폭회로의 2개의 입력단자 중 한쪽은 전압변환회로의 출력단자에 직접 접속되어 있다. 그러나, 출력단자에 직접 전압을 인가하는 것이 아니라 저항이나 트랜지스터 등을 사용하여 분압해서 입력하는 것도 가능하다. 이 경우에는 다른 한쪽의 입력단자에 입력하는 기준전압은 그의 분압비를 곱한 값이어야 한다(바이후칸 1994년 11월 발행 「초LSI메모리」pp. 272에 기재). 즉, 원하는 출력 전압을 VCL, 저항의 분압비를 1/2로 가정하면, 기준전압은 VCL/2로 설정할 필요가 있다.

이상의 설명에서는 통상 온칩에 탑재되는 반도체 메모리로의 전압변환회로의 적용, 특히 DRAM로의 전압변환회로의 적용에 대해서 주로 설명하였다. 그러나, 본 발명의 전압변환회로는 마이크로컴퓨터칩과 같은 일반적인 반도체장치에 적용할 수 있다.

칩내에 전압변환회로를 포함하는 반도체 집적회로에 있어서, 상기 전압변환회로는 차동증폭회로 및 구동트랜지스터와 전류원으로 이루어지는 소오스 접지형 버퍼회로로 구성하고, 상기 차동증폭회로의 한쪽의 입력단자는 상기 전압변환회로의 출력단자에 직접 또는 분압회로를 거쳐서 접속하고, 상기 차동증폭회로의 다른 한쪽의 단자는 외부전원전압보다 낮은 전압을 형성하는 회로의 출력에 접속하고, 상기 전압변환회로를 구성하는 각각의 회로에는 동일한 전원전압을 인가한다. 또한, 상기 차동증폭회로는 쌍을 이루는 다이오드 접속된 부하트랜지스터와 입력트랜지스터, 상기 입력트랜지스터의 공통소오스에 접속된 정전류원, 상기 쌍을 이루는 부하트랜지스터와 함께 전류미러회로를 구성하는 제1 및 제2 트랜지스터, 상기 제1 트랜지스터의 드레인에 그의 드레인 및 게이트가 접속되고 상기 제1 트랜지스터와는 역도전형인 제3 트랜지스터, 상기 제2 트랜지스터의 드레인에 그의 드레인이 접속되고 또 제3 트랜지스터의 게이트에 그의 게이트가 접속되며 상기 제2 트랜지스터와는 역 도전형인 제4 트랜지스터로 구성한다. 또, 상기 제2 트랜지스터의 드레인을 상기 버퍼회로의 구동트랜지스터의 게이트에 접속한다. 이것에 의해 상기 구동트랜지스터의 게이트전압은 접지레벨에서 전원전압까지 변화하므로 종래의 구동능력보다 높은 구동능력을 얻을 수 있다.

상기 전압변환회로에 있어서 버퍼회로의 구동트랜지스터의 게이트와 소오스 사이에 동일 도전형의 다이오드 접속된 트랜지스터를 삽입한다. 이것에 의해, 부하에 흐르는 전류를 일정한 값으로 제한할 수 있으므로, 칩의 외부 또는 내부의 전원선에서의 전압강하를 저감할 수 있고, 칩내에서의 회로의 안정한 동작을 도모할 수 있다.

상기 전압변환회로에 있어서 상기 버퍼회로의 구동트랜지스터의 스레쉬홀드전압은 구동트랜지스터가 p채널형인 경우에는 칩내의 다른 회로에서 사용하는 트랜지스터의 스레쉬홀드전압보다 높게 설정되고 또한 상기 차동증폭회로 및 상기 전류미러회로의 일부 또는 모든 고전압측의 전원전압은 상기 버퍼회로의 구동트랜지스터의 소오스전압보다 높게 설정한다. 또 구동트랜지스터가 n채널형인 경우에는 구동트랜지스터의 스레쉬홀드전압은 칩내의 다른 회로에서 사용하는 트랜지스터의 스레쉬홀드전압보다 낮게 설정되고 또한 상기 차동증폭회로 및 상기 전류미로회로의 일부 또는 모든 저전압측의 전원전압은 상기 버퍼회로의 소오스전압보다 낮게 설정한다. 이것에 의해, 구동트랜지스터의 부하구동능력을 높이면서 서브스레쉬홀드전류를 저감할 수 있으므로, 내부회로의 고속동작을 유지하면서 안정한 동작을 실현할 수 있다.

상기 전압변환회로는 상기 차동증폭회로의 부하로 되는 다이오드 접속된 제1 및 제2 트래지스터, 제1 트랜지스터와 함께 전류미러회로를 구성하는 제3 및 제4 트랜지스터, 제2 트랜지스터와 함께 전류미러회로를 구성하는 제5 및 제6 트랜지스터, 제3 트랜지스터의 드레인에 그의 드레인 및 게이트가 접속되고 제3 트랜지스터와는 역도전형인 제7 트랜지스터, 제3 트랜지스터의 드레인에 그의 드레인이 접속되고 제3 트랜지스터와는 역도전형인 제8 트랜지스터, 제4 트랜지스터의 드레인에 그의 드레인 및 게이트가 접속되고 제4 트랜지스터와는 역도전형인 제9 트랜지스터, 제5 트랜지스터의 드레인에 그의 드레인 및 게이트가 접속되고 제5 트랜지스터와는 역도전형인 제10 트랜지스터, 제6 트랜지스터의 드레인에 그의 드레인 및 게이트가 접속되고 제6 트랜지스터와는 역도전형인 제11 트랜지스터, 제6 트랜지스터의 드레인에 그의 드레인이 접속되고 제6 트랜지스터와는 역도전형인 제12 트랜지스터, 제7 트랜지스터와 함께 전류미러회로를 구성하는 제13 트랜지스터, 제11 트랜지스터와 함께 전류미러회로를 구성하는 제14 트랜지스터, 제13 트랜지스터의 드레인에 그의 드레인이 접속되고 제13 트랜지스터와는 역도전형인 제15 트랜지스터, 제14 트랜지스터의 드레인에 그의 드레인 및 게이트가 접속되고 제14 트랜지스터와는 역도전형인 제16 트랜지스터로 이루어진다.

제15 트랜지스터의 게이트는 제16 트랜지스터의 게이트에 접속되고, 또 제15 트랜지스터의 드레인은 버퍼회로의 구동트랜지스터의 게이트에 접속된다. 또, 제15 및 제16 트랜지스터가 p채널형인 경우에는 그들의 소오스전위가 상기 구동트랜지스터의 소오스전위보다 높게 설정되고, 제15 및 제16 트랜지스터가 n채널형인 경우에는 그들의 소오스전위가 상기 구동트랜지스터의 소오스전위보다 낮게 설정한다. 이것에 의해, 높은 부하구동능력을 유지하면서 구동트랜지스터의 구동회로의 소비전류를 대폭으로 저감할 수 있으므로, 상기한 전원전압보다 높은 전압을 형성하는 회로나 접지전압보다 낮은 전압을 형성하는 회로의 칩상의 점유면적을 대폭으로 저감할 수 있다.

상기 전압변환회로에 있어서, 상기 차동증폭회로는 쌍을 이루는 입력트랜지스터와 활성 부하 및 입력트랜지스터의 공통소오스에 접속된 정전류원으로 구성된다. 상기 버퍼회로의 구동트랜지스터의 스레쉬홀드전압은 구동트랜지스터가 p채널형인 경우에는 칩내의 다른 회로에서 사용하는 트랜지스터의 스레쉬홀드 전압보다 높게 설정되고 또한 상기 차동증폭회로의 고전압측의 전원전압은 상기 버퍼회로의 구동트랜지스터의 소오스전압보다 높게 설정되며, 또 구동트랜지스터가 n채널형인 경우에는 그의 스레쉬홀드전압은 칩내의 다른 회로에서 사용하는 트랜지스터의 스레쉬홀드전압보다 낮게 설정되고 또한 상기 차동증폭회로의 저전압측의 전원전압은 상기 버퍼회로의 소오스전압보다 낮게 설정된다. 이것에 의해, 구동트랜지스터의 부하구동능력을 높이면서 서브스레쉬홀드전류를 저감할 수 있다. 따라서, 내부회로의 고속동작을 유지하면서 안정한 동작을 실현할 수 있다.

상기 전압변환회로에 있어서, 모든 트랜지스터의 스레쉬홀드전압을 0V 또는 공핍형으로 변경하고, 차동증폭회로의 쌍을 이루는 입력트랜지스터의 공통소오스에 접속된 전류원 트랜지스터와 상기 쌍을 이루는 입력트랜지스터에 흐르는 전류의 차를 제거한 전류미러회로를 구성하는 트랜지스터 중 상기 전류원 트랜지스터와 동일한 채널도전형을 갖는 트랜지스터를 상기 차동증폭회로의 전류원 트랜지스터와 동일한 도전형의 쌍을 이루는 입력트랜지스터의 공통소오스측에 직렬로 접속하고, 전압변환회로에 접속된 부하회로가 동작하고 있지 않을 때에는 상기와 같이 접속된 트랜지스터의 게이트전압을 소오스전압과 동일하게 한다. 이것에 의해, 1V정도의 낮은 전원전압에서도 고속동작을 유지하면서 대기시의 서브스레쉬홀드를 대폭으로 저감할 수 있다.

이상의 전압변환회로중 임의의 1개 또는 여러개를 DRAM의 메모리셀 어레이 또는 그의 주변회로에 적용한다. 이것에 의해, 전원전압이 낮거나 또는 전원전압과 내부전압의 차가 작더라도 전압변환회로의 구동능력을 높게 유지할 수 있으므로, 대용량, 고속, 다비트구성, 저소비전력의 메모리를 실현할 수 있다.

이상, 본 발명을 상기 실시예에 따라서 설명하였지만, 본 발명은 이것에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위에서 여러가지로 변경 가능한 것은 물론이다.

도 1은 본 발명의 제1 실시예에 따른 전압변환회로를 도시한 도면,

도 2는 본 발명에 앞서 검토한 전압변환회로를 도시한 도면,

도 3은 도 2의 전압변환회로의 동작파형을 도시한 도면,

도 4는 제1 실시예의 동작파형을 도시한 도면,

도 5는 본 발명의 제2 실시예에 따른 전압변환회로를 도시한 도면,

도 6은 제1 실시예를 적용한 제3 실시예의 메모리칩의 내부구성을 도시한 도면,

도 7은 본 발명의 제1 및 제2 실시예의 적용예를 도시한 도면,

도 8은 도 7에 도시한 실시예의 기준전압의 전원전압 의존성을 도시한 도면,

도 9는 제1 및 제2 실시예의 적용예의 동작파형을 도시한 도면,

도 10은 본 발명의 제4 실시예에 따른 전압변환회로를 도시한 도면,

도 11은 본 발명의 제4 실시예의 다른 전압변환회로를 도시한 도면,

도 12는 본 발명의 제5 실시예에 따른 전압변환회로의 개념도,

도 13은 본 발명의 제5 실시예의 전압변환회로중의 하나를 도시한 도면,

도 14는 본 발명의 제5 실시예의 변환회로를 도시한 도면,

도 15는 본 발명의 제5 실시예의 전압변환회로중의 하나를 도면,

도 16은 본 발명의 제5 실시예의 전압변환회로중의 하나를 도시한 도면,

도 17은 본 발명의 제5 실시예의 전압변환회로중의 하나를 도시한 도면,

도 18은 본 발명의 제5 실시예를 적용한 메모리칩의 내부구성을 도시한 도면,

도 19는 본 발명의 제5 실시예의 전압변환회로중의 하나를 도시한 도면.

Claims

전압변환회로 및 상기 전압변환회로에서 출력되는 출력전압을 받는 내부회로를 구비하고,

상기 전압변환회로는

외부전압에 접속되는 전원노드;

상기 외부전압보다 작은 상기 출력전압을 출력하기 위한 제1 출력노드;

그의 소오스가 외부전압에 접속되고, 그의 드레인이 상기 제1 출력노드에 접속되는 제1 트랜지스터;

그의 소오스가 공통 접속되는 제1 MOSFET 및 제2 MOSFET, 기준전압 및 상기 제1 MOSFET의 게이트에 접속되는 제1 입력노드, 상기 제1 출력노드 및 상기 제2 MOSFET의 게이트에 접속되는 제2 입력노드, 제1 부하 및 상기 제2 MOSFET의 드레인에 접속되는 제2 출력노드, 제2 부하와 상기 제1 MOSFET의 드레인에 접속되는 제3 출력노드를 포함하는 차동증폭회로 및;

그의 게이트가 상기 제1 부하를 흐르는 제1 전류에 의해 제어되는 제2 트랜지스터, 그의 게이트가 상기 제2 부하를 흐르는 제2 전류에 의해 제어되는 제3 트랜지스터, 상기 제2 트랜지스터의 출력, 상기 제3 트랜지스터의 출력 및 상기 제1 트랜지스터의 게이트에 접속되는 제4 출력노드를 포함하는 푸시풀회로를 갖는 것을 특징으로 하는 반도체집적회로.
제1항에 있어서,

상기 전압변환회로는 직렬로 접속된 제4 및 제5 트랜지스터를 더 구비하고,

상기 제2 부하와 상기 제4 트랜지스터는 제1 전류미러회로를 형성하도록 접속되고,

상기 제1 부하와 상기 제2 트랜지스터는 제2 전류미러회로를 형성하도록 접속되고,

상기 제3 트랜지스터와 상기 제5 트랜지스터는 제3 전류미러회로를 형성하도록 접속되는 것을 특징으로 하는 반도체집적회로.
제1항 또는 제2항에 있어서,

상기 제2 트랜지스터의 소오스-드레인경로에 흐르는 전류는 상기 제1 전류에 비례하고,

상기 제3 트랜지스터의 소오스-드레인경로에 흐르는 전류는 상기 제2 전류에 비례하는 것을 특징으로 하는 반도체집적회로.
제1항 또는 제2항에 있어서,

상기 전압변환회로는 상기 제1 트랜지스터의 게이트-소오스 사이에 접속된 다이오드를 더 구비하는 것을 특징으로 하는 반도체집적회로.
제1항 또는 제2항에 있어서,

상기 제1 트랜지스터의 스레쉬홀드전압은 상기 차동증폭회로 및 상기 푸시풀회로에 사용되는 트랜지스터의 스레쉬홀드전압보다 작고,

상기 제1 부하의 한쪽끝과 상기 제2 트랜지스터의 소오스는 상기 외부전압보다 큰 제1 전압에 접속되는 것을 특징으로 하는 반도체집적회로.
제5항에 있어서,

상기 제2 부하의 한쪽끝은 상기 외부전압에 접속되는 것을 특징으로 하는 반도체집적회로.
제5항에 있어서,

상기 반도체집적회로는 상기 외부전압을 받아서 상기 제1 전압을 출력하기 위한 차지펌프회로를 더 구비하는 것을 특징으로 하는 반도체집적회로.
제1항에 있어서,

상기 푸시풀회로의 출력신호의 진폭은 상기 차동증폭회로의 출력신호의 진폭 보다 큰 것을 특징으로 하는 반도체집적회로.
제1항에 있어서,

상기 반도체집적회로는 다이나믹 랜덤 액세스 메모리이고,

상기 내부회로는 여러개의 메모리셀과 상기 여러개의 메모리셀로의 액세스에 따라서 활성화되는 여러개의 센스앰프를 포함하는 메모리어레이이고,

상기 전압변환회로는 상기 액세스에 따라서 상기 여러개의 센스앰프로 상기 출력전압을 공급하는 것을 특징으로 하는 반도체집적회로.
제1항에 있어서,

상기 제1, 제2 및 제3 트랜지스터는 공핍형 트랜지스터이고,

상기 제1 및 제2 MOSFET는 공핍형 MOSFET인 것을 특징으로 하는 반도체집적회로.
제1항에 있어서,

상기 차동증폭회로는 상기 차동증폭회로의 전류통로에 마련된 제1 스위치 트랜지스터를 더 갖고,

상기 푸시풀회로는 상기 푸시풀회로의 전류통로에 마련된 제2 스위치 트랜지스터를 더 갖고,

상기 제1 및 제2 스위치 트랜지스터는 공핍형 트랜지스터인 것을 특징으로 하는 반도체집적회로.
전압변환회로 및 상기 전압변환회로에서 출력되는 출력전압을 받는 내부회로를 구비하고,

상기 전압변환회로는

외부전압에 접속되는 전원노드;

상기 외부전압보다 작은 상기 출력전압을 출력하기 위한 제1 출력노드;

그의 소오스가 외부전압에 접속되고, 그의 드레인이 상기 제1 출력노드에 접속되는 제1 트랜지스터;

그의 소오스가 공통 접속되는 제1 MOSFET 및 제2 MOSFET, 기준전압 및 상기 제1 MOSFET의 게이트에 접속되는 제1 입력노드, 상기 제1 출력노드 및 상기 제2 MOSFET의 게이트에 접속되는 제2 입력노드, 제1 부하 및 상기 제2 MOSFET의 드레인에 접속되는 제2 출력노드, 제2 부하와 상기 제1 MOSFET의 드레인에 접속되는 제3 출력노드를 포함하는 차동증폭회로 및;

상기 제1 부하에 흐르는 전류와 상기 제2 부하에 흐르는 전류의 차에 비례하는 제1 전류로 그의 게이트가 제어되는 제2 트랜지스터, 상기 제2 부하를 흐르는 전류와 상기 제1 부하에 흐르는 전류의 차에 비례하는 제2 전류로 그의 게이트가 제어되는 제3 트랜지스터, 상기 제2 트랜지스터의 출력, 상기 제3 트랜지스터의 출력 및 상기 제1 트랜지스터의 게이트에 접속되는 제4 출력노드를 포함하는 푸시풀회로를 갖고,

상기 제1 트랜지스터의 스레쉬홀드전압은 상기 차동증폭회로 및 상기 푸시풀회로에 사용되는 트랜지스터의 스레쉬홀드전압보다 작고,

상기 제2 트랜지스터의 소오스는 상기 외부전압보다 큰 제1 전압에 접속되는 것을 특징으로 하는 반도체집적회로.
제12항에 있어서,

상기 제1 및 제2 부하의 각각의 한쪽끝은 외부전압에 접속되는 것을 특징으로 하는 반도체집적회로.
제12항 또는 제13항에 있어서,

상기 반도체집적회로는 상기 외부전압을 받아서 상기 제1 전압을 발생하는 차지펌프회로를 더 구비하는 것을 특징으로 하는 반도체집적회로.
제12항 또는 제13항에 있어서,

상기 반도체집적회로는 다이나믹 랜덤 액세스 메모리이고,

상기 내부회로는 여러개의 메모리셀과 상기 여러개의 메모리셀로의 액세스에 따라서 활성화되는 여러개의 센스앰프를 포함하는 메모리어레이이고,

상기 전압변환회로는 상기 액세스에 따라서 상기 여러개의 센스앰프로 상기 출력전압을 공급하는 것을 특징으로 하는 반도체집적회로.
전압변환회로 및 상기 전압변환회로에서 출력되는 출력전압을 받는 내부회로를 구비하고,

상기 전압변환회로는

외부전압에 접속되는 전원노드;

상기 외부전압보다 작은 상기 출력전압을 출력하기 위한 제1 출력노드;

그의 소오스가 외부전압에 접속되고, 그의 드레인이 상기 제1 출력노드에 접속되는 트랜지스터 및;

그의 소오스가 공통 접속되는 제1 MOSFET 및 제2 MOSFET, 기준전압 및 상기 제1 MOSFET의 게이트에 접속되는 제1 입력노드, 상기 제1 출력노드 및 상기 제2 MOSFET의 게이트에 접속되는 제2 입력노드, 제1 부하 및 상기 제2 MOSFET의 드레인에 접속되는 제2 출력노드, 제2 부하와 상기 제1 MOSFET의 드레인에 접속되는 제3 출력노드를 포함하는 차동증폭회로를 구비하고,

상기 트랜지스터의 스레쉬홀드전압은 상기 제1 및 제2 MOSFET의 스레쉬홀드전압보다 작고,

상기 제1 부하의 한쪽끝과 상기 제2 부하의 한쪽끝은 상기 외부전압보다 큰 제1 전압에 접속되는 것을 특징으로 하는 반도체집적회로.
제16항에 있어서,

상기 반도체집적회로는 상기 외부전압을 받아서 상기 제1 전압을 발생하는 차지펌프회로를 더 구비하는 것을 특징으로 하는 반도체집적회로.
제16항 또는 제17항에 있어서,

상기 반도체집적회로는 다이나믹 랜덤 액세스 메모리이고,

상기 내부회로는 여러개의 메모리셀과 상기 여러개의 메모리셀로의 액세스에 따라서 활성화되는 여러개의 센스앰프를 포함하는 메모리어레이이고,

상기 전압변환회로는 상기 액세스에 따라서 상기 여러개의 센스앰프로 상기 출력전압을 공급하는 것을 특징으로 하는 반도체집적회로.
전압변환회로 및 상기 전압변환회로에서 출력되는 출력전압을 받는 내부회로를 구비하고,

상기 전압변환회로는

외부전압에 접속되는 전원노드;

상기 외부전압보다 작은 상기 출력전압을 출력하기 위한 제1 출력노드;

그의 소오스가 외부전압에 접속되고, 그의 드레인이 상기 제1 출력노드에 접속되는 제1 트랜지스터;

그의 소오스가 공통 접속되는 제1 MOSFET 및 제2 MOSFET, 기준전압 및 상기 제1 MOSFET의 게이트에 접속되는 제1 입력노드, 상기 제1 출력노드 및 상기 제2 MOSFET의 게이트에 접속되는 제2 입력노드, 제1 부하 및 상기 제2 MOSFET의 드레인에 접속되는 제2 출력노드, 제2 부하와 상기 제1 MOSFET의 드레인에 접속되는 제3 출력노드를 포함하는 차동증폭회로 및;

상기 제1 부하에 흐르는 전류와 상기 제2 부하에 흐르는 전류의 차에 비례하는 제1 전류로 그의 게이트가 제어되는 제2 트랜지스터, 상기 제2 부하를 흐르는 전류와 상기 제1 부하에 흐르는 전류의 차에 비례하는 제2 전류로 그의 게이트가 제어되는 제3 트랜지스터, 상기 제2 트랜지스터의 출력, 상기 제3 트랜지스터의 출력 및 상기 제1 트랜지스터의 게이트에 접속되는 제4 출력노드를 포함하는 푸시풀회로를 갖고,

상기 제2 트랜지스터의 소오스는 상기 외부전압보다 큰 제1 전압에 접속되고,

상기 제1, 제2 및 제3 트랜지스터는 공핍형 트랜지스터이고,

상기 제1 및 제2 MOSFET는 공핍형 MOSFET인 것을 특징으로 하는 반도체집적회로.
제19항에 있어서,

상기 차동증폭회로는 상기 차동증폭회로의 전류통로에 마련된 제1 스위치 트랜지스터를 더 갖고,

상기 푸시풀회로는 상기 푸시풀회로의 전류통로에 마련된 제2 스위치 트랜지스터를 더 갖고,

상기 제1 및 제2 스위치 트랜지스터는 공핍형 트랜지스터인 것을 특징으로 하는 반도체집적회로.
전압변환회로 및 상기 전압변환회로에서 출력되는 출력전압을 받는 내부회로를 구비하고,

상기 전압변환회로는

외부전압에 접속되는 전원노드;

상기 외부전압보다 작은 상기 출력전압을 출력하기 위한 제1 출력노드;

그의 소오스가 외부전압에 접속되고, 그의 드레인이 상기 제1 출력노드에 접속되는 트랜지스터 및;

그의 소오스가 공통 접속되는 제1 MOSFET 및 제2 MOSFET, 기준전압 및 상기 제1 MOSFET의 게이트에 접속되는 제1 입력노드, 상기 제1 출력노드 및 상기 제2 MOSFET의 게이트에 접속되는 제2 입력노드, 제1 부하 및 상기 제2 MOSFET의 드레인에 접속되는 제2 출력노드, 제2 부하와 상기 제1 MOSFET의 드레인에 접속되는 제3 출력노드를 포함하는 차동증폭회로를 구비하고,

상기 제1 부하의 한쪽끝과 상기 제2 부하의 한쪽끝은 상기 외부전압보다 큰 제1 전압에 접속되고,

상기 제1 및 제2 MOSFET는 공핍형 트랜지스터인 것을 특징으로 하는 반도체집적회로.
제21항에 있어서,

상기 차동증폭회로는 상기 차동증폭회로의 전류통로에 마련된 제1 스위치 트랜지스터를 더 갖고,

상기 제1 스위치 트랜지스터는 공핍형 트랜지스터인 것을 특징으로 하는 반도체집적회로.