JP4354360B2

JP4354360B2 - 降圧電源装置

Info

Publication number: JP4354360B2
Application number: JP2004217063A
Authority: JP
Inventors: 仁山田; 峰男野口
Original assignee: Oki Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2004-07-26
Filing date: 2004-07-26
Publication date: 2009-10-28
Anticipated expiration: 2024-07-26
Also published as: CN1728519A; JP2006039816A; KR20060042151A; US7307469B2; US20060017496A1; KR101128356B1; US7468624B2; US20080018388A1

Description

本発明は、外部から供給される電源電圧を基準電圧に等しい電圧に降圧して負荷に供給する降圧電源装置に関する。

図１３において、４００は外部から供給される電源電圧ＶＣＣを内部電源電圧ＶＤＤに降圧して各周辺回路４０５に供給する降圧電源装置であり、基準電圧と内部電源電圧ＶＤＤとを比較する差動増幅器（コンパレータ）４０１と、ゲートが制御ノードＧ０を介して差動増幅器４０１の出力に接続され、差動増幅器４０１の出力に応じて電流供給能力を調整するドライバとして機能するＰＭＯＳトランジスタ４０２とから構成される。

メモリセルからの電圧を増幅するセンスアンプの駆動時等、降圧電源装置の負荷の消費電流が増大すると、降圧電源装置の出力電圧（内部電源電圧ＶＤＤ）が低下するが、差動増幅器はこれを検知し、ドライバの電流供給能力を増加させることにより、低下した出力電圧を正常な値に戻すことができる。しかし、図１４に示すように、負荷の消費電流が急激に増加すると応答遅延により降圧電源装置の出力電圧がある程度低下することは避けられない。この出力電圧の低下の程度は、電流供給能力の大きなドライバを用いれば小さくすることができるが、降圧電源装置を集積回路に形成する場合にはチップ面積の点で不利であり、また、降圧電源装置の消費電流も大きくなる。

そのため、図１５に示すように、ＳＡ（センスアンプ）活性化信号が入力されると制御ノードＧ０の電圧を接地電圧ＶＳＳに強制的に降下させるプルダウン回路４０３を設けることが知られている（例えば特許文献１参照）。
図１６に示すように、センスアンプ駆動時に不図示の外部制御回路が発生するＳＡ活性化信号を受けると、プルダウン回路４０３は一定時間「Ｈ」レベルとなるプルダウン信号を生成し、制御ノードＧ０のをプルダウン信号が「Ｈ」レベルにある間接地電圧ＶＳＳに接続するのでドライバの電流供給能力が急激に増加し、ＶＤＤの落ち込みを抑制することができる。

図１７に従来の降圧電源装置の他の構成例を示す。この降圧電源装置１は、外部から供給される、例えば３．３Ｖの電源電圧ＶＣＣを基準電圧Ｖｒｅｆと同じ電圧に降圧し、負荷回路２に内部電源電圧ＶＤＤ（例えば２．５Ｖ）として印加するための装置であり、基準電圧Ｖｒｅｆを出力する基準電圧発生回路１０と、負荷回路２の消費電流の値に応じて「Ｈ」レベルと「Ｌ」レベルとの間で切り換わる降圧制御信号Ｓ３０を出力する制御回路３０と、入力される基準電圧Ｖｒｅｆ及び降圧制御信Ｓ３０の応じた値の内部電源電圧ＶＤＤを出力する降圧電圧出力回路４０とから構成される。

降圧電圧出力回路４０は、Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）４１，４２，４７と、Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）４３，４４，４５と、定電流源４６とで構成されている。ＰＭＯＳトランジスタ４１はソースが電源電圧ＶＣＣに接続され、ドレインがノードＮ４２に接続され、ゲートがノードＮ４１に接続されている。ＰＭＯＳトランジスタ４２はソースが電源電圧ＶＣＣに接続され、ドレインとゲートがノードＮ４１に接続されている。ＮＭＯＳトランジスタ４３はソースがノードＮ４３に接続され、ドレインがノードＮ４２に接続され、ゲートがノードＮ４５に接続されている。ＮＭＯＳトランジスタ４４はソースがノードＮ４３に接続され、ドレインがノードＮ４１に接続され、ゲートがノードＮ４４に接続されている。ＮＭＯＳトランジスタ４５はソースが接地電圧ＶＳＳに接続され、ドレインがノードＮ４３に接続され、ゲートがノードＮ４６に接続されている。ＰＭＯＳトランジスタ４７はソースが電源電圧ＶＣＣに接続され、ドレインがノードＮ４４に接続され、ゲートがノードＮ４２に接続されている。定電流源４６はノードＮ４３と接地電圧ＶＳＳとの間に接続されている。ノードＮ４５には基準電圧Ｖｒｅｆが印加され、ノードＮ４６には降圧制御信号Ｓ３０に接続される。ノードＮ４４から内部電源電圧ＶＤＤが出力される。

図１８に上記降圧電圧出力回路４０の各部の電圧波形を示す。ＰＭＯＳトランジスタ４１とＰＭＯＳトランジスタ４２は共にソースが電源電圧ＶＣＣに接続され、ゲートがノードＮ４１に接続され、ソース・ゲート間には常に同じ電圧が印加されているカレントミラーの構造になっているため、ＰＭＯＳトランジスタ４１のソース・ドレイン間（ＶＣＣ・Ｎ４２）電流Ｉ４１とＰＭＯＳトランジスタ４２のソース・ドレイン間（ＶＣＣ・Ｎ４１）電流Ｉ４２は等しい（Ｉ４１＝Ｉ４２）。このときのノードＮ４２の電圧はＶＣＣ−Ｖｔｐｌであり（Ｖｔｐ１はＰＭＯＳトランジスタ４１のソース・ドレイン間電圧）、ＰＭＯＳトランジスタ４７のソース・ドレイン間（ＶＣＣ・Ｎ４４）電流Ｉ４７は負荷回路２の消費電流Ｉと同じ（Ｉ４７＝Ｉ）である。負荷回路２が待機状態にあり、消費電流Ｉが少なく、Ｓ３０＝「Ｌ」の場合には、基準電圧Ｖｒｅｆと降圧電圧（内部電源電圧）ＶＤＤとは同じ電圧（ここではＶ４０とする）であり、ＮＭＯＳトランジスタ４３とＮＭＯＳトランジスタ４４はともにソースがノードＮ４３に接続されているため、ゲート・ソース間電圧も等しくＩ４１＝Ｉ４２＝Ｉ４３＝Ｉ４４になっている。

ここで基準電圧ＶｒｅｆがＶ４０からＶ４１（＞Ｖ４０）に上昇すると、ＮＭＯＳトランジスタ４３のゲート・ソース（Ｎ４５・Ｎ４３）間電圧がＮＭＯＳトランジスタ４４のゲート・ソース（Ｎ４４・Ｎ４３）間電圧よりも大きくなり、ＮＭＯＳトランジスタ４３のドレイン・ソース（Ｎ４２・Ｎ４３）間電流Ｉ４３はＮＭＯＳトランジスタ４４のドレイン・ソース（Ｎ４１・Ｎ４３）間電流Ｉ４４よりも大きくなる（Ｉ４３＞Ｉ４４）ため、ノードＮ４２の電圧はＶＣＣ−Ｖｔｐｌより低くなる。これにより、ＰＭＯＳトランジスタ４７のソース・ゲート（ＶＣＣ・Ｎ４２）間電圧が上昇するためＰＭＯＳトランジスタ４７のソース・ドレイン（ＶＣＣ・Ｎ４４）間電流Ｉ４７は負荷回路２の消費電流Ｉより大きくなり（Ｉ４７＞Ｉ）、ＶＤＤ（Ｎ４４）が上昇する。ＶＤＤ（Ｎ４４）がＶｒｅｆ（Ｎ４５）と同じ電圧、ここではＶ４１まで上昇すると、ＮＭＯＳトランジスタ４３とＮＭＯＳトランジスタ４４のゲート・ソース間電圧が等しくなるためドレイン・ソース間電流もＩ４３＝Ｉ４４と等しくなり、ノードＮ４２の電圧が上昇してＶＣＣ−Ｖｔｐ１に戻り、ＰＭＯＳトランジスタ４７のソース・ゲート（ＶＣＣ・Ｎ４２）間電圧が初めと同じ値になる。その結果、ＰＭＯＳトランジスタ４７のソース・ドレイン（ＶＣＣ・Ｎ４４）間電流Ｉ４７も負荷回路２の消費電流Ｉと同じ（Ｉ４７＝Ｉ）になるのでＶＤＤの上昇はＶ４１で止まる。

以上説明したように、降圧電圧出力回路４０は常にＶｒｅｆ＝ＶＤＤとなるように動作する。負荷回路２が動作を開始し、消費電流Ｉが増加し、Ｓ３０（Ｎ４６）＝「Ｈ」になると、ＮＭＯＳトランジスタ４５がオンし、Ｎ４３・ＶＳＳ間電流がＩ４６からＩ４５＋Ｉ４６に増加するのでＩ４３＋Ｉ４４及びＩ４１＋Ｉ４２も増加する。
負荷回路２が動作状態にあり、消費電流が大きい場合、ＮＭＯＳトランジスタ４５をオンとすればＩ４３の値が大きくなり、基準電圧Ｖｒｅｆと降圧電圧ＶＤＤとに差が生じたときのノードＮ４２の電圧変化量が大きくなるので図１８に示すように、負荷回路の消費電流が少なくＮＭＯＳトランジスタ４５がオフである場合に比べ、短時間でＶｒｅｆ＝ＶＤＤとすることができる。一方、負荷回路２が待機状態にある間はその消費電流Ｉは少なく且つ比較的安定しているため、Ｓ３０（Ｎ４６）＝「Ｌ」に設定して降圧電源装置全体の消費電流を低減することができる。即ち、図１７の降圧電源装置は待機時の低消費電流と動作時の高速応答性を両立させている。

特開平１１−２１４６１７号公報

しかしながら、図１５に示した従来の降圧電源装置では、負荷として動作開始と共に消費電流が急激に増加し、瞬時に減少する回路を含むときには、差動増幅器を含む帰還制御系の応答速度が遅い場合には、図１９に示すように負荷の消費電流がもとの値に戻ったにも係らず、制御ノードＧ０の電圧が依然として低いままであり、そのため、ドライバの電流供給能力が過剰になり、降圧電圧（内部電源電圧）ＶＤＤが上昇するという問題がある。

また、図１７に示した従来の他の降圧電源装置は、降圧制御信号のレベルの切換時に誤動作が発生し易いという問題がある。降圧電圧出力回路４０の各部の電圧または電流波形を示す装置の動作波形を示す図２０のタイムチャートを参照してその理由を以下に説明する。
負荷回路２の状態が待機状態から動作状態となり、消費電流ＩがＩ１からＩ２に増加するのに合わせて降圧制御信号Ｓ３０（Ｎ４６）が「Ｌ」から「Ｈ」に切り換わると、Ｎ４３・ＶＳＳ間電流がＩ４６からＩ４６＋Ｉ４５に増加するためノードＮ４３の電圧は使用するＰＭＯＳトランジスタ、ＮＭＯＳトランジスタの特性に応じた値のＶｔｎからＶｔｎ−αに降下する。ノードＮ４３の電圧降下はＮＭＯＳトランジスタ４３のゲート・ソース（Ｎ４５・Ｎ４３）間容量により基準電圧Ｖｒｅｆ（Ｎ４５）に伝播し、基準電圧Ｖｒｅｆは一時的にＶ４０からＶ４０−ΔＶｌに降下する。また、基準電圧ＶｒｅｆがＶ４０からＶ４０−ΔＶ１に降下したことを受けて、ノードＮ４２の電圧（待機時はＶＣＣ−Ｖｔｐ３、動作時はＶＣＣ−Ｖｔｐ４）が変化し、高圧電圧ＶＤＤも基準電圧Ｖｒｅｆに追従して変化する。その後、遅延時間を経て基準電圧Ｖｒｅｆ（Ｎ４５）がＶ４０−ΔＶ１からＶ４０に戻るとＶＤＤ（Ｎ４４）もＶ４０に戻る。
負荷回路２の状態が動作状態から待機状態に戻り、負荷回路２の消費電流ＩがＩ２からＩ１に減少するのに合わせて降圧制御信号Ｓ３０（Ｎ４６）が「Ｈ」から「Ｌ」に切り換わると、Ｎ４３・ＶＳＳ間電流がＩ４６＋Ｉ４５からＩ４６に減少する（戻る）ので、ノードＮ４３の電圧はＶｔｎ−αからＶｔｎに上昇する。ノードＮ４３の電圧上昇はＮＭＯＳトランジスタ４３のゲート・ソース（Ｎ４５・Ｎ４３）間容量によりＶｒｅｆ（Ｎ４５）に伝播し、Ｖｒｅｆは一時的にＶ４０＋ΔＶ２に上昇する。降圧電圧ＶＤＤも基準電圧ＶｒｅｆがＶ４０＋ΔＶ２に上昇したことを受けて同じ電圧に調整される。その後、基準電圧Ｖｒｅｆが遅延時間を経てＶ４０＋ΔＶ２からＶ４０に戻ると降圧電圧ＶＤＤ（Ｎ４４）もＶ４０に戻る。

このように負荷回路２の状態が待機状態から動作状態に切り換わった直後には降圧電圧ＶＤＤが一時的に低下し、また、負荷回路２が動作状態から待機状態に切り換わった直後には降圧電圧ＶＤＤが一時的に上昇することになる。このＶＤＤの一時的な低下と上昇は負荷回路２内の各部の応答速度、タイミング余裕、入力信号電圧余裕の一時的低下を引き起こし、誤動作を引き起こす原因となる。
本発明は上記の従来の降圧電源装置の問題を解消するためになされたものであり、周辺回路の急激な消費電流の増加に対処するため、プルダウン回路を備えたタイプの降圧電源装置において、プルダウン動作後の降圧電源電圧ＶＤＤの上昇を防止することを目的とする。

上記の目的を達成すべく、本発明によれば、
外部から供給される外部電源電圧を基準電圧に等しい内部電源電圧に降圧し、該内部電源電圧を降圧電圧ノードを介して負荷に供給する降圧電源装置において、
前記基準電圧と前記内部電源電圧とを比較するコンパレータと、
入力が前記外部電源電圧に接続され、制御入力が前記コンパレータの出力に接続された制御ノードに接続され、出力が前記降圧電圧ノードに接続され、前記制御ノードの電圧に応じた値の電圧を前記内部電源電圧として前記降圧電圧ノードに出力するドライバと、
前記負荷を活性化させる活性化信号が外部から入力されたときに、前記制御ノードを第１の時間接地電圧に接続するプルダウン回路と、
前記制御ノードが前記第１の時間前記接地電圧に接続された後に、前記制御ノードを第２の時間前記外部電源電圧に接続するプルアップ回路と
を備えることを特徴とする降圧電源装置が提供される。

本発明によれば、周辺回路の急激な消費電流の増加に対処するため、プルダウン回路を備えたタイプの降圧電源装置において、プルダウン動作後の降圧電源電圧ＶＤＤの上昇を防止することができる。

第１の実施形態
図１に、上記第１の目的を達成する降圧電源装置の構成を示す。この降圧電源装置２００は、外部電源電圧ＶＣＣを内部電源電圧ＶＤＤに降圧して各周辺回路２０５に供給する装置であり、基準電圧と内部電源電圧ＶＤＤとを比較する差動増幅器２０１と、差動増幅器２０１の出力に応じて電流供給能力を調整するドライバとしてのＰＭＯＳトランジスタ２０２と、プルダウン回路２０３と、プルアップ回路２０４とを含む。

プルダウン回路１３は、周辺回路の一つであるメモリセルからの電圧を増幅するセンスアンプを活性化するＳＡ活性化信号が不図示の外部制御回路により生成されたときに、差動増幅器２０１の出力とＰＭＯＳトランジスタ２０２のゲートとに接続された制御ノードＧ０の電圧を一時的に低下させる役割を有する。また、プルアップ回路２０４は、プルダウン回路２０３が低下させた制御ノードＧ０の電圧を一時的に上昇させる役割を有する。
図２（ａ）にプルダウン回路２０３の構成を示す。同図に示すようにプルダウン回路２０３はＳＡ活性化信号が入力されると一定のパルス幅のプルダウン信号を生成するプルダウン信号生成回路２０３ａ、ＳＡ活性化信号とプルダウン信号のＡＮＤを出力するＡＮＤ回路２０３ｂ、ゲートがＡＮＤ回路２０３ｂの出力に接続され、ドレインが制御ノードＧ０に接続され、ソースが接地電圧ＶＳＳに接続されたＮＭＯＳトランジスタ２０３ｃから構成される。
図２（ｂ）にプルアップ回路２０４の構成を示す。同図に示すようにプルアップ回路２０４はＳＡ活性化信号が入力されると一定のパルス幅のプルアップ信号を生成するプルアップ信号生成回路２０４ａ、ＳＡ活性化信号とプルアップ信号のＮＡＮＤを出力するＮＡＮＤ回路２０４ｂ、ゲートがＮＡＮＤ回路２０４ｂの出力に接続され、ソースが外部電源電圧ＶＣＣに接続され、ドレインが制御ノードＧ０に接続されたＰＭＯＳトランジスタ２０４ｃから構成される。プルアップ信号生成回路２０４ａは、ＳＡ活性化信号の入力からプルダウン信号のパルス幅に等しい遅延時間が経過した後にプルアップ信号を立ち上げる。

次に、降圧電源装置２００の各部の電圧・電流波形を示す図３のタイムチャートを参照して降圧電源装置２００の動作を説明する。
不図示の外部制御回路がＳＡ活性化信号を発生すると、プルダウン回路２０３のプルダウン信号生成回路２０３ａは一定のパルス幅のプルダウン信号を生成する。ＳＡ活性化信号とプルダウン信号が入力されたＡＮＤ回路２０３ｂは「Ｈ」レベルの電圧をＰＭＯＳトランジスタ２０３ｃのゲートに印加する。それにより、ＰＭＯＳトランジスタ２０３ｃがオンとなって制御ノードＧ０の電圧を急激に低下させ、ＰＭＯＳトランジスタ２０２の電流供給能力を上昇させる。従って、センスアンプが動作を開始したときのような負荷電流の急激な上昇による内部電源電圧ＶＤＤの低下が抑制される。
プルダウン信号が立ち下がるとプルアップ信号生成回路２０４ａは直ちにプルアップ信号を立ち上げ、それによりＮＡＮＤ回路２０４ｂは「Ｌ」レベルの電圧をＰＭＯＳトランジスタ２０４ｃのゲートに印加する。それにより、ＰＭＯＳトランジスタ２０４ｃがオンとなって制御ノードＧ０の電圧を上昇させ、ＰＭＯＳトランジスタ２０２の電流供給能力を低下させる。従って、センスアンプのように、動作開始と共に大電流が流れ、瞬時に電流値が０に戻るような負荷を周辺回路に含む場合にも、電流供給能力が過剰になることが防止され、プルダウンによる内部電源電圧ＶＤＤの上昇が抑制される。

第２の実施形態
図４に、本発明の第１の目的を達成する降圧電源装置の他の構成を示す。
周辺回路が動作を開始する場合、それに先立ち、該周辺回路が形成されているチップを活性化するためのチップセレクト信号等のチップ活性化信号が不図示の制御回路から出力される。第２の実施形態ではこのチップ活性化信号を利用している。

第２の実施形態の降圧電源装置３００は、外部電源電圧ＶＣＣを内部電源電圧ＶＤＤに降圧して各周辺回路３０５に供給するためのものであり、基準電圧と内部電源電圧ＶＤＤとを比較する差動増幅器３０１と、差動増幅器３０１の出力に応じて電流供給能力を調整するドライバとしてのＰＭＯＳトランジスタ３０２と、チップ活性化信号が入力されたときに一定のパルス幅のリーク信号を出力するワンショット回路３０３と、ワンショット回路３０３から出力されるリーク信号がゲートに印加されるとオンとなり、ＶＤＤノードからＶＳＳノードに向けて一定時間電流をリークさせるＮＭＯＳトランジスタ３０４とを含む。
ワンショット回路３０３とＮＭＯＳトランジスタ３０４とがリーク回路を構成する。

図５にワンショット回路３０３の構成を示す。同図に示すように、ワンショット回路３０３は直列に接続された偶数個（図５では４個）のインバータからなり、チップ活性化信号を遅延させる遅延回路３０３ａと、チップ活性化信号と遅延回路３０３ａの出力とが入力され、リーク信号を出力する排他的論理和回路３０３ｂとから構成される。

次に、降圧電源装置３００の各部の電圧・電流波形を示す図６のタイムチャートを参照して降圧電源装置３００の動作を説明する。
チップ活性化信号が入力されると、ワンショット回路３０３は一定のパルス幅のリーク信号をＮＭＯＳトランジスタ３０４のゲートに印加する。それにより、ＮＭＯＳトランジスタ３０４がオンとなり、周辺回路の消費電流が増加する前に、ＶＤＤノードからＶＳＳノードに向けてリーク電流が流れ、降圧電圧ＶＤＤの電圧が低下し、差動増幅器３０１の出力電圧、即ち制御ノードＧ０の電圧が低下し、ＰＭＯＳトランジスタ３０２の電流供給能力が上昇する。この状態で周辺回路の消費電流が増加すると、ＶＤＤが更に低下するので差動増幅器３０１の出力電圧が更に低下し、ＰＭＯＳトランジスタ３０２の電流供給能力は更に上昇する。
ノイズ等により、降圧電圧（内部電源電圧）ＶＤＤが上昇した場合、差動増幅器３０１はＰＭＯＳトランジスタ３０２を完全にオフにするため、制御ノードＧ０の電圧をＶＣＣ近くまで上昇させる場合がある。周辺回路の消費電流が急激に増加するとＶＤＤが急速に低下するため、制御ノードＧ０の電圧を急速に低下させる必要があるが、図６に点線で示したように制御ノードＧ０の電圧がＶＣＣ近くまで上昇していた場合には、ＰＭＯＳトランジスタ３０２がオンになる電圧との差が大きいのでＶＤＤが上昇を開始するまでの時間が長くなり、応答性が悪化する。
本実施形態では、周辺回路の消費電流が増加する前に、ＶＤＤノードからＶＳＳノードに電流をリークさせ、図６に実線で示したように予め制御ノードＧ０の電圧を低下させておくため、ノイズ等により応答性が悪化することはない。

第３の実施形態
図７に、本発明の第２の目的を達成する降圧電源装置の構成を示す。この降圧電源装置１は、外部から供給される、例えば３．３Ｖの電源電圧ＶＣＣを基準電圧Ｖｒｅｆと同じ電圧に降圧し、負荷回路２に内部電源電圧（降圧電圧）ＶＤＤ（例えば２．５Ｖ）として印加するための装置であり、基準電圧Ｖｒｅｆを出力する基準電圧発生回路１０と、負荷回路２の消費電流の値に応じてレベルが「Ｈ」と「Ｌ」の間で切り換わる降圧制御信号Ｓ３０を発生する制御回路３０と、基準電圧Ｖｒｅｆ及び降圧御信Ｓ３０が入力され、降圧電圧（内部電源電圧）ＶＤＤを出力する降圧電圧出力回路２０とから構成される。

降圧電圧出力回路２０は、ＰＭＯＳトランジスタ２１，２２，２７と、ＮＭＯＳトランジスタ２３，２４，２５と、定電流源２６とで構成されている。ＰＭＯＳトランジスタ２１はソースが電源電圧ＶＣＣに接続され、ドレインがノードＮ２２に接続され、ゲートがノードＮ２１に接続されている。ＰＭＯＳトランジスタ２２はソースが電源電圧ＶＣＣに接続され、ドレインとゲートがノードＮ２１に接続されている。ＮＭＯＳトランジスタ２３はソースがノードＮ２３に接続され、ドレインがノードＮ２２に接続され、ゲートがノードＮ２５に接続されている。ＮＭＯＳトランジスタ２４はソースがノードＮ２３に接続され、ドレインがノードＮ２１に接続され、ゲートがノードＮ２４に接続されている。ＮＭＯＳトランジスタ２５はソースが接地電圧ＶＳＳに接続され、ドレインがノードＮ２３に接続され、ゲートがノードＮ２６に接続されている。ＰＭＯＳトランジスタ２７はソースが電源電圧ＶＣＣに接続され、ドレインがノードＮ２４に接続され、ゲートがノードＮ２２に接続されている。定電流源２６はノードＮ２３と接地電圧ＶＳＳとの間に接続されている。ノードＮ２５とノードＮ２６との間に容量２８が接続されている。ノードＮ２５には基準電圧Ｖｒｅｆが印加され、ノードＮ２６には降圧制御信号Ｓ３０が印加される。ノードＮ２４から降圧電圧ＶＤＤが出力される。
ＮＭＯＳトランジスタ２３が第１の手段を構成し、ＮＭＯＳトランジスタ２５が第２の手段を構成し、ＰＭＯＳトランジスタ２７が第３の手段を構成する。

図８は第３の実施形態の降圧電源装置の降圧電圧出力回路内の各部の電圧波形を示すタイムチャートである。
負荷回路２の状態が待機状態から動作状態に切り換わり、負荷回路２の消費電流ＩＶＤＤがＩ１からＩ２に増加するのに合わせて降圧制御信号Ｓ３０（Ｎ２６）の電圧レベルが「Ｌ」から「Ｈ」に変わると、Ｎ２３・ＶＳＳ間電流がＩ２６からＩ２６＋Ｉ２５に増加するため、ノードＮ２３の電圧は使用するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの特性に応じてＶｔｎからＶｔｎ−αまで降下する。ノードＮ２３の電圧降下はＮＭＯＳトランジスタ２３のゲート・ソース（Ｎ２５・Ｎ２３）間容量により基準電圧Ｖｒｅｆ（Ｎ２５）に伝播し、基準電圧は一時的にΔＶ１だけ降下しようとする。また、ノードＮ２２の電圧（待機時はＶＣＣ−Ｖｔｐ３、動作時はＶＣＣ−Ｖｔｐ１）も変化し、ＶＤＤもこれに追従して変化しようとする。

しかし、本実施形態においては、ノードＮ２５とノードＮ２６の間には容量２８が接続されているので、降圧制御信号Ｓ３０（Ｎ２６）の電圧レベルが「Ｌ」から「Ｈ」に変わったとき、ノードＮ２５の電圧を上昇させようとするので、ＮＭＯＳトランジスタ２３のゲート・ソース（Ｎ２５・Ｎ２３）間容量による電圧下降が相殺されることとなる。従って、一時的な降圧電圧ＶＤＤの降下は応答遅延に起因する電圧降下分ΔＶ３（＜＜ΔＶ１）のみになる。
反対に負荷回路２が動作状態から待機状態に戻り、負荷回路２の消費電流ＩＶＤＤがＩ２からＩ１に減少するのに合わせて降圧制御信号Ｓ３０（Ｎ２６）の電圧レベルが「Ｈ」から「Ｌ」に変わると、Ｎ２３・ＶＳＳ間電流がＩ２６＋Ｉ２５からＩ２６に減少する（戻る）ためノードＮ２３の電圧は上昇する。このノードＮ２３の電圧上昇はＮＭＯＳトランジスタ２３のゲート・ソース（Ｎ２５・Ｎ２３）間容量によりＶｒｅｆ（Ｎ２５）に伝播し、基準電圧は一時的にΔＶ２だけ上昇しようとする。しかし、本実施形態においては、ノードＮ２５とノードＮ２６の間には容量２８が接続されているので、降圧制御信号Ｓ３０（Ｎ２６）の電圧レベルが「Ｈ」から「Ｌ」に変わったとき、ノードＮ２５の電圧を降下させようとするので、ＮＭＯＳトランジスタ２３のゲート・ソース間容量による電圧上昇が相殺されることとなる。従って、一時的な降圧電圧ＶＤＤの上昇は応答遅延に起因する電圧降下分ΔＶ４（＜＜ΔＶ２）のみになる。

以上説明したように、ノードＮ２５とノードＮ２６の間に接続した容量２８により、降圧制御信号Ｓ３０のレベル切り換わり時の基準電圧Ｖｒｅｆ（ノードＮ２５の電圧）の電圧変化分が相殺されるため、負荷回路２が待機状態から動作状態になった直後のＶＤＤの一時的降下、及び動作状態から待機状態に戻ったときのＶＤＤの一時的上昇を抑制することができ、負荷回路２における応答速度やタイミング余裕、入力信号電圧余裕の一時的低下に起因する動作を防止することができる。

第４の実施形態
図９に、本発明の第２の目的を達成する降圧電源装置の他の構成例を示す。
本実施形態の降圧電源装置１は、基準電圧Ｖｒｅｆを出力する基準電圧発生回路１０と、負荷回路２の消費電流の値に応じてレベルが「Ｈ」と「Ｌ」の間で切り換わる降圧制御信号Ｓ３０を発生する制御回路３０と、降圧制御信号Ｓ３０が入力され、後述するパルス信号Ｓ６０Ｐ及びパルス信号Ｓ６０Ｎを出力する固定電圧印加手段としてのパルス発生回路６０と、基準電圧Ｖｒｅｆ、降圧制御信Ｓ３０、パルス信号Ｓ６０Ｐ、パルス信号Ｓ６０Ｎが入力され、降圧電圧ＶＤＤ（内部電源電圧）ＶＤＤを出力する降圧電圧出力回路５０とで構成される。

パルス発生回路６０は降圧制御信号Ｓ３０のレベルが「Ｌ」から「Ｈ」に変化したときに「Ｈ」レベルがｔ１時間継続するパルス信号、すなわちパルス幅がｔ１の正極性のパルス信号Ｓ６０Ｎを発生し、降圧制御信号Ｓ３０のレベルが「Ｈ」から「Ｌ」に変化したときに「Ｌ」レベルがｔ２時間継続するパルス信号、すなわちパルス幅がｔ２の負極性のパルス信号Ｓ６０Ｐを発生する回路である。

降圧電圧出力回路５０は、ＰＭＯＳトランジスタ５１，５２，５７，５８とＮＭＯＳトランジスタ５３，５４，５５，５９と定電流源５６とから構成されている。ＰＭＯＳトランジスタ５１は、ソースが電源電圧ＶＣＣに接続され、ドレインがノードＮ５２に接続され、ゲートがノードＮ５１に接続されている。ＰＭＯＳトランジスタ５２は、ソースが電源電圧ＶＣＣに接続され、ドレインとゲートがノードＮ５１に接続されている。ＮＭＯＳトランジスタ５３は、ソースがＮ５３に接続され、ドレインがノードＮ５２に接続され、ゲートがノードＮ５５に接続されている。ＮＭＯＳトランジスタ５４は、ソースがＮ５３に接続され、ドレインがノードＮ５１に接続され、ゲートがノードＮ５４に接続されている。ＮＭＯＳトランジスタ５５は、ソースが接地電圧ＶＳＳに接続され、ドレインがノードＮ５３に接続され、ゲートがノードＮ５６に接続されている。ＰＭＯＳトランジスタ５７は、ソースが電源電圧ＶＣＣに接続され、ドレインがノードＮ５４に接続され、ゲートがノードＮ５２に接続されている。ＰＭＯＳトランジスタ５８は、ソースが電源電圧ＶＣＣに接続され、ドレインがノードＮ５２に接続され、ゲートがノードＮ５７に接続されている。ＮＭＯＳトランジスタ５９は、ソースが接地電圧ＶＳＳに接続され、ドレインがノードＮ５２に接続され、ゲートがノードＮ５８に接続されている。定電流源５６は接地電圧ＶＳＳとノードＮ５３の間に接続されている。ノードＮ５５には基準電圧Ｖｒｅｆが印加され、ノードＮ５６には降圧制御信号Ｓ３０が印加される。ノードＮ５７にはパルス信号Ｓ６０Ｐが印加され、ノードＮ５８にはパルス信号Ｓ６０Ｎが印加される。ノードＮ５４から降圧電圧（内部電源電圧）ＶＤＤが出力される。
ＮＭＯＳトランジスタ５３が第１の手段を構成し、ＮＭＯＳトランジスタ５５が第２の手段を構成し、ＰＭＯＳトランジスタ５７が第３の手段を構成する。

図１０は上記構成を有する降圧電源装置の降圧電圧出力回路内の各部の電圧波形を示すタイムチャートである。
負荷回路２が待機状態から動作状態に切り換わり、負荷回路２の消費電流ＩＶＤＤがＩ１からＩ２に増加するのに合わせて降圧制御信号Ｓ３０のレベルが「Ｌ」から「Ｈ」に変わると、Ｎ５３・ＶＳＳ間電流がＩ５６からＩ５６＋Ｉ５５に増加するためノードＮ５３の電圧は使用するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの特性に応じてＶｔｎからＶｔｎ−αまで降下する。ノードＮ５３の電圧降下はＮＭＯＳトランジスタ５３のゲート・ソース（Ｎ５５・Ｎ５３）間容量により基準電圧Ｖｒｅｆ（Ｎ５５）に伝播し、基準電圧は一時的にＶ４０からＶ４０-ΔＶ１に降下する。
基準電圧Ｖｒｅｆの電圧降下に伴い、降下電圧ＶＤＤを基準電圧Ｖｒｅｆと同一電圧に調整する制御が始まるが、このとき降圧制御信号Ｓ３０のレベルが「Ｌ」から「Ｈ」に変化しているため、パルス発生回路６０はノードＮ５８にパルス幅がｔ１のパルス信号Ｓ６０Ｎを出力するのでＮＭＯＳトランジスタ５９はｔｌ時間の間オンとなる。その結果、ノードＮ５２の電圧はｔｌ時間の間ＶＣＣ−Ｖｔｐ３からＶＳＳに降下する。即ち、本実施形態では基準電位Ｖｒｅｆの電圧降下に係りなくＰＭＯＳトランジスタ５９はｔｌ時間の間オンになるので、ＶＤＤの降下は応答遅延に起因する電圧降下分ΔＶ５（＜＜ΔＶ１）のみになる。
反対に負荷回路２が動作状態から待機状態に戻るときは、消費電流ＩＶＤＤがＩ２からＩ１に戻るのに合わせて降圧制御信号Ｓ３０のレベルが「Ｈ」から「Ｌ」に変わると、Ｎ５３・ＶＳＳ間電流が減少し、Ｉ５６＋Ｉ５５からＩ５６に戻る。従って、ノードＮ５３の電圧はＶｔｎ−αからＶｔｎに上昇する。ノードＮ５３の電圧上昇はＮＭＯＳトランジスタ５３のゲート・ソース（Ｎ５５・Ｎ５３）間容量により、基準電圧Ｖｒｅｆ（Ｎ５５）に伝播し、基準電圧Ｖｒｅｆは一時的にＶ４０からＶ４０＋ΔＶ２まで上昇する。
基準電圧Ｖｒｅｆの電圧上昇に伴い、降圧電圧ＶＤＤを基準電圧Ｖｒｅｆと同一電圧に調整する制御が始まるが、このとき降圧制御信号Ｓ３０のレベルは「Ｈ」から「Ｌ」に変化しているため、パルス発生回路６０はノードＮ５７にパルス幅がｔ２のパルス信号Ｓ６０Ｐを出力するのでＰＭＯＳトランジスタ５８はｔ２時間の間オンになる。その結果、ノードＮ５２の電圧はＶＣＣ-Ｖｔｐ４からＶＣＣに上昇する。即ち、基準電位Ｖｒｅｆの電圧上昇に係りなく、ＰＭＯＳトランジスタ５８はｔ２時間の間オンになるので、ＶＤＤの上昇は応答遅延に起因する電圧上昇分ΔＶ６（＜＜ΔＶ２）のみになる。

以上説明したように、本実施形態はＰＭＯＳトランジスタ５８，ＮＭＯＳトランジスタ５９を一定の時間オンにしてノードＮ２５の電圧をＶＳＳまたはＶＣＣに固定するようにしたので、負荷回路２が待機状態から動作状態に切り換わった直後の基準電圧Ｖｒｅｆの変動に起因する、ＶＤＤの一時的降下、及び動作状態から待機状態に戻った直後の基準電圧Ｖｒｅｆの変動に起因する、ＶＤＤの一時的上昇を抑制することができ、負荷回路２における応答速度やタイミング余裕、入力信号電圧余裕の一時的低下に起因する誤動作を防止することができる。

第５の実施形態
図１１に、本発明の第２の目的を達成する降圧電源装置のさらに他の構成を示す。
本実施形態の降圧電源装置１は、値の異なる３種類の基準電圧Ｖｒｅｆｈ,
Ｖｒｅｆｍ, ＶｒｅｆｌＶｒｅｆを出力する基準電圧発生回路８０と、負荷回路２の消費電流の値に応じてレベルが「Ｈ」と「Ｌ」の間で切り換わる降圧制御信号Ｓ３０を発生する制御回路３０と、降圧制御信Ｓ３０が入力され、基準電圧選択信号Ｓ９０，Ｓ９１，Ｓ９２を出力する基準電圧選択回路７０と、制御信Ｓ３０、基準電圧Ｖｒｅｆｈ,
Ｖｒｅｆｍ, ＶｒｅｆｌＶｒｅｆ及び基準電圧選択信号Ｓ９０，Ｓ９１，Ｓ９２が入力され、降圧電圧（内部電源電圧）ＶＤＤを出力する降圧電圧出力回路９０とから構成される。

降圧電圧出力回路９０は、ＰＭＯＳトランジスタ９１，９２，９７，９８，９９，１００とＮＭＯＳトランジスタ９３，９４，９５と、定電流源９６とから構成される。ＰＭＯＳトランジスタ９１は、ソースが電源電圧ＶＣＣに接続され、ドレインがノードＮ９２に接続され、ゲートがノードＮ９１に接続されている。ＰＭＯＳトランジスタ９２は、ソースが電源電圧ＶＣＣに接続され、ドレインとゲートがノードＮ９１に接続されている。ＮＭＯＳトランジスタ９３は、ソースがノードＮ９３に接続され、ドレインがＮ９２に接続され、ゲートがＮ９５に接続されている。ＮＭＯＳトランジスタ９４は、ソースがノードＮ９３に接続され、ドレインがノードＮ９１に接続され、ゲートがＮ９４に接続されている。ＮＭＯＳトランジスタ９５は、ソースが接地電圧ＶＳＳに接続され、ドレインがノードＮ９３に接続され、ゲートがノードＮ９６に接続されている。ＰＭＯＳトランジスタ９７は、ソースが電源電圧ＶＣＣに接続され、ドレインがノードＮ９４に接続され、ゲートがノードＮ９２に接続されている。ＰＭＯＳトランジスタ９８は、ソースがノードＮ９７に接続され、ドレインがノードＮ９５に接続され、ゲートがノードＮ９Ｃに接続されている。ＰＭＯＳトランジスタ９９は、ソースがノードＮ９８に接続され、ドレインがノードＮ９５に接続され、ゲートがノードＮ９Ｂに接続されている。ＰＭＯＳトランジスタ１００は、ソースがノードＮ９９に接続され、ドレインがノードＮ９５に接続され、ゲートがノードＮ９Ａに接続されている。定電流源９６は接地電圧ＶＳＳとノードＮ９３の間に接続されている。ノードＮ９７には基準電圧Ｖｒｅｆｈが印加され、ノードＮ９８には基準電圧Ｖｒｅｆｍが印加され、ノードＮ９９には基準電圧Ｖｒｅｆｌが印加され、ノードＮ９６には降圧制御信号Ｓ３０が印加される。ノードＮ９４から降圧電圧ＶＤＤが出力される。
ＮＭＯＳトランジスタ９３が第１の手段を構成し、ＮＭＯＳトランジスタ９５が第２の手段を構成し、ＰＭＯＳトランジスタ９７が第３の手段を構成する。

図１２は本実施形態の降圧電源装置の降圧電圧出力回路内の各部の電圧波形を示すタイムチャートである。
基準電圧発生回路８０は基準電圧Ｖｒｅｆｈとして電圧Ｖ４０＋β（βは所定の正の値）、基準電圧Ｖｒｅｆｍとして電圧Ｖ４０、基準電圧Ｖｒｅｆｌとして電圧Ｖ４０−βを出力する。負荷回路２が待機状態から動作状態に切り換わり、負荷回路２の消費電流ＩＶＤＤがＩ１からＩ２に増加するのに合わせて降圧制御信号Ｓ３０の電圧レベルが「Ｌ」から「Ｈ」に変わると、Ｎ９３・ＶＳＳ間電流がＩ９６からＩ９６＋Ｉ９５に増加するためノードＮ９３の電圧はＶｔｎからＶｔｎ−αに降下する。
ノードＮ９３の電圧降下はＮＭＯＳトランジスタ９３のゲート・ソース（Ｎ９５・Ｎ９３）間容量により基準電圧Ｖｒｅｆ（Ｎ９５）に伝播し、基準電圧は一時的にＶ４０からＶ４０−ΔＶ１へ降下しようとする。しかし、このとき降圧制御信号Ｓ３０のレベルが「Ｌ」から「Ｈ」に変化しているので、基準電圧選択回路７０は、パルス幅がｔ３の負極性のパルス信号を基準電圧選択信号Ｓ９２としてノードＮ９Ｃに出力し、これと同時にパルス幅がｔ３の正極性のパルス信号を基準電圧選択信号Ｓ９１としてノードＮ９Ｂに出力する。これによりこのｔ３期間だけＰＭＯＳトランジスタ９８はオフからオンに、ＰＭＯＳトランジスタ９９はオンからオフに切り換わるためノードＮ９５の電圧はＶ４０からＶ４０＋βに上昇し、従ってノードＮ９５に現れるＮＭＯＳトランジスタ９３のゲート・ソース（Ｎ９５・Ｎ９３）間容量に起因する一時的な電圧降下を相殺する。そのため、ＶＤＤの低下は応答遅延に起因する電圧降下分ΔＶ７（＜＜ΔＶ１）のみになる。
反対に負荷回路２が動作状態から待機状態に戻るときは、負荷回路２の消費電流がＩＶＤＤがＩ２からＩ１に戻るのに合わせて降圧制御信号Ｓ３０の電圧レベルが「Ｈ」から「Ｌ」に変わると、Ｎ９３・ＶＳＳ間電流はＩ９６＋Ｉ９５からＩ９６に減少する（戻る）。従ってノードＮ９３の電圧はＶｔｎ−αからＶｔｎに上昇する。ノードＮ９３の電圧上昇はＮＭＯＳトランジスタ９３のゲート・ソース（Ｎ９５・Ｎ９３）間容量により基準電圧Ｖｒｅｆ（Ｎ９５）に伝播し、基準電圧は一時的にＶ４０からＶ４０＋ΔＶ２へ上昇しようとする。ｓｈかし、このとき降圧制御信号Ｓ３０の電圧レベルが「Ｈ」から「Ｌ」に変化しているので、基準電圧選択回路７０は、パルス幅がｔ４の負極性のパルス信号を基準電圧選択信号Ｓ９０としてノードＮ９Ａに出力し、これと同時にパルス幅がｔ４の正極性のパルス信号を基準電圧選択信号Ｓ９１としてノードＮ９Ｂに出力する。これによりこのｔ４の期間だけＰＭＯＳトランジスタ１００はオフからオンになり、ＰＭＯＳトランジスタ９９はオンからオフになるためノードＮ９５に現れる電圧はＶ４０からＶ４０−βに降下し、ＮＭＯＳトランジスタ９３のゲート・ソース（Ｎ９５・Ｎ９３）間容量に起因してノードＮ９５に現れる一時的な電圧上昇を相殺する。その結果、ＶＤＤの上昇は応答遅延に起因する電圧上昇分ΔＶ８（＜＜ΔＶ２）のみになる。

以上説明したように、ノードＮ９５に印加される基準電圧を通常時のＶ４０からＶ４０＋βに一時的に高くすることにより、負荷回路２が待機状態から動作状態に切り換わった直後にＮＭＯＳトランジスタ９３のゲート・ソース（Ｎ９５・Ｎ９３）間容量に起因してノードＮ９５に現れる電圧降下を相殺し、また、ノードＮ９５に印加される基準電圧を通常時のＶ４０からＶ４０−βに一時的に低くすることにより、負荷回路２が動作状態から待機状態に切り換わった直後にＮＭＯＳトランジスタ９３のゲート・ソース（Ｎ９５・Ｎ９３）間容量に起因してノードＮ９５に現れる電圧上昇を相殺するので、負荷回路２における応答速度やタイミング余裕、入力信号電圧余裕の一時的低下に起因する誤動作を防止することができる。

上に説明した第３から第５の実施形態では、基準電圧をＮＭＯＳトランジスタ２３，ＮＭＯＳトランジスタ５３，ＮＭＯＳトランジスタ９３のゲート（Ｎ４５，Ｎ５５，Ｎ９５）に直接印加しているが、基準電圧とこれらのＮＭＯＳトランジスタのゲート（Ｎ４５，Ｎ５５，Ｎ９５）との間及び／又はこれらのＮＭＯＳトランジスタのゲート（Ｎ４５，Ｎ５５，Ｎ９５）とＶＳＳとの間に抵抗素子をそれぞれ接続し、抵抗素子を介して基準電圧を印加してもよい。また、ＰＭＯＳトランジスタ４７，ＰＭＯＳトランジスタ５７，ＰＭＯＳトランジスタ９７のドレインをＮＭＯＳトランジスタ２４，ＮＭＯＳトランジスタ５４，ＮＭＯＳトランジスタ９４のゲートにそれぞれノードＮ４４，Ｎ５４，Ｎ９４を介して接続しているが、これらのＰＭＯＳトランジスタのドレインとこれらのＮＭＯＳトランジスタのゲートとの間及び／又はこれらのＮＭＯＳトランジスタのゲートとＶＳＳとの間に抵抗素子をそれぞれ接続してもよい。上記抵抗素子はＰＭＯＳトランジスタあるいはＮＭＯＳトランジスタであってもよい。

第３の実施形態の容量素子２８はＰＭＯＳトランジスタあるいはＮＭＯＳトランジスタであってもよい。
第４の実施形態では、パルス発生回路６０はＰＭＯＳトランジスタ５８とＮＭＯＳトランジスタ５９の両方にパルス信号を出力する構成であるが、いずれか一方のＰＭＯＳトランジスタのみを使用する構成とすることもできる。
第５の実施形態は、ノードＮ９７，Ｎ９８，Ｎ９９とノードＮ９５とを電気的に接続するスイッチ手段としてＰＭＯＳトランジスタを使用したが、ＮＭＯＳトランジスタを使用することも可能であり、また、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの並列接続とすることも可能である。また、第５の実施形態では３種類の基準電圧（Ｖｒｅｆｈ，Ｖｒｅｆｍ，Ｖｒｅｆｌ）を用いているが、４種類以上の基準電圧を使用してもよい。

本発明の第１の実施形態の降圧電源装置の構成図である。図１の降圧電源装置のプルダウン回路の構成図である。図１の降圧電源装置の各部の電圧及び電流波形を示すタイムチャートである。本発明の第２の実施形態の降圧電源装置の構成図である。図４の降圧電源装置のワンショット回路の構成図である。図４の降圧電源装置の各部の電圧及び電流波形を示すタイムチャートである。本発明の第３の実施形態の降圧電源装置の構成図である。図７の降圧電源装置の降圧電圧出力回路内の各部の電圧波形を示すタイムチャートである。本発明の第４の実施形態の降圧電源装置の構成図である。図９の降圧電源装置の降圧電圧出力回路内の各部の電圧波形を示すタイムチャートである。本発明の第５の実施形態の降圧電源装置の構成図である。図１１の降圧電源装置の降圧電圧出力回路内の各部の電圧波形を示す図である。従来の降圧電源回路の構成図である。図１３の降圧電源装置の各部の電圧及び電流波形を示すタイムチャートである従来の降圧電源装置の構成図である。図１５の降圧電源装置の各部の電圧及び電流波形を示すタイムチャートである。従来の降圧電源装置の構成図である。図１７の降圧電源装置の降圧電圧出力回路内の各部の電圧波形を示すタイムチャートである。図１５の降圧電源装置の各部の電圧及び電流波形を示すタイムチャートである。図１７の降圧電源装置の降圧電圧出力回路内の各部の電圧波形を示すタイムチャートである。

符号の説明

１降圧電源装置、２負荷回路、１０，８０基準電圧発生回路、２０，４０，５０，９０降圧電圧出力回路、３０制御回路、６０パルス発生回路、７０基準電圧選択回路、２００，３００，４００降圧電源装置、２０１，３０１，４０１差動増幅器、２０３，３０３プルダウン回路、２０４プルアップ回路、２０５，３０５，４０５周辺回路、３０３ワンショット回路。

Claims

外部から供給される外部電源電圧を基準電圧に等しい内部電源電圧に降圧し、該内部電源電圧を降圧電圧ノードを介して負荷に供給する降圧電源装置において、
前記基準電圧と前記内部電源電圧とを比較するコンパレータと、
入力が前記外部電源電圧に接続され、制御入力が前記コンパレータの出力に接続された制御ノードに接続され、出力が前記降圧電圧ノードに接続され、前記制御ノードの電圧に応じた値の電圧を前記内部電源電圧として前記降圧電圧ノードに出力するドライバと、
前記負荷を活性化させる活性化信号が外部から入力されたときに、前記制御ノードを第１の時間接地電圧に接続するプルダウン回路と、
前記制御ノードが前記第１の時間前記接地電圧に接続された後に、前記制御ノードを第２の時間前記外部電源電圧に接続するプルアップ回路と
を備えることを特徴とする降圧電源装置。