JP4322360B2 - 電圧安定化回路およびそれを用いた半導体装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、電圧安定化回路技術に関し、特にＣＭＯＳロジック、ＳＲＡＭ、ＤＲＡＭなどに搭載されるレギュレータの低消費電力化と安定化に好適な電圧安定化回路およびそれを用いた半導体装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
たとえば、本発明者が検討した技術として、半導体装置の一例としてのＤＲＡＭなどにおいては、外部から供給される電源電圧を内部電圧発生回路を介して所定の電圧に降圧したり、あるいは所定の電圧に昇圧して所望の内部電圧を発生し、この発生された各種の内部電圧はメモリアレー用、周辺回路用などとして、各内部回路の動作電圧として用いられる。
【０００３】
このようなＤＲＡＭなどの内部電圧発生回路に関する技術としては、たとえば特開平３−１５８９１２号公報に記載されるボルテージレギュレータなどが挙げられる。この公報の技術は、負荷電流に比例した電流を差動アンプ回路に流すように構成した負荷電流帰還型レギュレータ回路である。
【０００４】
【発明が解決しようとする課題】
ところで、前記特開平３−１５８９１２号公報の技術について、本発明者が検討した結果、以下のようなことが明らかとなった。図５、後述する図２を用いて説明する。図５は前記公報の負荷電流帰還型レギュレータ回路の概要を説明するための回路図であり、図２は負荷電流に対する差動アンプ回路電流の依存性を示す特性図である。
【０００５】
図５のように、負荷電流帰還型レギュレータ回路は、基準電圧との電圧差に比例した電圧を出力するためのトランジスタＭ１〜Ｍ６からなる差動アンプ回路１と、この差動アンプ回路１からの出力電圧により制御され、これに対応した負荷電流による電圧を出力し、かつこの負荷電流を差動アンプ回路１に帰還するためのトランジスタＭ７からなる出力回路２と、この出力回路２の負荷電流に比例した電流を差動アンプ回路１に流すためのトランジスタＭ８，Ｍ９からなる電流比例回路１１などから構成されている。
【０００６】
このレギュレータ回路の動作は、まず、負荷電流ＩＬが増加すると出力電圧ＶＣＬが基準電圧ＶＣＬＲより低下するので、トランジスタＭ７のゲート電圧が低下する。一方、トランジスタＭ８はトランジスタＭ７とゲート、ソースが共通なので、トランジスタＭ８には負荷電流ＩＬに比例した電流が流れる。この電流はトランジスタＭ９を流れ、それとカレントミラー回路を構成するトランジスタＭ６には負荷電流ＩＬに比例した差動アンプ回路電流Ｉｓが流れる。
【０００７】
ここで、トランジスタのサイズをＷ（Ｍ７）：Ｗ（Ｍ８）＝ｌ：ｈ、Ｗ（Ｍ９）：Ｗ（Ｍ６）＝ｉ：ｎとすれば、Ｉｓ＝ｈ／ｌ×ｎ／ｉ×ＩＬで表される。Ｉｓが大きくなると差動アンプ回路１はより高速にトランジスタＭ７のゲートを引き下げることができるので、出力電圧ＶＣＬはもとの基準電圧ＶＣＬＲのレベルに復帰する。ここで、Ｉｓ／ＩＬ＝ｈ／ｌ×ｎ／ｉを大きくすれば、負荷電流ＩＬに対する差動アンプ回路電流Ｉｓの増加量はより大きくなり、より高速動作が可能になる。
【０００８】
しかしながら、高速動作のため、その増加量を大きくすると、負荷の動作全体にわたって見たときに差動アンプ回路１で消費する差動アンプ回路電流Ｉｓが大きくなり（図２の比較例２）、また小さくすると負荷電流ＩＬの平均電流以下の領域での帰還の応答する速度が遅くなる（図２の比較例１）。すなわち、差動アンプ回路電流Ｉｓと負荷電流ＩＬとの比例係数が大きいと消費電流が大きくなり、差動アンプ回路電流Ｉｓと負荷電流ＩＬとの比例係数が小さいと応答速度が遅くなるという問題が発生することが考えられる。
【０００９】
そこで、本発明の目的は、前記のような差動アンプ回路電流と負荷電流との比例係数に対する消費電流と応答速度との相反する関係に着目し、負荷電流が小さい領域と大きい領域とで差動アンプ回路電流を制御することで、消費電流を小さくしながら、応答速度を速くすることができる電圧安定化回路およびそれを用いた半導体装置を提供するものである。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
すなわち、本発明による電圧安定化回路は、基準電圧との電圧差に比例した電圧を出力する差動アンプ回路と、この差動アンプ回路からの出力電圧により制御され、これに対応した負荷電流による電圧を出力し、かつこの負荷電流を差動アンプ回路に帰還する出力回路と、自回路の主電流経路に電流制限用トランジスタを有し、出力回路の負荷電流に基づいて前記主電流経路の電流が制御される電流比例／制限回路とを備え、電流比例／制限回路は、負荷電流が所定値より小さい領域では、この負荷電流に比例した電流を、差動アンプ回路の主電流経路に流し、負荷電流が所定値より大きい領域では、電流制限用トランジスタにより制限された電流比例／制限回路の主電流経路の電流に比例した電流を、差動アンプ回路の主電流経路に流すものである。
【００１３】
よって、差動アンプ回路電流と負荷電流との比例係数を大きくし、負荷電流を差動アンプ回路に伝達するカレントミラー構成に電流制限回路を入れることにより、負荷電流が小さい領域で、それに比例し、大きい領域で一定になる電流を差動アンプ回路に流すことができるので、スタンバイ時の消費電流を小さくすることができ、かつ過渡変動量を小さくすることができる。この結果、半導体装置のスタンバイ電流を小さくし、高速化を図ることができる。
【００１４】
この構成において、さらなる安定化を実現するために、差動アンプ回路のカレントミラー回路に並列に接続され、負荷電流に比例した電流の値の半分の大きさの値の電流をカレントミラー回路の各トランジスタに流す同相利得キャンセル回路を有するものである。より出力電圧変動を小さくするために、差動アンプ回路からの出力電圧が基準電圧より低下したことを検出し、出力回路から差動アンプ回路への帰還よりも速く応答して電圧を出力する過渡変動量検出回路と、この過渡変動量検出回路からの出力電圧に基づいて差動アンプ回路の電流を制御する電流制御回路とを有するものである。これらの回路は、ＭＯＳトランジスタから構成するようにしたものである。
【００１５】
また、本発明による半導体装置は、前記電圧安定化回路を含む内部電圧発生回路と、この内部電圧発生回路からの出力電圧により動作する所定の内部回路とがチップ上に搭載されて構成されるものである。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一の部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１７】
（実施の形態１）
図１は本発明の電圧安定化回路の実施の形態１であるレギュレータ回路を示す回路図、図２は本実施の形態１のレギュレータ回路において、負荷電流に対する差動アンプ回路電流の依存性を示す特性図である。
【００１８】
まず、図１により、本実施の形態１のレギュレータ回路の構成の一例を説明する。
【００１９】
本実施の形態１のレギュレータ回路は、たとえば負荷電流の帰還量を制限した負荷電流帰還型レギュレータ回路であって、基準電圧との電圧差に比例した電圧を出力する差動アンプ回路１と、この差動アンプ回路１からの出力電圧により制御され、これに対応した負荷電流による電圧を出力し、かつこの負荷電流を差動アンプ回路１に帰還する出力回路２と、この出力回路２の負荷電流に基づいて制御し、負荷電流が小さい領域では、この負荷電流に比例した電流を差動アンプ回路１に流し、負荷電流が大きい領域では、一定値に制限した電流を差動アンプ回路１に流す電流比例／制限回路３などから構成されている。
【００２０】
差動アンプ回路１は、たとえばｐＭＯＳ型のトランジスタＭ１，Ｍ２、ｎＭＯＳ型のトランジスタＭ３，Ｍ４，Ｍ５，Ｍ６などからなり、基準電圧ＶＣＬＲと出力電圧ＶＣＬとを比較し、この電圧差に比例した電圧をトランジスタＭ１とトランジスタＭ３との共通接続されたドレインから出力回路２、電流比例／制限回路３に出力するように構成されている。トランジスタＭ１，Ｍ２はカレントミラー構成となっており、各ソースが電源電圧ＶＤＤに、各ドレインがトランジスタＭ３，Ｍ４の各ドレインにそれぞれ接続され、またゲート同士が接続されてトランジスタＭ２のドレインに接続され、さらにトランジスタＭ１のドレインが出力回路２のトランジスタＭ７、電流比例／制限回路３のトランジスタＭ８の各ゲートにそれぞれ接続されている。トランジスタＭ３，Ｍ４は、各ドレインがトランジスタＭ１，Ｍ２の各ドレインに、各ソースが共通にトランジスタＭ５，Ｍ６の各ドレインにそれぞれ接続され、またトランジスタＭ３のゲートが基準電圧ＶＣＬＲに、トランジスタＭ４のゲートが出力回路２のトランジスタＭ７のドレインにそれぞれ接続されている。トランジスタＭ５，Ｍ６は、各ドレインが共通にトランジスタＭ３，Ｍ４の各ソースに、各ソースが接地電圧にそれぞれ接続され、またトランジスタＭ５のゲートが電源電圧ＶＤＤに、トランジスタＭ６のゲートが電流比例／制限回路３のトランジスタＭ９のゲートにそれぞれ接続されている。
【００２１】
出力回路２は、たとえばｐＭＯＳ型のトランジスタＭ７などからなり、差動アンプ回路１からの出力電圧によりゲート制御され、これに対応した負荷電流ＩＬによる出力電圧ＶＣＬを出力し、かつこの負荷電流ＩＬを差動アンプ回路１に帰還するように構成されている。トランジスタＭ７は、ソースが電源電圧ＶＤＤに、ドレインが差動アンプ回路１のトランジスタＭ４のゲートにそれぞれ接続され、またゲートが差動アンプ回路１のトランジスタＭ１のドレインに接続されている。
【００２２】
電流比例／制限回路３は、たとえばｐＭＯＳ型のトランジスタＭ８，Ｍ１０、ｎＭＯＳ型のトランジスタＭ９などからなり、出力回路２の負荷電流ＩＬに基づいて制御し、負荷電流ＩＬが小さい領域では、この負荷電流ＩＬに比例した差動アンプ回路電流Ｉｓを差動アンプ回路１に流し、負荷電流ＩＬが大きい領域では、電流制限用のトランジスタＭ１０（電流リミッタ）により一定値に制限した差動アンプ回路電流Ｉｓを差動アンプ回路１に流すように構成されている。トランジスタＭ８は、ソースが電源電圧ＶＤＤに、ドレインがトランジスタＭ１０のソースにそれぞれ接続され、またゲートが差動アンプ回路１のトランジスタＭ１のドレインに接続されている。トランジスタＭ１０は、ソースがトランジスタＭ８のドレインに、ドレインがトランジスタＭ９のドレインにそれぞれ接続され、またゲートが接地電圧に接続されている。トランジスタＭ９は、差動アンプ回路１のトランジスタＭ６とカレントミラー構成となっており、ドレインおよびゲートが共通にトランジスタＭ６のゲートに、ソースが接地電圧にそれぞれ接続されている。
【００２３】
次に、本実施の形態１の作用について、レギュレータ回路の動作を説明する。合わせて、負荷電流ＩＬに対する差動アンプ回路電流Ｉｓの依存性を図２に示す。
【００２４】
まず、負荷電流ＩＬが増加すると出力電圧ＶＣＬが基準電圧ＶＣＬＲより低下するので、トランジスタＭ７のゲート電圧が低下する。一方、トランジスタＭ８はトランジスタＭ７とゲート、ソースが共通なので、トランジスタＭ８には負荷電流ＩＬに比例した電流が流れる。この電流は電流制限用のトランジスタＭ１０を介してトランジスタＭ９を流れ、それとカレントミラー回路を構成するトランジスタＭ６には負荷電流ＩＬに比例した差動アンプ回路電流Ｉｓが流れる。
【００２５】
たとえば、前記図５の比較例では、差動アンプ回路電流Ｉｓと負荷電流ＩＬとの関係において、比例係数が大きいと差動アンプ回路１で消費する差動アンプ回路電流Ｉｓが大きくなり、逆に小さいと負荷電流ＩＬの平均電流以下の領域での帰還の応答する速度が遅くなるという、消費電流と応答速度との間で相反する問題が発生する。
【００２６】
これに対して、本実施の形態１においては、差動アンプ回路電流Ｉｓと負荷電流ＩＬとの関係を、その比例係数を大きくして、さらに負荷電流ＩＬの帰還ループに電流制限用のトランジスタＭ１０を加えることで、負荷電流ＩＬと差動アンプ回路電流Ｉｓとの関係を図２の実線で示す特性にする。これにより、負荷電流ＩＬが、平均値（ａｖ）以下の最小値（ｍｉｎ）付近では負荷電流ＩＬに比例して十分に大きな差動アンプ回路電流Ｉｓを差動アンプ回路１に流すことができ、かつ平均値（ａｖ）付近ではその差動アンプ回路電流Ｉｓを一定値に制限できるので、高速応答性を維持しながら、差動アンプ回路１の消費電流を低減することができる。
【００２７】
ここで、トランジスタＭ５は負荷電流ＩＬが小さいときでも、負荷電流ＩＬの帰還ループに、ある程度の応答速度を確保するためのトランジスタである。ここに流れる電流Ｉｂは、レギュレータ回路の用途によっても変わるが、差動アンプ回路電流Ｉｓの最大値の１／５〜１／２が適当である。
【００２８】
従って、本実施の形態１のレギュレータ回路によれば、ｐＭＯＳ型のトランジスタＭ８，Ｍ１０、ｎＭＯＳ型のトランジスタＭ９などからなる電流比例／制限回路３を有し、差動アンプ回路電流Ｉｓと負荷電流ＩＬとの比例係数を大きくできるので、負荷電流ＩＬの帰還速度が速くでき、この結果、過渡変動量が減る。よって、スタンバイ時の消費電流を小さくすることができ、かつ過渡変動量を小さくすることができる。この結果、半導体装置のスタンバイ電流を小さくし、高速化を図ることができる。
【００２９】
（実施の形態２）
図３は本発明の電圧安定化回路の実施の形態２であるレギュレータ回路を示す回路図である。
【００３０】
本実施の形態２のレギュレータ回路は、前記実施の形態１と同様に、たとえば負荷電流の帰還量を制限した負荷電流帰還型レギュレータ回路であって、前記実施の形態１との相違点は、差動アンプ回路１のカレントミラー回路に並列に接続され、負荷電流ＩＬに比例した差動アンプ回路電流Ｉｓの値の半分の大きさの値の電流をカレントミラー回路の各トランジスタに流す同相利得キャンセル回路を追加して有する点である。
【００３１】
すなわち、本実施の形態２のレギュレータ回路は、図３に示すように、ｐＭＯＳ型のトランジスタＭ１，Ｍ２、ｎＭＯＳ型のトランジスタＭ３，Ｍ４，Ｍ５，Ｍ６からなる差動アンプ回路１と、ｐＭＯＳ型のトランジスタＭ７からなる出力回路２と、ｐＭＯＳ型のトランジスタＭ８，Ｍ１０、ｎＭＯＳ型のトランジスタＭ９からなる電流比例／制限回路３と、トランジスタＭ１，Ｍ２と並列に接続し、それぞれに差動アンプ回路電流Ｉｓの半分の電流を流すようにしたｐＭＯＳ型のトランジスタＭ１１，Ｍ１２からなる同相利得キャンセル回路４と、バイアスを整合するためのｐＭＯＳ型のトランジスタＭ１３、ｎＭＯＳ型のトランジスタＭ１４，Ｍ１５からなるバイアス整合回路５などから構成されている。
【００３２】
たとえば、前記実施の形態１のレギュレータ回路（図１）において、差動アンプ回路電流Ｉｓと負荷電流ＩＬとの比を大きくし過ぎると、正帰還量が大きくなり回路は不安定になる。すなわち、この回路では、負荷電流ＩＬが増加し、差動アンプ回路電流Ｉｓが増加すると、トランジスタＭ７のゲート、すなわちノードＡの電位が下がり、トランジスタＭ８の電流が増加し、さらに差動アンプ回路電流Ｉｓが増加し、ノードＡの電位が下がる、といった正帰還がかかっている。よって、差動アンプ回路電流Ｉｓと負荷電流ＩＬとの比が大きくなると、この正帰還量が増えて回路は不安定になる。
【００３３】
そこで、本実施の形態２のように、トランジスタＭ１，Ｍ２と並列にトランジスタＭ１１，Ｍ１２を接続し、それぞれに差動アンプ回路電流Ｉｓの半分の電流を流すようにすると、差動アンプ回路電流Ｉｓが増加したとき、トランジスタＭ３，Ｍ４の電流もその分増加するが、それと同じ量の電流がトランジスタＭ１１，Ｍ１２から流し込まれるので、ノードＡの電位は変化せずに正帰還はかからなくなる。
【００３４】
ここで、トランジスタＭ１４はトランジスタＭ１５のドレイン−ソース間の電位差を小さくし、トランジスタＭ１５のドレインコンダクタンスによる電流の増加を抑える働きをしている。これにより、正確なＩｓ／２の電流をトランジスタＭ１１，Ｍ１２に供給することができる。もし、これがなければ、トランジスタＭ１１，Ｍ１２にはＩｓ／２より大きな電流が流れ、負帰還がかかり、ノードＡの電位の降下が抑えられ、出力電圧ＶＣＬの過渡変動量は増加する。
【００３５】
従って、本実施の形態２のレギュレータ回路によれば、ｐＭＯＳ型のトランジスタＭ１１，Ｍ１２からなる同相利得キャンセル回路４と、ｐＭＯＳ型のトランジスタＭ１３、ｎＭＯＳ型のトランジスタＭ１４，Ｍ１５からなるバイアス整合回路５とを有し、トランジスタＭ１，Ｍ２は同相利得が低減して位相余裕が増加するので、前記実施の形態１の特徴である低消費電力化と高速化に加えて、さらなる安定化を実現することができる。これは言い換えると、通常レギュレータの出力端に付ける安定化容量をより小さくすることができることを意味している。
【００３６】
（実施の形態３）
図４は本発明の電圧安定化回路の実施の形態３であるレギュレータ回路を示す回路図である。
【００３７】
本実施の形態３のレギュレータ回路は、前記実施の形態１と同様に、たとえば負荷電流の帰還量を制限した負荷電流帰還型レギュレータ回路であって、前記実施の形態１との相違点は、差動アンプ回路１からの出力電圧が基準電圧ＶＣＬＲより低下したことを検出し、出力回路２から差動アンプ回路１への帰還よりも速く応答して電圧を出力する過渡変動量検出回路と、この過渡変動量検出回路からの出力電圧に基づいて差動アンプ回路１の電流を制御する電流制御回路とを追加して有する点である。
【００３８】
すなわち、本実施の形態３のレギュレータ回路は、図４に示すように、ｐＭＯＳ型のトランジスタＭ１，Ｍ２、ｎＭＯＳ型のトランジスタＭ３，Ｍ４，Ｍ５，Ｍ６からなる差動アンプ回路１と、ｐＭＯＳ型のトランジスタＭ７からなる出力回路２と、ｐＭＯＳ型のトランジスタＭ８，Ｍ１０、ｎＭＯＳ型のトランジスタＭ９からなる電流比例／制限回路３と、ｐＭＯＳ型のトランジスタＭ１１，Ｍ１２からなる同相利得キャンセル回路４と、ｐＭＯＳ型のトランジスタＭ１３、ｎＭＯＳ型のトランジスタＭ１４，Ｍ１５からなるバイアス整合回路５と、サイズが小さく高速なｐＭＯＳ型のトランジスタＭ１６〜Ｍ１９、ｎＭＯＳ型のトランジスタＭ２０〜Ｍ２４からなる過渡変動量検出回路６と、この過渡変動量検出回路６の出力電圧により差動アンプ回路１の電流を制御するようにしたｎＭＯＳ型のトランジスタＭ２５〜Ｍ２８からなる電流制御回路７などから構成されている。
【００３９】
この過渡変動量検出回路６は、出力電圧ＶＣＬが基準電圧ＶＣＬＲより低下したとき、レギュレータ回路本体の帰還ループよりも速く応答し、その出力端子となるトランジスタＭ１６とトランジスタＭ２２との共通接続されたドレインにハイレベルを出力する。トランジスタＭ２５はその出力を受け、差動アンプ回路１の電流Ｉｓ２を制御する。また、トランジスタＭ２６は、前記実施の形態２で述べた正帰還キャンセル回路に並列に接続され、負荷電流帰還回路のトランジスタＭ１５と同様、その電流を制御する。ここで、トランジスタＭ２７，Ｍ２８は、トランジスタＭ１０と同様、差動アンプ回路１の電流を制御するための電流リミッタである。
【００４０】
なおここで、図４では、トランジスタＭ１０，Ｍ２７，Ｍ２８はエンハンスメント型のｐＭＯＳおよびｎＭＯＳの使用を想定しているが、ゲートとソースを接続したデプレッション型のｐＭＯＳまたはｎＭＯＳを使用してもよい。この場合には、よりよい電流リミッタ特性が得られる。
【００４１】
従って、本実施の形態３のレギュレータ回路によれば、ｐＭＯＳ型のトランジスタＭ１６〜Ｍ１９、ｎＭＯＳ型のトランジスタＭ２０〜Ｍ２４からなる過渡変動量検出回路６と、ｎＭＯＳ型のトランジスタＭ２５〜Ｍ２８からなる電流制御回路７とを有し、出力が低下したときの差動アンプ回路電流Ｉｓ２を増加させて過渡変動量を低減できるので、前記実施の形態１の特徴である低消費電力化と高速化に加えて、出力電圧ＶＣＬの変動に対してより高速に差動アンプ回路１の電流Ｉｓ２を増加させることができるので、よりその出力電圧変動を小さくすることができる。これは言い換えると、通常レギュレータの出力端に付ける安定化容量を前記実施の形態２よりもさらに小さくすることができることを意味している。
【００４２】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００４３】
たとえば、前記実施の形態のレギュレータ回路は、ＣＭＯＳロジック、ＳＲＡＭ、ＤＲＡＭなどのアクティブ時とスタンバイ時の電流の比が大きい製品に適用して効果的であり、内部電圧発生回路として降圧電源回路を含んだ製品全般に広く適用可能である。この半導体装置は、レギュレータ回路を含む内部電圧発生回路、この内部電圧発生回路からの出力電圧により動作する所定の内部回路とがチップ上に搭載されて構成される。
【００４４】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００４５】
(1).負荷電流が小さい領域では、この負荷電流に比例した電流を差動アンプ回路に流し、負荷電流が大きい領域では、一定値に制限した電流を差動アンプ回路に流す電流比例／制限回路を有することで、負荷電流の帰還量を制限し、スタンバイ時の消費電流を小さくすることができ、かつ過渡変動量を小さくすることができるので、半導体装置のスタンバイ電流を小さくし、高速化を図ることが可能となる。
【００４６】
(2).負荷電流に比例した電流の値の半分の大きさの値の電流を差動アンプ回路のカレントミラー回路の各トランジスタに流す同相利得キャンセル回路を有することで、各トランジスタは同相利得が低減して位相余裕が増加するので、さらなる安定化を実現することが可能となる。
【００４７】
(3).差動アンプ回路からの出力電圧が基準電圧より低下したことを検出し、出力回路から差動アンプ回路への帰還よりも速く応答して電圧を出力する過渡変動量検出回路と、この過渡変動量検出回路からの出力電圧に基づいて差動アンプ回路の電流を制御する電流制御回路とを有することで、出力電圧の変動に対してより高速に差動アンプ回路の電流を増加させることができるので、より一層、出力電圧変動を小さくすることが可能となる。
【００４８】
(4).前記(1) 〜(3) により、ＣＭＯＳロジック、ＳＲＡＭ、ＤＲＡＭなどの降圧電源回路を含んだ半導体装置において、消費電流を小さくしながら、応答速度を速くすることができるので、低消費電力化と高速化、さらなる安定化、より一層の出力電圧変動の低減を実現することが可能となる。
【図面の簡単な説明】
【図１】本発明の電圧安定化回路の実施の形態１であるレギュレータ回路を示す回路図である。
【図２】本発明の実施の形態１のレギュレータ回路において、負荷電流に対する差動アンプ回路電流の依存性を示す特性図である。
【図３】本発明の電圧安定化回路の実施の形態２であるレギュレータ回路を示す回路図である。
【図４】本発明の電圧安定化回路の実施の形態３であるレギュレータ回路を示す回路図である。
【図５】本発明の前提となるレギュレータ回路を示す回路図である。
【符号の説明】
１ 差動アンプ回路
２ 出力回路
３ 電流比例／制限回路
４ 同相利得キャンセル回路
５ バイアス整合回路
６ 過渡変動量検出回路
７ 電流制御回路
１１ 電流比例回路
Ｍ１〜Ｍ２８ トランジスタ

Claims (6)

1. 基準電圧との電圧差に比例した電圧を出力する差動アンプ回路と、
   前記差動アンプ回路からの出力電圧により制御され、これに対応した負荷電流による電圧を出力し、かつこの負荷電流を前記差動アンプ回路に帰還する出力回路と、
   自回路の主電流経路に電流制限用トランジスタを有し、前記出力回路の負荷電流に基づいて前記主電流経路の電流が制御される電流比例／制限回路とを備え、
   前記電流比例／制限回路は、
   前記負荷電流が所定値より小さい領域では、前記負荷電流に比例した電流を、前記差動アンプ回路の主電流経路に流し、前記負荷電流が前記所定値より大きい領域では、前記電流制限用トランジスタにより制限された前記電流比例／制限回路の主電流経路の電流に比例した電流を、前記差動アンプ回路の主電流経路に流すことを特徴とする電圧安定化回路。
2. 請求項１記載の電圧安定化回路であって、前記所定値は、前記負荷電流の最小値と前記負荷電流の平均値との間の値に設定されることを特徴とする電圧安定化回路。
3. 請求項１または請求項２記載の電圧安定化回路であって、前記差動アンプ回路のカレントミラー回路に並列に接続され、前記負荷電流に比例した電流の値の半分の大きさの値の電流を前記カレントミラー回路の各トランジスタに流す同相利得キャンセル回路を有することを特徴とする電圧安定化回路。
4. 請求項１または請求項２記載の電圧安定化回路であって、前記差動アンプ回路からの出力電圧が前記基準電圧より低下したことを検出し、前記出力回路から前記差動アンプ回路への帰還よりも速く応答して電圧を出力する過渡変動量検出回路と、前記過渡変動量検出回路からの出力電圧に基づいて前記差動アンプ回路の電流を制御する電流制御回路とを有することを特徴とする電圧安定化回路。
5. 請求項１乃至請求項４のいずれか１項記載の電圧安定化回路であって、前記差動アンプ回路、前記出力回路、前記電流比例／制限回路、前記同相利得キャンセル回路、前記過渡変動量検出回路、前記電流制御回路は、ＭＯＳトランジスタから構成されることを特徴とする電圧安定化回路。
6. 請求項１乃至請求項５のいずれか１項記載の電圧安定化回路を用いた半導体装置であって、前記電圧安定化回路を含む内部電圧発生回路と、前記内部電圧発生回路からの出力電圧により動作する所定の内部回路とがチップ上に搭載されていることを特徴とする半導体装置。

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