JP4568568B2 - 定電圧回路 - Google Patents

Description

本発明は定電圧回路に係り、特に高速応答性と省電特性を備えた定電圧回路に関する。

近年、各種の分野で省電化の対策が進められており、本発明の対象となる定電圧回路でも省電化が取り入れられている。従来のこの種の定電圧回路に対しては、定電圧回路に組み込まれている誤差増幅回路のバイアス電流を小さくする方法が取られているが、この方法では、定電圧回路の負荷変動や出力電圧変動に対する応答速度が低下するので、対象となる定電圧回路の使用用途が限定されることになる。
この問題を解決するために、後記する特許文献１には、出力電流に比例して誤差増幅回路のバイアス電流を変化させることにより、応答速度と省電力化の両立を実現するボルテージ・レギュレータが開示されている。

特許文献１に開示されているボルテージ・レギュレータは、図８に示すように、基準電圧回路１１、誤差増幅回路１２、出力トランジスタＭ１９、追加バイアス電流生成回路１３、及び出力電圧検出抵抗Ｒ１１、Ｒ１２で構成されている。誤差増幅回路１２には、ＰＭＯＳトランジスタＭ１１、Ｍ１２、及びＮＭＯＳトランジスタＭ１３〜Ｍ１５で構成される差動増幅回路１２が設けられている。
ＮＭＯＳトランジスタＭ１３、Ｍ１４は、入力トランジスタであり、ＭＭＯＳトランジスタＭ１３のゲートには基準電圧回路１１の出力電圧が印加され、ＮＭＯＳトランジスタ１４のゲートには、出力電圧が抵抗Ｒ１１、Ｒ１２で電圧分割されて印加されている。
ＮＭＯＳトランジスタＭ１５は、差動入力トランジスタＭ１３とＭ１４の共通接続されたソースとアース間に接続され、ゲートには基準電圧回路１１の出力電圧が印加されており、誤差増幅回路１２の所定のバイアス電流を生成供給している。

また、ＰＭＯＳトランジスタＭ１１、Ｍ１２は、互いにカレントミラー回路を構成しており、差動入力トランジスタＭ１３、Ｍ１４のドレインに接続された負荷となっている。誤差増幅回路１２からの誤差信号は、ＮＭＯＳトランジスタ１３のドレインから出力され、出力トランジスタＭ１９のゲートに入力される。
出力トランジスタＭ１９は、ＰＭＯＳトランジスタで構成され、電源端子１５と出力端子１４間に接続され、誤差増幅回路１２からの誤差信号によって、出力電圧が所定の一定電圧になるように修正制御を行なう。

追加バイアス電流生成回路１３は、ＰＭＯＳトランジスタＭ１６と、ＮＭＯＳトランジスタＭ１７、Ｍ１８で構成されている。
ＰＭＯＳトランジスタＭ１６と出力トランジスタＭ１９のソース及びゲートは、それぞれ共通接続されてカレンシミラー回路を構成している。従って、ＰＭＯＳトランジスタＭ１６のドレイン電流は、出力トランジスタＭ１９のドレイン電流に比例する。また、出力トランジスタＭ１９のドレイン電流は、出力電流にほぼ等しいので、ＰＭＯＳトランジスタＭ１６のドレイン電流は、出力電流に比例した電流となる。

このようにして、ＰＭＯＳトランジスタＭ１６のドレイン電流は、ＮＭＯＳトランジスタＭ１７のドレイン電流になり、ＮＭＯＳトランジスタＭ１７とＮＭＯＳトランジスタＭ１８は、ゲートとソースが互いに接続され、カレントミラー回路を構成しているので、ＮＭＯＳトランジスタＭ１８のドレイン電流は、ＮＭＯＳトランジスタＭ１７のドレイン電流に比例し、ＮＭＯＳトランジスタＭ１８のドレイン電流は、出力電流に比例することになる。

ＮＭＯＳトランジスタＭ１８のドレインは、誤差増幅回路１２のバイアス電流を生成しているＮＭＯＳトランジスタＭ１５のドレインに接続されているので、ＮＭＯＳトランジスタＭ１８のドレイン電流も誤差増幅回路１２のバイアス電流となる。
このように、出力電流に対応して、誤差増幅回路１２のバイアス電流が増減するようになり、定電圧回路の出力電流が増加した場合は、誤差増幅回路１２のバイアス電流も増加し負荷応答特性が改善される。
特開平３−１５８９１２号公報

前述した特許文献１に開示のボルテージ・レギュレータでは、図２を流用して説明すると、同図に破線で示す特性線Ａに示すように、出力電流Ｉｏの増加に対して、追加バイアス電流はリニアに増加するために、無負荷からの急激な負荷変動に対しては、バイアス電流が不足し、応答速度が遅れて出力電圧が一時的に低下することがある。また、軽負荷時に追加バイアス電流が不足し、位相余裕の確保が難しくなることがある。

本発明は、前述したような特許文献１で開示されたボルテージ・レギュレータでの動作時に発生する問題に基づいてなされたものであり、その目的は、無負荷からの急激な負荷変動に対して、出力電圧が低下せず、軽負荷時に位相余裕が確保される定電圧回路を提供することにある。

前記目的を達成するために、請求項１記載の第１の発明は、基準電圧と出力電圧を、所定バイアス電流条件下で比較し、前記出力電圧を修正制御する誤差信号を出力する誤差増幅回路と、前記誤差信号に基づいて、修正制御された定電圧出力信号を出力する出力トランジスタと、該出力トランジスタとカレントミラー回路を構成し、前記出力トランジスタのドレイン電流に比例するドレイン電流を、追加バイアス電流として出力するモニタトランジスタと、前記追加バイアス電流を、前記誤差増幅回路の前記所定バイアス電流に追加する追加回路とを備えた定電圧回路に対して、前記出力トランジスタのドレイン電流がほぼ零の場合にも、前記追加バイアス電流が出力するように、前記出力トランジスタと前記モニタトランジスタの作動条件を選択設定する選択設定手段がさらに設けられていることを特徴とするものである。

第１の発明では、誤差増幅回路によって、基準電圧と出力トランジスタからの出力電圧とが、所定バイアス電流条件下で比較され、出力電圧を修正制御する誤差信号が出力され、出力トランジスタによって、誤差信号に基づいて、修正制御された定電圧出力信号が出力される。
一方、出力トランジスタとカレントミラー回路を構成するモニタトランジスタが、出力トランジスタのドレイン電流に比例するドレイン電流を、追加バイアス電流として出力し、追加回路によって、この追加バイアス電流が、誤差増幅回路の所定バイアス電流に追加される。
そして、第１の発明では、選択設定手段によって、出力トランジスタのドレイン電流がほぼ零の場合にも、追加バイアス電流が出力するように、出力トランジスタとモニタトランジスタとの作動条件が選択設定されるので、出力トランジスタのドレイン電流が、ほぼ霊の場合にも、追加バイアス電流が出力され、無負荷からの急激な負荷変動に対して、追加バイアス電流が不足することなく対応して増加し、出力トランジスタから安定した出力電圧が出力されると共に、軽負荷時に位相余裕が確保される。

また、第１の発明は、選択設定手段によって、モニタトランジスタの閾値電圧が、出力トランジスタの閾値電圧よりも低く選択され、前記モニタトランジスタと前記出力トランジスタのゲート電圧が同電位に設定されていることを特徴とするものである。

第１の発明では、選択設定手段によって、モニタトランジスタの閾値電圧が、出力トランジスタの閾値電圧よりも低く選択され、モニタトランジスタと出力トランジスタのゲート電圧が同電位に設定された状態で、上記作用が実行される。

同様に前記目的を達成するために、請求項２記載の第２の発明は、選択設定手段によって、モニタトランジスタのゲート電圧が、出力トランジスタのゲート電圧よりも高くなるように周辺回路構成が選択設定されていることを特徴とするものである。

第２の発明では、選択設定手段によって、モニタトランジスタのゲート電圧が、出力トランジスタのゲート電圧よりも高くなるように周辺回路構成が選択設定された状態で、上記作用が実行される。

同様に前記目的を達成するために、請求項３記載の第３の発明は、第１または第２の発明において、選択設定手段によって、さらに、モニタトランジスタの周辺回路構成が、追加バイアス電流を制限するように選択設定されていることを特徴とするものである。

第３の発明では、第１または第２の発明での作用に加えて、選択設定手段によって、モニタトランジスタの周辺回路構成が、追加バイアス電流を制限するように、さらに選択設定されているので、バイアス電流の必要以上の増加が抑えられ、消費電流が低減される。

同様に前記目的を達成するために、請求項４記載の第４の発明は、第１の発明において、選択設定手段によって、さらに、モニタトランジスタのゲート長が、出力トランジスタのゲート長よりも短く選択され、前記モニタトランジスタのゲート電圧と、前記出力トランジスタのゲート電圧が同電位に設定されていることを特徴とするものである。

第４の発明では、上記作用に加えて、選択設定手段によって、モニタトランジスタのゲート長が、出力トランジスタのゲート長よりも短く選択され、モニタトランジスタのゲート電圧と、出力トランジスタのゲート電圧が同電位に設定されているので、モニタトランジスタの応答速度がさらに高められる。

同様に前記目的を達成するために、請求項５記載の発明は、第１ないし第４の発明の何れかの発明において、選択設定手段によって、さらに、出力トランジスタのドレイン電流がほぼ零の場合に出力される追加バイアス電流が、誤差増幅回路の所定バイアス電流となるように選択設定されていることを特徴とするものである。

第５の発明では、第１ないし第４の発明の何れかの発明での作用に加えて、選択設定手段によって、出力トランジスタのドレイン電流がほぼ零の場合に出力される追加バイアス電流が、誤差増幅回路の所定バイアス電流となるように選択設定されているので、誤差増幅回路のバイアス電流供給回路の構成を簡単にして、消費電流と製造コストとがさらに削減される。

第１の発明によると、選択設定手段によって、出力トランジスタのドレイン電流がほぼ零の場合にも、追加バイアス電流が出力するように、出力トランジスタとモニタトランジスタとの作動条件が選択設定されるので、出力トランジスタのドレイン電流が、ほぼ霊の場合にも、追加バイアス電流を出力させることが可能になり、無負荷からの急激な負荷変動に対して、追加バイアス電流を対応して適確に増加させることが可能で、出力トランジスタからの安定した出力電圧の出力が可能になると共に、軽負荷時に位相余裕の確保が可能になる。

第２の発明によると、選択設定手段によって、モニタトランジスタのゲート電圧が、出力トランジスタのゲート電圧よりも高くなるように周辺回路構成が選択設定された状態で、第１の発明で得られる効果を実現することが可能になる。

第３の発明によると、第１または第２の発明で得られる効果に加えて、選択設定手段によって、モニタトランジスタの周辺回路構成が、追加バイアス電流を制限するように、さらに選択設定されているので、バイアス電流の必要以上の増加を抑え、消費電流をさらに低減することが可能になる。

第４の発明によると、第１の発明で得られる効果に加えて、選択設定手段によって、モニタトランジスタのゲート長が、出力トランジスタのゲート長よりも短く選択され、モニタトランジスタのゲート電圧と、出力トランジスタのゲート電圧が同電位に設定されているので、モニタトランジスタの応答速度をさらに高めることが可能になる。

第５の発明によると、第１ないし第４の発明の何れかの発明で得られる効果に加えて、選択設定手段によって、出力トランジスタのドレイン電流がほぼ零の場合に出力される追加バイアス電流が、誤差増幅回路の所定バイアス電流となるように選択設定されているので、誤差増幅回路のバイアス電流供給回路の構成を簡単にして、消費電流さらに低減することが可能になると共に、製造コストを削減することが可能になる。

以下に、本発明の各実施の形態を、図面を参照して順次説明する。

［第１の実施の形態］
本発明の第１の実施の形態を、図１ないし図４を参照して説明する。
図１は本実施の形態の構成を示す回路図、図２は本実施の形態の出力電流と追加バイアス電流の関係を示す特性図、図３は本実施の形態の出力トランジスタとモニタトランジスタのゲート電圧とドレイン電流の関係を示す特性図、図４はＰＭＯＳトランジスタのゲート電圧とドレイン電流の関係を示す特性図である。

本実施の形態では、図１に示すように、誤差信号を出力する誤差増幅回路１２Ａが設けられ、この誤差増幅回路１２Ａの反転入力端子に基準電圧Ｖｒが印加され、また、誤差増幅回路１２Ａには固定バイアス電流源２１によって、固定のバイアス電流Ｉ１が供給されている。
一方、入力電圧源Ｖｄｄと出力端子ｔｏ間に、ＰＭＯＳトランジスタで構成される出力トランジスタＭ１が接続され、この出力トランジスタＭ１と、ＰＭＯＳトランジスタで構成されるモニタトランジスタＭ２とは、ゲートとソースがそれぞれ共通に接続されてカレントミラー回路を構成している。
モニタトランジスタＭ２は、出力トランジスタＭ１のドレイン電流Ｉ２に対応するドレイン電流Ｉ３を生成する。ＮＭＯＳトランジスタＭ３、Ｍ４で構成される追加回路は、モニタトランジスタＭ２から供給されるドレイン電流Ｉ３に対応する追加バイアス電流Ｉ４を、前述の固定のバイアス電流Ｉ１に追加する。

また、モニタトランジスタＭ２のドレインとＮＭＯＳトランジスタＭ３のドレイン間に、ドレイン電流Ｉ３の電流値を制限する抵抗Ｒ３が接続され、出力端子ｔｏとアース間に、分圧抵抗Ｒ１、Ｒ２が直列に接続され、分圧抵抗Ｒ１、Ｒ２の接続点が、誤差増幅回路１２Ａの非反転入力端子に接続されている。
そして、本実施の形態では、モニタトランジスタＭ２として閾値電圧が、出力トランジスタＭ１の閾値電圧よりも低い素子が選択使用されており、このために、出力トランジスタＭ１のドレイン電流Ｉ２と、モニタトランジスタＭ２のドレイン電流Ｉ３とには比例関係は存在しない。そして、本実施の形態では、出力トランジスタＭ１とモニタトランジスタＭ２のゲート電圧は、同一電圧値に設定されている。

一般に、ＰＭＯＳトランジスタのゲート電圧Ｖｇｓとドレイン電流Ｉｄ間には、図４に示すような特性上の関係があり、ドレイン電流Ｉｄが少ない領域では、ゲート電圧Ｖｇｓとドレイン電流Ｉｄの関係は比例関係にはなく、ゲート電圧Ｖｇｓの変化に対して、ドレイン電流Ｉｄの変化の割合は小さい。閾値電圧Ｖｔｈは、ゲート電圧Ｖｇｓとドレイン電流Ｉｄが比例関係になった領域の特性直線Ｄを延長した線（図４の一点鎖線）と、横軸とのが交わった点のゲート電圧値である。
本実施の形態の出力トランジスタＭ１とモニタトランジスタＭ２のゲート電圧Ｖｇｓとドレイン電流の関係は、図３に示すようになり、出力トランジスタＭ１の閾値電圧はＶｔｈ１、モニタトランジスタＭ２の閾値電圧はＶｔｈ２となり、通常モニタトランジスタＭ２のドレイン電流Ｉｄが、出力トランジスタＭ１のドレイン電流Ｉｄよりも小さいが、同図において、出力トランジスタＭ１とモニタトランジスタＭ２のドレイン電流Ｉｄの単位は必ずしも同一ではない。

本実施の形態において、図１の負荷２０に流れる出力電流Ｉｏが０の場合には、出力トランジスタＭ１のドレイン電流Ｉ２は、分圧抵抗Ｒ１、Ｒ２に供給される微小電流だけとなりほぼ０となる。
この時の出力トランジスタＭ１のゲート電圧は、図３に示すようにＶｇｓ１となり、本実施の形態では、出力トランジスタＭ１とモニタトランジスタＭ２のゲート電圧が同一に設定されているので、モニタトランジスタＭ２のドレイン電流は、図３に示すようにＩｄ１となる。
この状態から出力電流Ｉｏが流れ始め、出力トランジスタＭ１のドレイン電流Ｉ２が、図３に示すＩｄ２になると、出力トランジスタＭ１のゲート電圧はＶｇｓ２となり、モニタトランジスタＭ２のドレイン電流はＩｄ３になる。
このようにして、本実施の形態では、出力電流Ｉｏが少ない領域において、出力トランジスタＭ１のドレイン電流Ｉ２の変化に対して、モニタトランジスタＭ２のドレイン電流Ｉ３の変化が大きくなる。

本実施の形態における出力電流Ｉｏと追加バイアス電流との関係は、図２示すようになり、出力電流Ｉｏが０の時には、同図にＣで示す微小な追加バイアス電流が流れているが、出力電流Ｉｏが増加するに従い、追加バイアス電流Ｉ４は急速に増加する。
そして、出力電流Ｉｏが５ｍＡを越えた近傍から、従来の特性を示す破線表示の特性直線Ａに、ほぼ平行な直線特性領域に入り、出力電流Ｉｏが６０ｍＡ以降では、追加バイアス電流は一定値を保持する。
従来の回路で、本実施の形態で得られる追加バイアス電流を得ようとすると、従来の特性直線Ａを、図２に一点鎖線で示す特性曲線Ａ´位置に平行移動する必要がある。この特性直線Ａ´の出力電流Ｉｏが０の時の追加バイアス電流はほぼ１００μＡである。
、このように、従来の回路で本実施の形態と同様の追加バイアス電流を得るためには、最初から１００μＡを固定バイアス電流源２１に追加する必要があり、無負荷時の消費電流が増加することになる。

本実施の形態でも出力電流Ｉｏが０の時には、図２にＣで示す追加バイアス電流Ｉ４が流れているが、この電流値は極めて微小であり、出力電流Ｉｏが６０ｍＡを越えると、モニタトランジスタＭ２のドレインに接続されている抵抗Ｒ３の電圧降下が大きくなり、追加バイアス電流Ｉ４が必要以上に大きくなることが制限されている。これは、追加バイアス電流Ｉ４は応答特性を満足する電流値以上のものは不必要であるからである。

以上に説明したように、本実施の形態によると、モニタトランジスタＭ２として閾値電圧が、出力トランジスタＭ１の閾値電圧よりも低い素子が選択使用され、出力トランジスタＭ１とモニタトランジスタＭ２のゲート電圧は、同一電圧値に設定されているので、無負荷からの急激な負荷変動に対応して、追加バイアス電流Ｉ４が急速に増加するので、バイアス電流不足事態の発生が防止され、高精度の定電圧の安定した出力が可能になると共に、抵抗Ｒ３によって、応答特性の改善に必要なバイアス電流を越えるバイアス電流の増加を抑え、消費電力の大幅な低減が可能になる。

［第２の実施の形態］
本発明の第２の実施の形態を、図５及び図６を参照して説明する。
図５は本実施の形態の構成を示す回路図、図６は本実施の形態の出力トランジスタとモニタトランジスタのゲート電圧とドレイン電流の関係を示す特性図である。

本実施の形態では、出力トランジスタＭ１とモニタトランジスタＭ２とには、同一閾値の素子が選択使用され、出力トランジスタＭ１のソースとモニタトランジスタＭ２のゲート間に、抵抗Ｒ４、Ｒ５が直列に接続され、抵抗Ｒ４、Ｒ５の接続点が、出力トランジスタＭ１のゲートに接続され、モニタトランジスタＭ２のゲート電圧が、抵抗Ｒ４、Ｒ５で分割されて出力トランジスタＭ１のゲートに印加えされており、モニタトランジスタＭ２のゲート電圧は、常に出力トランジスタＭ１のゲート電圧より高くなるように設定されている。
本実施の形態のその他の部分の構成は、すでに説明した第１の実施の形態と同一なので、重複する説明は行なわない。

本実施の形態では、図６に示すように、閾値が同一の出力トランジスタＭ１とモニタトランジスタＭ２とは、同図に実線で示すように、ゲート電圧とドレイン電流間には同一の特性がある。但し、第１の実施の形態の場合と同様に、ドレイン電流Ｉｄの単位は出力トランジスタＭ１とモニタトランジスタＭ２では異なっている。
出力電流Ｉｏが０の時の出力トランジスタＭ１のゲート電圧をＶｇｓ３とすると、モニタトランジスタＭ２のゲート電圧はＶｇｓ４で、ドレイン電流はＩｄ４となる。
この状態から出力電流Ｉｏが流れ始め、出力トランジスタＭ１のドレイン電流がｉｄ４に達した時の出力トランジスタＭ１のケート電圧はＶｇｓ４となる。
この時のモニタトランジスタＭ２のゲート電圧はＶｇｓ５で、ドレイン電流はＩｄ５となる。

このようにして、本実施の形態では、出力トランジスタＭ１のドレイン電流Ｉ２が、０からＩｄ４に変化する間に、モニタトランジスタＭ２のドレイン電流Ｉ３は、Ｉｄ４からＩｄ５に変化するので、第１の実施の形態と同様に、出力トランジスタＭ１のドレイン電流Ｉ２より、モニタトランジスタＭ２のドレイン電流Ｉ３の変化が大きくなる。
また、追加バイアス電流Ｉ４は、応答特性が満足できる電流以上は不必要なので、本実施の形態でも、第１の実施の形態と同様に、抵抗Ｒ３によって、追加バイアス電流Ｉ４を所定の電流値に制限している。

以上に説明したように、本実施の形態によると、出力トランジスタＭ１とモニタトランジスタＭ２とに、同一閾値の素子を選択使用し、モニタトランジスタＭ２のゲート電圧が常に出力トランジスタＭ１のゲート電圧より高くなるように、周辺回路を設定することにより、第１の実施の形態で得られる効果を実現することが可能になる。

［第３の実施の形態］
本発明の第２の実施の形態を図７を参照して、図３を流用して説明する。
図７は本実施の形態の構成を示す回路図である。
本実施の形態では、すでに説明した第１の実施の形態から、固定バイアス電流源２１が取り除かれている。
本実施の構成のその他の部分の構成は、すでに説明した第１の実施の形態と同一なので、重複する説明は行なわない。

本実施の形態では、出力電流Ｉｏが０の時には、出力トランジスタＭ１のドレイン電流Ｉ２は、分圧抵抗Ｒ１、Ｒ２に電流を供給するだけでほぼ０であり、この時の出力トランジスタＭ１のゲート電圧は、図３に示すようにＶｇｓ１である。
モニタトランジスタＭ２と出力トランジスタＭ１のゲート電圧は同一であるから、モニタトランジスタＭ２のドレイン電流は、図３に示すようにＩｄ１となり、このモニタトランジスタＭ２のドレイン電流Ｉｄ１が、誤差増幅回路１２Ａに固定バイアス電流として供給されている。

このように、本実施の形態によると、すでに説明した第１の実施の形態で得られる効果に加えて、固定バイアス電流源２１が不要で構成を簡単にすることが可能になり、消費電力をさらに削減することが可能になる。

［第４の実施の形態］
本発明の第４の実施の形態を説明する。
本実施の形態では、すでに説明した第１の実施の形態、或いは第３の実施の形態に対して、モニタトランジスタＭ２のゲート長が、出力トランジスタＭ１のケート長よりも短くなっている。
本実施の形態のその他の部分の構成は、すでに説明した第１の実施の形態、或いは第３の実施の形態と同一なので、重複する説明は行なわない。

本実施の形態によると、第１の実施の形態、或いは第３の実施の形態で得られる効果に加えて、モニタトランジスタＭ２のゲート長を出力トランジスタＭ１のゲート長より、短く設定することによって、モニタトランジスタＭ２の応答動作速度が高められ、無負荷からの急激な負荷変動により高感度で応答することが可能になる。

本発明の第１の実施の形態の構成を示す回路図である。 同実施の形態の出力電流と追加バイアス電流の関係を示す特性図である。 同実施の形態の出力トランジスタとモニタトランジスタのゲート電圧とドレイン電流の関係を示す特性図である。 ＰＭＯＳトランジスタのゲート電圧とドレイン電流の関係を示す特性図である。 本発明の第２の実施の形態の構成を示す回路図である。 同実施の形態の出力トランジスタとモニタトランジスタのゲート電圧とドレイン電流の関係を示す特性図である。 本発明の第３の実施の形態の構成を示す回路図である。 従来の定電圧回路の構成を示す回路図である。

符号の説明

１１ 基準電圧回路
１２ 誤差増幅回路
１３ 追加バイアス電流生成回路
Ｍ１ 出力トランジスタ
Ｍ２ モニタトランジスタ

Claims (5)

1. 基準電圧と出力電圧を、所定バイアス電流条件下で比較し、前記出力電圧を修正制御する誤差信号を出力する誤差増幅回路と、
   前記誤差信号に基づいて、修正制御された定電圧出力信号を出力する出力トランジスタと、
   該出力トランジスタとカレントミラー回路を構成し、前記出力トランジスタのドレイン電流に比例するドレイン電流を、追加バイアス電流として出力するモニタトランジスタと、
   前記追加バイアス電流を、前記誤差増幅回路の前記所定バイアス電流に追加する追加回路と
   を備えた定電圧回路に対して、
   前記出力トランジスタのドレイン電流がほぼ零の場合にも、前記追加バイアス電流が出力するように、前記出力トランジスタと前記モニタトランジスタの作動条件を選択設定する選択設定手段が、さらに設けられ、
   選択設定手段によって、モニタトランジスタの閾値電圧が、出力トランジスタの閾値電圧よりも低く選択され、前記モニタトランジスタと前記出力トランジスタのゲート電圧が同電位に設定されている
   ことを特徴とする定電圧回路。
2. 基準電圧と出力電圧を、所定バイアス電流条件下で比較し、前記出力電圧を修正制御する誤差信号を出力する誤差増幅回路と、
   前記誤差信号に基づいて、修正制御された定電圧出力信号を出力する出力トランジスタと、
   該出力トランジスタとカレントミラー回路を構成し、前記出力トランジスタのドレイン電流に比例するドレイン電流を、追加バイアス電流として出力するモニタトランジスタと、
   前記追加バイアス電流を、前記誤差増幅回路の前記所定バイアス電流に追加する追加回路と
   を備えた定電圧回路に対して、
   前記出力トランジスタのドレイン電流がほぼ零の場合にも、前記追加バイアス電流が出力するように、前記出力トランジスタと前記モニタトランジスタの作動条件を選択設定する選択設定手段が、さらに設けられ、
   選択設定手段によって、モニタトランジスタのゲート電圧が、出力トランジスタのゲート電圧よりも高くなるように周辺回路構成が選択設定されていることを特徴とする定電圧回路。
3. 選択設定手段によって、さらに、モニタトランジスタの周辺回路構成が、追加バイアス電流を制限するように選択設定されていることを特徴とする請求項１または２に記載の定電圧回路。
4. 選択設定手段によって、さらに、モニタトランジスタのゲート長が、出力トランジスタのゲート長よりも短く選択され、前記モニタトランジスタのゲート電圧と、前記出力トランジスタのゲート電圧が同電位に設定されていることを特徴とする請求項１に記載の定電圧回路。
5. 選択設定手段によって、さらに、出力トランジスタのドレイン電流がほぼ零の場合に出力される追加バイアス電流が、誤差増幅回路の所定バイアス電流となるように選択設定されていることを特徴とする請求項１ないし請求項４の何れかに記載の定電圧回路。

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