JP2000066745A - 定電圧レギュレータ回路 - Google Patents
定電圧レギュレータ回路Info
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- JP2000066745A JP2000066745A JP10239678A JP23967898A JP2000066745A JP 2000066745 A JP2000066745 A JP 2000066745A JP 10239678 A JP10239678 A JP 10239678A JP 23967898 A JP23967898 A JP 23967898A JP 2000066745 A JP2000066745 A JP 2000066745A
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Abstract
(57)【要約】
【課題】 軽負荷時には消費電流を低減し、重負荷時に
は充分な動作電流を供給して充分なロードレギュレーシ
ョンを確保する。 【解決手段】 出力電圧検出回路１３で検出された電圧
ＶＲと基準電圧Ｖ１とを誤差増幅部１１ｂで比較して得
られた誤差信号をトランジスタＱ１，Ｑ２からなる出力
制御部に入力して、出力電圧を基準電圧に応じた定電圧
に制御し、且つ前記負荷電流が増大するとき前記誤差増
幅部の動作電流を増大させ、ロードレギュレーションを
確保する。
は充分な動作電流を供給して充分なロードレギュレーシ
ョンを確保する。 【解決手段】 出力電圧検出回路１３で検出された電圧
ＶＲと基準電圧Ｖ１とを誤差増幅部１１ｂで比較して得
られた誤差信号をトランジスタＱ１，Ｑ２からなる出力
制御部に入力して、出力電圧を基準電圧に応じた定電圧
に制御し、且つ前記負荷電流が増大するとき前記誤差増
幅部の動作電流を増大させ、ロードレギュレーションを
確保する。
Description
【０００１】
【発明の属する技術分野】本発明は、負荷変動や入力電
圧の影響を受けずに入力電圧を所望の出力電圧に変換す
る定電圧レギュレータ回路に係り、特に低消費電流と充
分なロードレギュレーションとを実現した定電圧レギュ
レータ回路に関するものである。
圧の影響を受けずに入力電圧を所望の出力電圧に変換す
る定電圧レギュレータ回路に係り、特に低消費電流と充
分なロードレギュレーションとを実現した定電圧レギュ
レータ回路に関するものである。
【０００２】
【従来の技術】図３は従来の帰還型の定電圧レギュレー
タ回路を示す図であり、その(a)はブロック図、(b)は具
体的な回路図である。同図において、２１は演算増幅
器、１２は基準電圧Ｖ１の発生回路、１３は分圧抵抗Ｒ
１，Ｒ２により出力電圧Ｖｏを電圧ＶＲに分割する出力
電圧検出回路である。演算増幅器２１は、トランジスタ
Ｑ１、Ｑ２からなる出力制御部と、トランジスタＱ３〜
Ｑ６、電流源２１ａからなる誤差増幅部を有する。
タ回路を示す図であり、その(a)はブロック図、(b)は具
体的な回路図である。同図において、２１は演算増幅
器、１２は基準電圧Ｖ１の発生回路、１３は分圧抵抗Ｒ
１，Ｒ２により出力電圧Ｖｏを電圧ＶＲに分割する出力
電圧検出回路である。演算増幅器２１は、トランジスタ
Ｑ１、Ｑ２からなる出力制御部と、トランジスタＱ３〜
Ｑ６、電流源２１ａからなる誤差増幅部を有する。
【０００３】演算増幅器２１のオープン利得をＧとし、
この利得Ｇが(1)式を満足しているとき、出力電圧Ｖｏ
は(2)式に示すように表される。
この利得Ｇが(1)式を満足しているとき、出力電圧Ｖｏ
は(2)式に示すように表される。
【０００４】 Ｇ≫１ ・・・(1) Ｖｏ＝Ｖ１（Ｒ１＋Ｒ２）／Ｒ２ ・・・(2) 次に図３の(b)の回路において、利得Ｇについて考える
と、 Ｇ＝ｇｍ・βQ1・βQ2・ＲL ・・・(3) ｇｍ＝Ibias／ＶT ・・・(4) が得られる。
と、 Ｇ＝ｇｍ・βQ1・βQ2・ＲL ・・・(3) ｇｍ＝Ibias／ＶT ・・・(4) が得られる。
【０００５】ここで、βQ1、βQ2はトランジスタＱ１，
Ｑ２の電流増幅率、ＲLは出力側に接続される負荷抵抗
（図示せず）、ｇｍは相互コンダクタンス、Ibiasは電
流源２１ａの電流、ＶTはトランジスタＱ１、Ｑ２のサ
ーマル電圧である。
Ｑ２の電流増幅率、ＲLは出力側に接続される負荷抵抗
（図示せず）、ｇｍは相互コンダクタンス、Ibiasは電
流源２１ａの電流、ＶTはトランジスタＱ１、Ｑ２のサ
ーマル電圧である。
【０００６】(3)式より、負荷電流を増加していった場
合、つまり負荷抵抗ＲLを小さくしていった場合には、
利得Ｇが減少することが分かる。これによって、(1)式
の条件が崩れて出力電圧Ｖｏが(2)式で求まる値よりも
低下してしまい、ロードレギュレーションの悪化を招
く。
合、つまり負荷抵抗ＲLを小さくしていった場合には、
利得Ｇが減少することが分かる。これによって、(1)式
の条件が崩れて出力電圧Ｖｏが(2)式で求まる値よりも
低下してしまい、ロードレギュレーションの悪化を招
く。
【０００７】そこで、充分なロードレギュレーションを
確保するためには、利得Ｇの減少を抑えればよく、例え
ば式(3)のｇｍ、βQ1、βQ2を増加させればよい。この
βQ1、βQ2は素子特性として決まった値を持っている
が、例えばトランジスタＱ１をダーリントン接続として
βQ1を大きくすることができる。また、ｇｍを上げるに
は式(4)により電流源２１ａの電流Ibiasを増加すればよ
い。
確保するためには、利得Ｇの減少を抑えればよく、例え
ば式(3)のｇｍ、βQ1、βQ2を増加させればよい。この
βQ1、βQ2は素子特性として決まった値を持っている
が、例えばトランジスタＱ１をダーリントン接続として
βQ1を大きくすることができる。また、ｇｍを上げるに
は式(4)により電流源２１ａの電流Ibiasを増加すればよ
い。
【０００８】図４の(a)はこの点を考慮して構成した定
電圧レギュレータ回路の回路図、(b)はその出力特性を
示す図である。このように、図３の(b)のトランジスタ
Ｑ１を２個のトランジスタＱ１１，Ｑ１２によるダーン
リントン接続の構成に代え、電流源２１ａの電流を比較
的大きな３０μＡに設定することによって、所望のロー
ドレギュレーションの出力特性を得ている。ただし、基
準電圧Ｖ１＝1.25Ｖ、トランジスタＱ１１の電流増幅率
βQ１１＝５、トランジスタＱ２の電流増幅率βQ 2＝５
０、抵抗Ｒ１＝87.5ＫΩ、抵抗Ｒ２＝62.5ＫΩである。
電圧レギュレータ回路の回路図、(b)はその出力特性を
示す図である。このように、図３の(b)のトランジスタ
Ｑ１を２個のトランジスタＱ１１，Ｑ１２によるダーン
リントン接続の構成に代え、電流源２１ａの電流を比較
的大きな３０μＡに設定することによって、所望のロー
ドレギュレーションの出力特性を得ている。ただし、基
準電圧Ｖ１＝1.25Ｖ、トランジスタＱ１１の電流増幅率
βQ１１＝５、トランジスタＱ２の電流増幅率βQ 2＝５
０、抵抗Ｒ１＝87.5ＫΩ、抵抗Ｒ２＝62.5ＫΩである。
【０００９】
【発明が解決しようとする課題】ところで、定電圧レギ
ュレータ回路が電池駆動の小型移動体機器等の電源回路
として使用される場合は、低消費電力の観点から特に無
負荷時や軽負荷時の消費電流に注意が必要である。
ュレータ回路が電池駆動の小型移動体機器等の電源回路
として使用される場合は、低消費電力の観点から特に無
負荷時や軽負荷時の消費電流に注意が必要である。
【００１０】しかしながら、上記したように、ロードレ
ギュレーション確保のために電流源２１ａの電流を増大
させることは、負荷電流が少ない場合や無負荷の場合に
は、無駄な電流が流れることとなる。
ギュレーション確保のために電流源２１ａの電流を増大
させることは、負荷電流が少ない場合や無負荷の場合に
は、無駄な電流が流れることとなる。
【００１１】本発明は以上のような点に鑑みてなされた
ものであり、その目的は、軽負荷時には低消費電流を実
現し、重負荷時でも充分なロードレギュレーションを確
保できるようにした定電圧レギュレータ回路を提供する
ことである。
ものであり、その目的は、軽負荷時には低消費電流を実
現し、重負荷時でも充分なロードレギュレーションを確
保できるようにした定電圧レギュレータ回路を提供する
ことである。
【００１２】
【課題を解決するための手段】上記目的を達成するため
の第１の発明は、出力電圧を検出する出力電圧検出回路
と、該出力電圧検出回路で検出された電圧と基準電圧と
を比較する誤差増幅部および該誤差増幅部で得られた誤
差信号を入力して前記出力電圧を制御する出力制御部か
らなる演算増幅回路と、を具部する定電圧レギュレータ
回路において、前記誤差信号に応じて前記誤差増幅部の
動作電流を加減する手段を設けて構成した。
の第１の発明は、出力電圧を検出する出力電圧検出回路
と、該出力電圧検出回路で検出された電圧と基準電圧と
を比較する誤差増幅部および該誤差増幅部で得られた誤
差信号を入力して前記出力電圧を制御する出力制御部か
らなる演算増幅回路と、を具部する定電圧レギュレータ
回路において、前記誤差信号に応じて前記誤差増幅部の
動作電流を加減する手段を設けて構成した。
【００１３】第２の発明は、第１の発明において、前記
出力制御部を、前記誤差増幅部の出力信号により制御さ
れる第１のトランジスタと、該第１のトランジスタによ
り制御され出力電圧を制御するシリーズ制御用の第２の
トランジスタとから構成し、かつ、前記出力電圧が増大
する方向に前記第１、第２のトランジスタが制御される
とき、前記第１のトランジスタのベース・エミッタ間電
圧に応じて前記動作電流を増大する方向に制御するよう
に構成した。
出力制御部を、前記誤差増幅部の出力信号により制御さ
れる第１のトランジスタと、該第１のトランジスタによ
り制御され出力電圧を制御するシリーズ制御用の第２の
トランジスタとから構成し、かつ、前記出力電圧が増大
する方向に前記第１、第２のトランジスタが制御される
とき、前記第１のトランジスタのベース・エミッタ間電
圧に応じて前記動作電流を増大する方向に制御するよう
に構成した。
【００１４】第３の発明は、第２の発明において、前記
第２のトランジスタをPNPトランジスタとし、前記第１
のトランジスタを複数のNPNトランジスタからなるダー
リントン接続回路に置換し、該ダーリントン接続回路の
最終段のトランジスタのベース・エミッタ間電圧を電圧
／電流変換回路で電流信号に変換し、該変換した電流信
号を前記誤差増幅部の電流源の電流に加算するように構
成した。
第２のトランジスタをPNPトランジスタとし、前記第１
のトランジスタを複数のNPNトランジスタからなるダー
リントン接続回路に置換し、該ダーリントン接続回路の
最終段のトランジスタのベース・エミッタ間電圧を電圧
／電流変換回路で電流信号に変換し、該変換した電流信
号を前記誤差増幅部の電流源の電流に加算するように構
成した。
【００１５】
【発明の実施の形態】図１は本発明の実施の形態のレギ
ュレータ回路を示す図で、その(a)はブロック図、(b)は
具体的な回路図である。図３に示したものと同じものに
は同じ符号を付けている。１１は本発明の演算増幅器で
あり、図３に示した演算増幅器２１と同じように、出力
制御部を構成するトランジスタＱ１，Ｑ２、および誤差
増幅部１１ｂを構成するトランジスタＱ３〜Ｑ６と電流
がIbiasの電流源１１ａを有する。
ュレータ回路を示す図で、その(a)はブロック図、(b)は
具体的な回路図である。図３に示したものと同じものに
は同じ符号を付けている。１１は本発明の演算増幅器で
あり、図３に示した演算増幅器２１と同じように、出力
制御部を構成するトランジスタＱ１，Ｑ２、および誤差
増幅部１１ｂを構成するトランジスタＱ３〜Ｑ６と電流
がIbiasの電流源１１ａを有する。
【００１６】１１ｃはトランジスタＱ１のベース電圧を
電流に変換する電圧／電流変換回路である。この変換回
路１１ｃは、図１の(b)に示すように、トランジスタＱ
１を電流増幅率を大きくするためにトランジスタＱ１
１，Ｑ１２のダーリントン接続の構成に代えた上で、そ
のトランジスタＱ１１のベースとエミッタ間に抵抗Ｒ３
とトランジスタＱ７の直列回路を接続し、そのトランジ
スタＱ７とカレントミラーを構成するようにしたトラン
ジスタＱ８により変換電流を取り出し、差動接続のトラ
ンジスタＱ３，Ｑ４の共通エミッタに、電流源１１ａの
電流に加算する形で供給するようにしている。
電流に変換する電圧／電流変換回路である。この変換回
路１１ｃは、図１の(b)に示すように、トランジスタＱ
１を電流増幅率を大きくするためにトランジスタＱ１
１，Ｑ１２のダーリントン接続の構成に代えた上で、そ
のトランジスタＱ１１のベースとエミッタ間に抵抗Ｒ３
とトランジスタＱ７の直列回路を接続し、そのトランジ
スタＱ７とカレントミラーを構成するようにしたトラン
ジスタＱ８により変換電流を取り出し、差動接続のトラ
ンジスタＱ３，Ｑ４の共通エミッタに、電流源１１ａの
電流に加算する形で供給するようにしている。
【００１７】さて、負荷電流が増大すると、出力電圧検
出回路１３の検出電圧ＶＲが低下するので、ＶＲ＜Ｖ１
となり、誤差増幅部１１ｂの出力電圧が増大し、トラン
ジスタＱ１（Ｑ１１とＱ１２）のベース・エミッタ間電
圧が大きくなってコレクタ電流が増す。このため、トラ
ンジスタＱ２のベース電流が大きくなって、出力電圧Ｖ
ｏが増大する方向に制御が行われる。
出回路１３の検出電圧ＶＲが低下するので、ＶＲ＜Ｖ１
となり、誤差増幅部１１ｂの出力電圧が増大し、トラン
ジスタＱ１（Ｑ１１とＱ１２）のベース・エミッタ間電
圧が大きくなってコレクタ電流が増す。このため、トラ
ンジスタＱ２のベース電流が大きくなって、出力電圧Ｖ
ｏが増大する方向に制御が行われる。
【００１８】また同時に、抵抗Ｒ３を流れる電流も増大
するので、トランジスタＱ８のコレクタ電流ＩCQ8も増
大し、誤差増幅部１１ｂの動作電流である「Ibias＋Ｉ
CQ8」も大きくなる。
するので、トランジスタＱ８のコレクタ電流ＩCQ8も増
大し、誤差増幅部１１ｂの動作電流である「Ibias＋Ｉ
CQ8」も大きくなる。
【００１９】すなわち、本発明では、トランジスタＱ１
１のベース・エミッタ間電圧（ＶBE Q11）を監視して、
予め設定した電流Ibiasに負荷状態によって変化する電
流ＩCQ 8を加算する動作を行う。
１のベース・エミッタ間電圧（ＶBE Q11）を監視して、
予め設定した電流Ibiasに負荷状態によって変化する電
流ＩCQ 8を加算する動作を行う。
【００２０】 ＶBEQ11＝ＶT・Ln・ＩＣQ11／ＩＳQ11 ・・・(5) の関係があるので、負荷電流が増大すると「Ibias＋Ｉ
CQ8」が増加し、利得Ｇの低下が抑制されロードレギュ
レーションの劣化を防止することができる。ＩＣQ1 1は
トランジスタＱ１１のコレクタ電流、ＩＳQ11はトラン
ジスタＱ１１のコレクタ飽和電流である。
CQ8」が増加し、利得Ｇの低下が抑制されロードレギュ
レーションの劣化を防止することができる。ＩＣQ1 1は
トランジスタＱ１１のコレクタ電流、ＩＳQ11はトラン
ジスタＱ１１のコレクタ飽和電流である。
【００２１】なお、電圧／電流変換回路１１ｃによるル
ープが正帰還を構成するため、この正帰還により定電圧
レギュレータ全体の帰還利得が正帰還となってしまわな
いように、電圧／電流変換回路１１ｃの定数を設定する
必要がある。
ープが正帰還を構成するため、この正帰還により定電圧
レギュレータ全体の帰還利得が正帰還となってしまわな
いように、電圧／電流変換回路１１ｃの定数を設定する
必要がある。
【００２２】図２は本発明の定電圧レギュレータ回路に
おいて電流源１１ａの電流Ibiasを小さな１０μＡに設
定し、抵抗Ｒ１＝87.5ＫΩ、抵抗Ｒ２＝62.5ＫΩ、抵抗
Ｒ３＝100ＫΩ、トランジスタＱ２の電流増幅率βQ2＝5
0、トランジスタＱ１１の電流増幅率βQ11＝５、トラン
ジスタＱ８の電流増幅率βQ8＝６、基準電圧Ｖ１＝1.25
Ｖに設定したときの特性を示す図である。
おいて電流源１１ａの電流Ibiasを小さな１０μＡに設
定し、抵抗Ｒ１＝87.5ＫΩ、抵抗Ｒ２＝62.5ＫΩ、抵抗
Ｒ３＝100ＫΩ、トランジスタＱ２の電流増幅率βQ2＝5
0、トランジスタＱ１１の電流増幅率βQ11＝５、トラン
ジスタＱ８の電流増幅率βQ8＝６、基準電圧Ｖ１＝1.25
Ｖに設定したときの特性を示す図である。
【００２３】まず、(a)は出力特性を示す図であり、広
範囲な負荷電流に亘ってロードレギュレーションが確保
されている。また、(b)は誤差増幅部１１ｂの動作電流
の一部である電流ICQ8と抵抗Ｒ３を流れる電流ＩR3を加
算した電流「ICQ8＋ＩR3」の特性図であり、負荷電流が
少ないときはきわめて少なくなっている。
範囲な負荷電流に亘ってロードレギュレーションが確保
されている。また、(b)は誤差増幅部１１ｂの動作電流
の一部である電流ICQ8と抵抗Ｒ３を流れる電流ＩR3を加
算した電流「ICQ8＋ＩR3」の特性図であり、負荷電流が
少ないときはきわめて少なくなっている。
【００２４】このように、図３、図４に示した従来の回
路と比較して、電流源１１ａの電流Ibiasを小さな値に
設定できるので、軽負荷時や無負荷時の消費電流を極め
て小さくすることができ、また重負荷時には加算電流Ｉ
CQ8が増大するので、ロードレギュレーションが悪くな
ることはない。
路と比較して、電流源１１ａの電流Ibiasを小さな値に
設定できるので、軽負荷時や無負荷時の消費電流を極め
て小さくすることができ、また重負荷時には加算電流Ｉ
CQ8が増大するので、ロードレギュレーションが悪くな
ることはない。
【００２５】
【発明の効果】以上から本発明によれば、負荷電流の大
小に応じて誤差増幅部の動作電流を加減するため、軽負
荷時には消費電流を低減し、重負荷時には充分な動作電
流を供給して充分なロードレギュレーションを確保する
ことができる。
小に応じて誤差増幅部の動作電流を加減するため、軽負
荷時には消費電流を低減し、重負荷時には充分な動作電
流を供給して充分なロードレギュレーションを確保する
ことができる。
【図１】 本発明の定電圧レギュレータ回路を示す図
で、(a)はブロック図、(b)は回路図である。
で、(a)はブロック図、(b)は回路図である。
【図２】 本発明の定電圧レギュレータ回路の特性を示
す図で、(a)は出力特性図、(b)は誤差増幅部のトランジ
スタＱ８のコレクタ電流と抵抗Ｒ３を流れる電流を加算
した電流の特性図である。
す図で、(a)は出力特性図、(b)は誤差増幅部のトランジ
スタＱ８のコレクタ電流と抵抗Ｒ３を流れる電流を加算
した電流の特性図である。
【図３】 従来の定電圧レギュレータ回路を示す図で、
(a)はブロック図、(b)は回路図である。
(a)はブロック図、(b)は回路図である。
【図４】 (a)は改善を施した従来の定電圧レギュレー
タ回路の回路図、(b)はその出力特性図である。
タ回路の回路図、(b)はその出力特性図である。
１１：演算増幅器、１１ａ：電流源、１１ｂ：誤差増幅
部、１１ｃ：電圧／電流変換回路、１２：基準電圧発生
回路、１３：出力電圧検出回路。
部、１１ｃ：電圧／電流変換回路、１２：基準電圧発生
回路、１３：出力電圧検出回路。
Claims (3)
- 【請求項１】出力電圧を検出する出力電圧検出回路と、
該出力電圧検出回路で検出された電圧と基準電圧とを比
較する誤差増幅部および該誤差増幅部で得られた誤差信
号を入力して前記出力電圧を制御する出力制御部からな
る演算増幅回路と、を具部する定電圧レギュレータ回路
において、 前記誤差信号に応じて前記誤差増幅部の動作電流を加減
する手段を設けたことを特徴とする定電圧レギュレータ
回路。 - 【請求項２】前記出力制御部を、前記誤差増幅部の出力
信号により制御される第１のトランジスタと、該第１の
トランジスタにより制御され出力電圧を制御するシリー
ズ制御用の第２のトランジスタとから構成し、 かつ、前記出力電圧が増大する方向に前記第１、第２の
トランジスタが制御されるとき、前記第１のトランジス
タのベース・エミッタ間電圧に応じて前記動作電流を増
大する方向に制御するようにしたことを特徴とする請求
項１に記載の定電圧レギュレータ回路。 - 【請求項３】前記第２のトランジスタをPNPトランジス
タとし、前記第１のトランジスタを複数のNPNトランジ
スタからなるダーリントン接続回路に置換し、該ダーリ
ントン接続回路の最終段のトランジスタのベース・エミ
ッタ間電圧を電圧／電流変換回路で電流信号に変換し、
該変換した電流信号を前記誤差増幅部の電流源の電流に
加算するようにしたことを特徴とする請求項２に記載の
定電圧レギュレータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10239678A JP2000066745A (ja) | 1998-08-26 | 1998-08-26 | 定電圧レギュレータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10239678A JP2000066745A (ja) | 1998-08-26 | 1998-08-26 | 定電圧レギュレータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000066745A true JP2000066745A (ja) | 2000-03-03 |
Family
ID=17048291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10239678A Pending JP2000066745A (ja) | 1998-08-26 | 1998-08-26 | 定電圧レギュレータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000066745A (ja) |
Cited By (6)
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| JP2003015750A (ja) * | 2001-05-01 | 2003-01-17 | Agere Systems Guardian Corp | 低静止電流増幅器のための動的入力段バイアス |
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-
1998
- 1998-08-26 JP JP10239678A patent/JP2000066745A/ja active Pending
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