JP2006301946A

JP2006301946A - 定電圧電源回路及び定電圧電源回路の制御方法

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Publication number: JP2006301946A
Application number: JP2005122625A
Authority: JP
Inventors: Toshihisa Nagata; 敏久永田
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2005-04-20
Filing date: 2005-04-20
Publication date: 2006-11-02
Anticipated expiration: 2025-04-20
Also published as: JP4486545B2

Abstract

【課題】定電圧電源回路が起動したときに大きな電圧ノイズの発生を防止することができる定電圧電源回路を得る。
【解決手段】定電圧電源回路１が起動した時点から定格電圧を出力端子ＯＵＴから出力するまでの間、ＮＭＯＳトランジスタＭ１０のゲートには制御回路１５からハイレベルの信号ＳＡが入力され、この期間は、ＮＭＯＳトランジスタＭ１０がオンするため、ＮＭＯＳトランジスタＭ９のドレイン・ソース間を短絡し、ＮＭＯＳトランジスタＭ８のドレイン電流ｉｄ８をＰＭＯＳトランジスタＭ２のバイアス電流に追加するようにした。
【選択図】図１

Description

本発明は、定電圧電源回路の出力電流の増加に応じて、定電圧電源回路を構成する各種回路に供給しているバイアス電流を増やすようにした定電圧電源回路及び定電圧電源回路の制御方法に関し、特に、出力電圧が所定の電圧以下の場合に前記バイアス電流を減少させる構成をなし、起動時に不要な高電圧ノイズを出力させないようにした定電圧電源回路及び定電圧電源回路の制御方法に関する。

定電圧電源回路の出力電圧の変動に対する応答速度を改善するためには、定電圧電源回路を構成している誤差増幅回路等の回路に供給するバイアス電流を増やす方法や、メインの帰還ループとは別に、高速応答可能な第２の帰還ループを備え、両方の帰還ループによって出力電圧の制御を行う方法が知られている。
誤差増幅回路のバイアス電流を増やす方法は、定電圧電源回路の消費電流が増加するため、バイアス電流の増加量にはおのずと限界があった。そこで、定電圧電源回路の出力電流に比例したバイアス電流を誤差増幅回路に供給することで、高速応答と低消費電流の両方を実現した回路があった（例えば、特許文献１参照。）。

図１１は、従来の定電圧電源回路の例を示した回路図である。
図１１において、定電圧電源回路１００は、所定の基準電圧Ｖｒｅｆを生成して出力する基準電圧発生回路１０２と、出力電圧Ｖｏｕｔを分圧して分圧電圧ＶＦＢを生成し出力する出力電圧検出用の抵抗Ｒ１０１，Ｒ１０２と、ゲートに入力された信号に応じて出力端子ＯＵＴに出力する電流ｉｏの制御を行うＰＭＯＳトランジスタからなる出力トランジスタＭ１０１と、分圧電圧ＶＦＢが基準電圧Ｖｒｅｆになるように出力トランジスタＭ１０１の動作制御を行う第１誤差増幅回路１０３と、出力電流ｉｏに応じて第１誤差増幅回路１０３のバイアス電流を調整するバイアス電流調整回路１０４と、出力電流ｉｏが所定の過電流保護電流値以上になると出力電圧Ｖｏｕｔを低下させながら出力電流を減少させる、いわゆるフの字の出力電圧−出力電流特性になるようにする過電流保護回路１０５とを備えている。

このような構成において、出力電流ｉｏが所定の過電流保護電流値未満の場合は、ＮＭＯＳトランジスタＭ１０９のソース電圧は、ＮＭＯＳトランジスタＭ１０８のドレイン電圧であり、該電圧はＮＭＯＳトランジスタＭ１０８のゲート電圧とほぼ等しい電圧になっており、この状態ではＮＭＯＳトランジスタＭ１０９はオンした状態になっている。このため、ＮＭＯＳトランジスタＭ１０８のドレイン電流はＰＭＯＳトランジスタＭ１０２のバイアス電流になっていることから、演算増幅器Ａ１０１と共にＰＭＯＳトランジスタＭ１０２のバイアス電流は出力電流ｉｏの増加に比例して増加する。この結果、出力電圧Ｖｏｕｔの変動に対する第１誤差増幅回路１０３の応答速度は、出力電流ｉｏが大きくなるほど速くなる。

次に、出力電流ｉｏが前記所定の過電流保護電流値以上になり、過電流保護回路１０５が作動して出力電圧Ｖｏｕｔが低下すると、ＮＭＯＳトランジスタＭ１０９のゲート電圧も低下する。出力電圧Ｖｏｕｔが所定の電圧まで低下するとＮＭＯＳトランジスタＭ１０９はオフし、ＰＭＯＳトランジスタＭ１０２のバイアス電流の内、出力電流ｉｏに比例した分の電流がカットされ、定電流源１１２からのバイアス電流のみになる。このため、ＰＭＯＳトランジスタＭ１０２の出力トランジスタＭ１０１に対するドライブ能力が小さくなり、ＰＭＯＳトランジスタＭ１０４のドライブ能力が小さくても出力電流ｉｏを、所定の短絡電流まで確実に減少させることができる。
特開平３−１５８９１２号公報

しかしながら、図１１の回路では、定電圧電源回路１００が起動した際、出力電圧Ｖｏｕｔが所定値に達した時点で、ＮＭＯＳトランジスタＭ１０９がオフからオンに切り替わるため、ＰＭＯＳトランジスタＭ１０２のバイアス電流にＮＭＯＳトランジスタＭ１０８のドレイン電流が加わり、図１２に示すように、出力電圧Ｖｏｕｔに定格電圧を超えるような大きな電圧ノイズが発生するという問題があった。

本発明は、上記のような問題を解決するためになされたものであり、定電圧電源回路が起動したときに大きな電圧ノイズの発生を防止することができる定電圧電源回路を得ることを目的とする。

この発明に係る定電圧電源回路は、入力端子に入力された入力電圧を所定の定電圧に変換して出力端子から出力する定電圧電源回路において、
入力された制御信号に応じた電流を前記入力端子から前記出力端子に出力する出力トランジスタと、
所定の基準電圧を生成して出力する基準電圧発生回路部と、
前記出力端子の電圧の検出を行い、該検出した電圧に比例した電圧を生成して出力する出力電圧検出回路部と、
前記比例電圧が前記基準電圧になるように前記出力トランジスタの動作制御を行う、所定のバイアス電流が供給された誤差増幅回路部と、
前記出力トランジスタから出力される電流に応じたバイアス電流を該誤差増幅回路部に供給し、前記出力端子の電圧が所定値まで低下すると、前記誤差増幅回路部に対するバイアス電流の供給を停止するバイアス電流調整回路部と、
前記出力端子の電圧が定格電圧であるときの該出力端子から出力される出力電流が所定の過電流保護電流値以上になると、前記出力トランジスタに対して、前記出力端子の電圧を低下させると共に該出力電流を低下させ該出力端子の電圧が接地電圧まで低下すると該出力端子から所定の短絡電流を出力させるように動作制御を行う過電流保護回路部と、
を備え、
前記バイアス電流調整回路部は、定電圧電源回路の起動時に、所定の期間、前記出力トランジスタから出力される電流に応じたバイアス電流を前記出力端子の電圧に関係なく前記誤差増幅回路部に供給するものである。

具体的には、前記所定の期間は、定電圧電源回路が起動してから出力端子の電圧が所定の定格電圧になるまでの時間以上である。

また、前記バイアス電流調整回路部は、定電圧電源回路を起動させるための所定の信号が入力されると、所定の期間、前記出力トランジスタから出力される電流に応じたバイアス電流を前記出力端子の電圧に関係なく前記誤差増幅回路部に供給するようにした。

また、前記バイアス電流調整回路部は、電源供給が開始されると、所定の期間、前記出力トランジスタから出力される電流に応じたバイアス電流を前記出力端子の電圧に関係なく前記誤差増幅回路部に供給するようにしてもよい。

また、前記バイアス電流調整回路部は、
制御電極が前記出力トランジスタの制御電極に接続され、電流入力端が前記出力トランジスタと共に前記入力端子に接続された、出力トランジスタから出力される電流に比例した電流を出力する、該出力トランジスタからの出力電流を検出するための電流検出トランジスタと、
該電流検出トランジスタの出力電流に比例したバイアス電流を前記誤差増幅回路部に供給するカレントミラー回路と、
前記出力端子の電圧が前記所定値まで低下すると、該カレントミラー回路に対して、前記誤差増幅回路部へのバイアス電流の供給を停止させる電流供給制御回路と、
を備え、
前記電流供給制御回路は、定電圧電源回路の起動時に、所定の期間、前記出力トランジスタから出力される電流に応じたバイアス電流を前記出力端子の電圧に関係なく前記誤差増幅回路部に供給するようにした。

また、前記誤差増幅回路部は、
前記比例電圧と前記基準電圧との差電圧を増幅する演算増幅器と、
該演算増幅器の出力信号を増幅して前記出力トランジスタの制御電極に制御信号を出力する第１トランジスタと、
前記演算増幅器及び該第１トランジスタにそれぞれ所定のバイアス電流を供給する定電流回路と、
を備え、
前記バイアス電流調整回路部は、定電圧電源回路の起動時に、所定の期間、前記出力トランジスタから出力される電流に応じたバイアス電流を前記出力端子の電圧に関係なく前記演算増幅器及び／又は前記第１トランジスタに供給するようにした。

また、前記誤差増幅回路部は、
前記比例電圧と前記基準電圧との差電圧を増幅して前記出力トランジスタの制御電極に制御信号を出力する演算増幅器と、
該演算増幅器に所定のバイアス電流を供給する定電流回路と、
を備え、
前記バイアス電流調整回路部は、定電圧電源回路の起動時に、所定の期間、前記出力トランジスタから出力される電流に応じたバイアス電流を前記出力端子の電圧に関係なく該演算増幅器に供給するようにした。

また、前記誤差増幅回路部は、前記比例電圧が前記基準電圧になるように前記出力トランジスタの動作制御を同時に行う、特性の異なった第１誤差増幅回路及び第２誤差増幅回路で構成され、前記バイアス電流調整回路部は、定電圧電源回路の起動時に、所定の期間、前記出力トランジスタから出力される電流に応じたバイアス電流を前記出力端子の電圧に関係なく、第１誤差増幅回路及び第２誤差増幅回路の少なくとも一方に供給するようにした。

この場合、前記第１誤差増幅回路は、直流利得が前記第２誤差増幅回路よりも大きい。

また、前記第２誤差増幅回路は、前記出力端子の電圧変動に対する応答速度が前記第１誤差増幅回路よりも速い。

また、この発明に係る定電圧電源回路の制御方法は、入力された制御信号に応じた電流を入力端子から出力端子に出力する出力トランジスタと、
所定の基準電圧を生成すると共に前記出力端子の電圧に比例した電圧を生成し、１つ以上の誤差増幅回路によって該基準電圧と該比例電圧との差分を増幅して前記出力トランジスタの制御電極に出力する出力電圧制御部と、
を備えた、
前記入力端子に入力された入力電圧を所定の定電圧に変換して前記出力端子から出力する定電圧電源回路の制御方法において、
前記出力トランジスタから出力される電流に応じたバイアス電流を前記誤差増幅回路に供給し、前記出力端子の電圧が所定値まで低下すると、前記誤差増幅回路に対する該バイアス電流の供給を停止し、定電圧電源回路の起動時には、所定の期間、前記出力トランジスタから出力される電流に応じたバイアス電流を前記出力端子の電圧に関係なく前記誤差増幅回路に供給するようにした。

本発明の定電圧電源回路によれば、定電圧電源回路の起動時に、所定の期間、前記出力トランジスタから出力される電流に応じたバイアス電流を前記出力端子の電圧に関係なく前記誤差増幅回路部に供給するようにしたことから、定電圧電源回路の起動時に発生していた大きな電圧ノイズを抑制することができる。

また、本発明の定電圧電源回路の制御方法によれば、前記出力トランジスタから出力される電流に応じたバイアス電流を前記誤差増幅回路に供給し、前記出力端子の電圧が所定値まで低下すると、前記誤差増幅回路に対する該バイアス電流の供給を停止し、定電圧電源回路の起動時には、所定の期間、前記出力トランジスタから出力される電流に応じたバイアス電流を前記出力端子の電圧に関係なく前記誤差増幅回路に供給するようにしたことから、定電圧電源回路の起動時に発生していた大きな電圧ノイズを抑制することができる。

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における定電圧電源回路の回路例を示した図である。
図１において、定電圧電源回路１は、入力端子ＩＮに入力された入力電圧Ｖｉｎから所定の定電圧を生成し出力電圧Ｖｏｕｔとして出力端子ＯＵＴから出力する。出力端子ＯＵＴから出力された出力電圧Ｖｏｕｔは、出力端子ＯＵＴに接続された負荷１０に供給される。なお、定電圧電源回路１は、１つのＩＣに集積されるようにしてもよい。

定電圧電源回路１は、所定の基準電圧Ｖｒｅｆを生成して出力する基準電圧発生回路２と、出力電圧Ｖｏｕｔを分圧して分圧電圧ＶＦＢを生成し出力する出力電圧検出用の抵抗Ｒ１，Ｒ２と、ゲートに入力された信号に応じて出力端子ＯＵＴに出力する電流ｉｏの制御を行うＰＭＯＳトランジスタからなる出力トランジスタＭ１と、分圧電圧ＶＦＢが基準電圧Ｖｒｅｆになるように出力トランジスタＭ１の動作制御を行う第１誤差増幅回路３と、出力電流ｉｏに応じて第１誤差増幅回路３のバイアス電流を調整するバイアス電流調整回路４と、出力電流ｉｏが所定の過電流保護電流値以上になると出力電圧Ｖｏｕｔを低下させながら出力電流ｉｏを減少させる、いわゆるフの字の出力電圧−出力電流特性になるようにする過電流保護回路５とを備えている。なお、基準電圧発生回路２は基準電圧発生回路部を、抵抗Ｒ１，Ｒ２は出力電圧検出回路部を、第１誤差増幅回路３は誤差増幅回路部を、バイアス電流調整回路４はバイアス電流調整回路部を、過電流保護回路５は過電流保護回路部をそれぞれなす。また、基準電圧発生回路２、抵抗Ｒ１，Ｒ２及び第１誤差増幅回路３は出力電圧制御部をなす。

第１誤差増幅回路３は、演算増幅器Ａ１、ＰＭＯＳトランジスタＭ２及び定電流源１１，１２で構成され、バイアス電流調整回路４は、ＰＭＯＳトランジスタＭ５、ＮＭＯＳトランジスタＭ６〜Ｍ１０及びＮＭＯＳトランジスタＭ１０の動作制御を行う制御回路１５で構成され、過電流保護回路５は、演算増幅器Ａ２、ＰＭＯＳトランジスタＭ３，Ｍ４及び抵抗Ｒ３，Ｒ４で構成されている。なお、ＰＭＯＳトランジスタＭ５は電流検出トランジスタを、ＮＭＯＳトランジスタＭ９，Ｍ１０及び制御回路１５はバイアス電流制御回路を、定電流源１１，１２は定電流回路をそれぞれなす。また、ＰＭＯＳトランジスタＭ２は第１トランジスタをなす。
入力端子ＩＮと出力端子ＯＵＴとの間には出力トランジスタＭ１が接続され、出力端子ＯＵＴと接地電圧との間には抵抗Ｒ１及びＲ２が直列に接続されている。

第１誤差増幅回路３において、入力端子ＩＮと接地電圧との間にはＰＭＯＳトランジスタＭ２と定電流源１２が直列に接続されており、ＰＭＯＳトランジスタＭ２は定電流源１２から所定のバイアス電流が供給されている。
ＰＭＯＳトランジスタＭ２と定電流源１２との接続部は出力トランジスタＭ１のゲートに接続されている。演算増幅器Ａ１において、出力端はＰＭＯＳトランジスタＭ２のゲートに接続され、反転入力端には分圧電圧ＶＦＢが入力され、非反転入力端には基準電圧Ｖｒｅｆが入力されている。また、演算増幅器Ａ１は、定電流源１１から所定のバイアス電流が供給されている。

バイアス電流調整回路４において、ＰＭＯＳトランジスタＭ５のソースは入力端子ＩＮに接続され、ＰＭＯＳトランジスタＭ５のゲートは出力トランジスタＭ１のゲートに接続されている。ＮＭＯＳトランジスタＭ６〜Ｍ８はカレントミラー回路を形成しており、ＰＭＯＳトランジスタＭ５のドレインと接地電圧との間にＮＭＯＳトランジスタＭ６が接続されている。ＮＭＯＳトランジスタＭ６〜Ｍ８の各ゲートは接続され、該接続部はＮＭＯＳトランジスタＭ６のドレインに接続されている。ＮＭＯＳトランジスタＭ７は、定電流源１１に並列に接続され、ＮＭＯＳトランジスタＭ８及びＭ９の直列回路は、定電流源１２に並列に接続されている。

ＮＭＯＳトランジスタＭ９のゲートには分圧電圧ＶＦＢが入力されている。また、ＮＭＯＳトランジスタＭ１０は、ＮＭＯＳトランジスタＭ９に並列に接続され、制御回路１５は、外部からＣＥ端子に入力されたチップイネーブル信号ＣＥに応じてＮＭＯＳトランジスタＭ１０のスイッチング制御を行う。なお、図１では、チップイネーブル信号ＣＥは、制御回路１５にだけ入力されるようになっているが、定電圧電源回路１の少なくとも演算増幅器Ａ１にチップイネーブル信号ＣＥが入力されており（図示せず）、チップイネーブル信号ＣＥがイネーブルになると定電圧電源回路１が起動する。

次に、過電流保護回路５において、ＰＭＯＳトランジスタＭ３のソースは入力端子ＩＮに接続され、ＰＭＯＳトランジスタＭ３のゲートは出力トランジスタＭ１のゲートに接続されている。ＰＭＯＳトランジスタＭ３のドレインと接地電圧との間には抵抗Ｒ４が接続され、ＰＭＯＳトランジスタＭ３と抵抗Ｒ４との接続部は演算増幅器Ａ２の反転入力端に接続されている。演算増幅器Ａ２の非反転入力端には分圧電圧ＶＦＢが入力され、演算増幅器Ａ２の出力端はＰＭＯＳトランジスタＭ４のゲートに接続されている。ＰＭＯＳトランジスタＭ４は、入力端子ＩＮと出力トランジスタＭ１のゲートとの間に接続され、入力端子ＩＮとＰＭＯＳトランジスタＭ４のゲートとの間には抵抗Ｒ３が接続されている。

このような構成において、第１誤差増幅回路３は、演算増幅器Ａ１に入力された分圧電圧ＶＦＢが基準電圧Ｖｒｅｆになるように、出力トランジスタＭ１の動作を制御する。出力電流ｉｏが増加すると、出力トランジスタＭ１の出力電流に比例した電流を出力するＰＭＯＳトランジスタＭ５のドレイン電流ｉｄ５も増加する。該ドレイン電流ｉｄ５はＮＭＯＳトランジスタＭ６のドレイン電流になっていることから、ドレイン電流ｉｄ５が増加すると、ＮＭＯＳトランジスタＭ６とカレントミラー回路を構成しているＮＭＯＳトランジスタＭ７及びＭ８の各ドレイン電流ｉｄ７，ｉｄ８もそれぞれ増加する。

出力電流ｉｏが所定の過電流保護電流値未満の場合は、ＮＭＯＳトランジスタＭ９のソース電圧は、ＮＭＯＳトランジスタＭ８のドレイン電圧であり、該電圧はＮＭＯＳトランジスタＭ８のゲート電圧とほぼ等しい電圧になっており、この状態ではＮＭＯＳトランジスタＭ９はオンした状態になっている。このため、ＮＭＯＳトランジスタＭ８のドレイン電流ｉｄ８はＰＭＯＳトランジスタＭ２のバイアス電流になっていることから、演算増幅器Ａ１及びＰＭＯＳトランジスタＭ２の各バイアス電流は出力電流ｉｏの増加に比例して増加する。この結果、出力電圧Ｖｏｕｔの変動に対する第１誤差増幅回路３の応答速度は、出力電流ｉｏが大きくなるほど速くなる。

次に、ＰＭＯＳトランジスタＭ３は、出力トランジスタＭ１の出力電流に比例した電流を出力し、出力電流ｉｏが前記所定の過電流保護電流値以上になると、抵抗Ｒ４による電圧降下が分圧電圧ＶＦＢを超える。すると、演算増幅器Ａ２の出力電圧が低下し、ＰＭＯＳトランジスタＭ４はオンして導通し、出力トランジスタＭ１のゲート電圧の低下を抑え、出力電圧Ｖｏｕｔを低下させると共に出力電流ｉｏを減少させ、出力端子ＯＵＴが短絡すると、所定の短絡電流値まで出力電流ｉｏを減少させ、定電圧電源回路１及び負荷１０を過電流から保護する。

一方、出力電圧Ｖｏｕｔが低下すると、ＮＭＯＳトランジスタＭ９のゲート電圧も低下する。出力電圧Ｖｏｕｔが所定の電圧まで低下するとＮＭＯＳトランジスタＭ９はオフし、ＰＭＯＳトランジスタＭ２のバイアス電流の内、出力電流ｉｏに比例した分のバイアス電流がカットされ、定電流源１２からのバイアス電流のみになる。このため、第１誤差増幅回路３の出力トランジスタＭ１に対するドライブ能力が小さくなり、ＰＭＯＳトランジスタＭ４のドライブ能力が小さくても出力電流ｉｏを、所定の短絡電流値まで確実に減少させることができる。

ここで、ＮＭＯＳトランジスタＭ１０と制御回路１５の動作について説明する。
定電圧電源回路１が起動した時点から定格電圧を出力端子ＯＵＴから出力するまでの間、ＮＭＯＳトランジスタＭ１０のゲートには制御回路１５からハイレベルの信号ＳＡが入力されている。この期間は、ＮＭＯＳトランジスタＭ１０がオンするため、ＮＭＯＳトランジスタＭ９のドレイン・ソース間を短絡し、ＮＭＯＳトランジスタＭ８のドレイン電流ｉｄ８をＰＭＯＳトランジスタＭ２のバイアス電流に追加することができる。このため、定電圧電源回路１の起動途中でＰＭＯＳトランジスタＭ２のバイアス電流が急に増加して出力電圧Ｖｏｕｔに大きな電圧ノイズが重畳することをなくすことができる。

ここで、図２は、図１の制御回路１５の回路例を示した図であり、図３は、図２の制御回路１５を使用した場合の定電圧電源回路１及び制御回路１５の各部の信号を示したタイミングチャートである。図３を参照しながら図２の回路について説明する。なお、図３でＮＯＲ回路のＶｔｈとあるのは、ＮＯＲ回路２２のしきい値電圧を示している。
図２において、制御回路１５は、インバータ２１、ＮＯＲ回路２２、定電流源２３及びコンデンサＣで構成されている。
インバータ２１の入力端はＣＥ端子に接続され、インバータＩＮＶの出力端はＮＯＲ回路２２の一方の入力端に接続され、更にインバータＩＮＶの出力端と接地電圧との間にはコンデンサＣが接続されている。

ＮＯＲ回路２２の他方の入力端はＣＥ端子に接続されている。ＣＥ端子には、ＣＰＵ等で構成されたコントロール回路（図示せず）から、定電圧電源回路１の動作を停止させる場合はハイレベルで、定電圧電源回路１を作動させる場合はローレベルの信号が送られてくる。このため、定電圧電源回路１が起動する直前までは、インバータ２１の出力端はローレベルとなり、コンデンサＣの電圧は０Ｖである。定電圧電源回路１の起動開始と同時にインバータ２１の出力信号は信号レベルが反転することから、コンデンサＣは、インバータ２１の出力信号で充電される。

インバータ２１の電源入力端と入力電圧Ｖｉｎとの間には、定電流源２３が接続されており、コンデンサＣは定電流源２３からの所定の定電流で充電され、コンデンサＣの電圧ＶＣは図３に示すように上昇する。コンデンサＣの電圧ＶＣがＮＯＲ回路２２のしきい値電圧になると、ＮＯＲ回路２２の出力信号ＳＡはハイレベルからローレベルに反転する。ＮＯＲ回路２２の出力信号ＳＡがハイレベルで維持している期間を定電圧電源回路１が定格電圧に達する時間よりも長くなるように設定することで、定電圧電源回路１の起動の途中で、ＰＭＯＳトランジスタＭ２のバイアス電流が増加することがなくなり、定電圧電源回路１の起動途中で出力電圧Ｖｏｕｔに発生する電圧ノイズを抑制することができる。

一方、図１において、第１誤差増幅回路３のＰＭＯＳトランジスタＭ２及び定電流源１２をなくすようにしてもよく、この場合、図１の定電圧電源回路１は図４のようになる。なお、図４では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
図４における図１との相違点は、ＰＭＯＳトランジスタＭ２、定電流源１２及びＮＭＯＳトランジスタＭ８をなくすと共に、ＮＭＯＳトランジスタＭ９とＭ１０が並列に接続された並列回路をＮＭＯＳトランジスタＭ７に直列に接続したことにある。
図４において、第１誤差増幅回路３は、演算増幅器Ａ１及び定電流源１１で構成され、演算増幅器Ａ１の出力端は出力トランジスタＭ１のゲートに接続されている。

また、バイアス電流調整回路４は、ＰＭＯＳトランジスタＭ５、ＮＭＯＳトランジスタＭ６，Ｍ７，Ｍ９，Ｍ１０及び制御回路１５で構成され、ＮＭＯＳトランジスタＭ６及びＭ７はカレントミラー回路を形成している。ＮＭＯＳトランジスタＭ９とＭ７との直列回路は、定電流源１１に並列に接続され、ＮＭＯＳトランジスタＭ１０はＮＭＯＳトランジスタＭ９に並列に接続されている。
このような構成において、出力電流ｉｏが所定の過電流保護電流値未満の場合は、ＮＭＯＳトランジスタＭ９のソース電圧は、ＮＭＯＳトランジスタＭ７のドレイン電圧であり、該電圧はＮＭＯＳトランジスタＭ７のゲート電圧とほぼ等しい電圧になっており、この状態ではＮＭＯＳトランジスタＭ９はオンした状態になっている。このため、ＮＭＯＳトランジスタＭ７のドレイン電流ｉｄ７は演算増幅器Ａ１のバイアス電流になっていることから、演算増幅器Ａ１のバイアス電流は出力電流ｉｏの増加に比例して増加する。この結果、出力電圧Ｖｏｕｔの変動に対する第１誤差増幅回路３の応答速度は、出力電流ｉｏが大きくなるほど速くなる。

出力電流ｉｏが前記所定の過電流保護電流値以上になり過電流保護回路５が作動して出力電圧Ｖｏｕｔが低下すると、ＮＭＯＳトランジスタＭ９のゲート電圧も低下する。出力電圧Ｖｏｕｔが所定の電圧まで低下するとＮＭＯＳトランジスタＭ９はオフし、演算増幅器Ａ１のバイアス電流の内、出力電流ｉｏに比例した分のバイアス電流がカットされ、定電流源１１からのバイアス電流のみになる。このため、第１誤差増幅回路３の出力トランジスタＭ１に対するドライブ能力が小さくなり、ＰＭＯＳトランジスタＭ４のドライブ能力が小さくても出力電流ｉｏを、所定の短絡電流値まで確実に減少させることができる。ＮＭＯＳトランジスタＭ１０と制御回路１５の動作は、図１の場合と同様である。

前記図１及び図４では、１つの誤差増幅回路で出力トランジスタの動作制御を行う場合を示したが、直流利得ができるだけ大きくなるようにして直流特性が優れたものになるようにした第１誤差増幅回路と、出力電圧Ｖｏｕｔの変動に対して高速に応答する第２誤差増幅回路とで出力トランジスタの動作制御を同時に行う構成の定電圧電源回路に本発明を適用してもよく、このようにしたものを図５に示す。なお、図５では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。

図５における図１との相違点は、出力電圧Ｖｏｕｔの変動に対して高速に応答する第２誤差増幅回路６を追加したことにあり、これに伴って、図１の定電圧電源回路１を定電圧電源回路１ａにした。定電圧電源回路１ａは、１つのＩＣに集積されるようにしてもよい。
図５において、定電圧電源回路１ａは、基準電圧発生回路２と、出力電圧検出用の抵抗Ｒ１，Ｒ２と、出力トランジスタＭ１と、分圧電圧ＶＦＢが基準電圧Ｖｒｅｆになるように出力トランジスタＭ１の動作制御を行う第１誤差増幅回路３と、分圧電圧ＶＦＢが基準電圧Ｖｒｅｆになるように出力トランジスタＭ１の動作制御を行う、出力電圧Ｖｏｕｔの変動に対して高速に応答する第２誤差増幅回路６と、出力電流ｉｏに応じて第１誤差増幅回路３及び第２誤差増幅回路６の各バイアス電流を調整するバイアス電流調整回路４と、過電流保護回路５とを備えている。なお、第１誤差増幅回路３及び第２誤差増幅回路６は誤差増幅回路部をなす。

第２誤差増幅回路６は、演算増幅器Ａ３及び定電流源１３で構成され、演算増幅器Ａ３において、出力端は出力トランジスタＭ１のゲートに接続され、反転入力端には基準電圧Ｖｒｅｆが、非反転入力端には分圧電圧ＶＦＢがそれぞれ入力されている。また、演算増幅器Ａ３は、定電流源１３から所定のバイアス電流が供給されている。また、バイアス電流調整回路４において、ＮＭＯＳトランジスタＭ９及びＭ１０の並列回路とＮＭＯＳトランジスタＭ８との直列回路が定電流源１３に並列に接続されている。
このような構成において、第１誤差増幅回路３は、直流利得ができるだけ大きくなるようにして直流特性が優れたものになるように、定電流源１１及び１２から供給されるバイアス電流ができるだけ小さくなるように設計されている。また、第２誤差増幅回路６は、高速動作を行うことができるように、定電流源１３から供給されるバイアス電流ができるだけ大きくなるように設計されている。

出力電流ｉｏが所定の過電流保護電流値未満の場合は、ＮＭＯＳトランジスタＭ９のソース電圧は、ＮＭＯＳトランジスタＭ８のドレイン電圧であり、該電圧はＮＭＯＳトランジスタＭ８のゲート電圧とほぼ等しい電圧になっており、この状態ではＮＭＯＳトランジスタＭ９はオンした状態になっている。このため、ＮＭＯＳトランジスタＭ８のドレイン電流ｉｄ８は演算増幅器Ａ３のバイアス電流になっていることから、演算増幅器Ａ１と共に演算増幅器Ａ３のバイアス電流は出力電流ｉｏの増加に比例して増加する。この結果、出力電圧Ｖｏｕｔの変動に対する第１誤差増幅回路３及び第２誤差増幅回路６の応答速度は、それぞれ出力電流ｉｏが大きくなるほど速くなる。

次に、出力電流ｉｏが前記所定の過電流保護電流値以上になり、過電流保護回路５が作動して出力電圧Ｖｏｕｔが低下すると、ＮＭＯＳトランジスタＭ９のゲート電圧も低下する。出力電圧Ｖｏｕｔが所定の電圧まで低下するとＮＭＯＳトランジスタＭ９はオフし、演算増幅器Ａ３のバイアス電流の内、出力電流ｉｏに比例した分のバイアス電流がカットされ、定電流源１３からのバイアス電流のみになる。このため、第２誤差増幅回路６の出力トランジスタＭ１に対するドライブ能力が小さくなり、ＰＭＯＳトランジスタＭ４のドライブ能力が小さくても出力電流ｉｏを、所定の短絡電流値まで確実に減少させることができる。ＮＭＯＳトランジスタＭ１０と制御回路１５の動作は、図１の場合と同様である。
なお、図５において、第１誤差増幅回路３のＰＭＯＳトランジスタＭ２をなくすようにしてもよく、この場合、ＰＭＯＳトランジスタＭ２及び定電流源１２をなくし、演算増幅器Ａ１の出力端を出力トランジスタＭ１のゲートに接続し、更に、演算増幅器Ａ１において、反転入力端に基準電圧ＶＲＥＦが入力され、非反転入力端に分圧電圧ＶＦＢが入力されるようにすればよい。

次に、負帰還ループに発生する信号の周波数帯に対するバイアス電流調整回路の利得を低下させて位相補償を行う位相補償回路を設けるようにしてもよく、このようにしたものを図６に示す。なお、図６では、図５の構成の場合の定電圧電源回路を例にして示しており、図１及び図４の構成の場合も同様であるのでその説明を省略する。また、図６では図５と同じもの又は同様のものは同じ符号で示しており、ここではその説明を省略し図５との相違点のみ説明する。
図６における図５との相違点は、演算増幅器Ａ１及びＡ３に形成された負帰還ループに発生する信号の周波数帯に対するバイアス電流調整回路４の利得を低下させて位相補償を行う位相補償回路を、図５のバイアス電流調整回路４に設けたことにあり、これに伴って、図５のバイアス電流調整回路４をバイアス電流調整回路４ｂに、図５の定電圧電源回路１を定電圧電源回路１ｂにそれぞれした。定電圧電源回路１ｂは１つのＩＣに集積されるようにしてもよい。

図６において、定電圧電源回路１ｂは、基準電圧発生回路２と、出力電圧検出用の抵抗Ｒ１，Ｒ２と、出力トランジスタＭ１と、第１誤差増幅回路３と、第２誤差増幅回路６と、出力電流ｉｏに応じて第１誤差増幅回路３及び第２誤差増幅回路６の各バイアス電流を調整するバイアス電流調整回路４ｂと、過電流保護回路５とを備えている。なお、バイアス電流調整回路４ｂはバイアス電流調整回路部をなす。
バイアス電流調整回路４ｂは、ＰＭＯＳトランジスタＭ５と、ＮＭＯＳトランジスタＭ６〜Ｍ１０と、制御回路１５と、コンデンサＣ１，Ｃ２と、抵抗Ｒ５，Ｒ６とで構成されている。

ＮＭＯＳトランジスタＭ６〜Ｍ８、コンデンサＣ１，Ｃ２及び抵抗Ｒ５，Ｒ６はカレントミラー回路を形成しており、ＮＭＯＳトランジスタＭ７は定電流源１１に並列に接続されている。ＮＭＯＳトランジスタＭ６のゲートとＮＭＯＳトランジスタＭ７のゲートとの間には抵抗Ｒ５が接続され、ＮＭＯＳトランジスタＭ７のゲートと接地電圧との間にはコンデンサＣ１が接続されている。また、ＮＭＯＳトランジスタＭ８に直列にＮＭＯＳトランジスタＭ９とＭ１０の並列回路が接続され、該直列回路は定電流源１３に並列に接続されている。ＮＭＯＳトランジスタＭ６のゲートとＮＭＯＳトランジスタＭ８のゲートとの間には抵抗Ｒ６が接続され、ＮＭＯＳトランジスタＭ８のゲートと接地電圧との間にはコンデンサＣ２が接続されている。また、ＮＭＯＳトランジスタＭ６において、ゲートとドレインが接続されている。

このような構成において、コンデンサＣ１及び抵抗Ｒ５、並びにコンデンサＣ２及び抵抗Ｒ６は、それぞれローパスフィルタを形成して位相補償回路をなす。抵抗Ｒ５のインピーダンスとコンデンサＣ１の容量、及び抵抗Ｒ６のインピーダンスとコンデンサＣ２の容量で決定される各周波数帯域を、バイアス電流調整回路４ｂの利得がピークとなる周波数に設定することで、負帰還ループに発生する信号の周波数帯に対して利得を低下させ、バイアス電流調整回路４ｂのピーク時の利得を低下させることができ、バイアス電流調整回路４ｂの動作が不安定になることを防止することができる。

ここで、図６では、バイアス電流調整回路４ｂの利得がピークとなる周波数帯は、抵抗のインピーダンスとコンデンサの容量で設定されるようにしたが、バイアス電流調整回路４ｂの利得がピークとなる周波数帯を出力電流ｉｏに応じて変わるようにしてもよく、このようにした場合、図６は図７のようになる。なお、図７では、図６と同じもの又は同様のものは同じ符号で示しており、ここではその説明を省略すると共に図６との相違点のみ説明する。
図７における図６との相違点は、抵抗Ｒ５及びＲ６の代わりにＮＭＯＳトランジスタＭ１１〜Ｍ１３を追加したことにある。

図７において、バイアス電流調整回路４ｂは、出力電流ｉｏに応じて第１誤差増幅回路３及び第２誤差増幅回路６の各バイアス電流を調整するものであり、ＰＭＯＳトランジスタＭ５、ＮＭＯＳトランジスタＭ６〜Ｍ１３及びコンデンサＣ１，Ｃ２で構成されている。ＮＭＯＳトランジスタＭ６〜Ｍ８，Ｍ１１〜Ｍ１３及びコンデンサＣ１，Ｃ２はカレントミラー回路を形成し、更に、ＮＭＯＳトランジスタＭ１１〜Ｍ１３はカレントミラー回路を形成している。

このような構成において、ＮＭＯＳトランジスタＭ１２，Ｍ１３の各ドレイン電流は、それぞれＮＭＯＳトランジスタＭ１１のドレイン電流に比例する。ＮＭＯＳトランジスタＭ１１のドレイン電流はＰＭＯＳトランジスタＭ５のドレイン電流ｉｄ５と同じであることから、結局、ＮＭＯＳトランジスタＭ１２，Ｍ１３の各ドレイン電流は出力電流ｉｏに比例することになる。言い換えれば、ＮＭＯＳトランジスタＭ１２，Ｍ１３の各インピーダンスはそれぞれ出力電流ｉｏに反比例することになる。ＮＭＯＳトランジスタＭ１２，Ｍ１３の各インピーダンスが小さくなると、位相補償の対象となる周波数帯域が上昇するので、図５の場合と同様の効果を得ることができると共に、図５の場合と比較してより広い条件において位相補償が有効となり、バイアス電流調整回路４ｂのより安定した動作が可能となる。

なお、図５及び図６では、ＮＭＯＳトランジスタＭ９及びＭ１０の並列回路をＮＭＯＳトランジスタＭ８に直列に接続した場合を例にして示したが、ＮＭＯＳトランジスタＭ９及びＭ１０の並列回路をＮＭＯＳトランジスタＭ７に直列に接続してもよい。更に、ＮＭＯＳトランジスタＭ７，Ｍ８に加えて定電流源１２に並列に接続された、ＮＭＯＳトランジスタＭ６とカレントミラー回路を形成するＮＭＯＳトランジスタを追加した場合、ＮＭＯＳトランジスタＭ９及びＭ１０の並列回路を該追加したＮＭＯＳトランジスタに直列に接続するようにしてもよい。

このように、本第１の実施の形態における定電圧電源回路は、定電圧電源回路１が起動した時点から定格電圧を出力端子ＯＵＴから出力するまでの間、ＮＭＯＳトランジスタＭ１０のゲートには制御回路１５からハイレベルの信号が入力され、この期間は、ＮＭＯＳトランジスタＭ１０がオンするため、ＮＭＯＳトランジスタＭ９のドレイン・ソース間を短絡し、ＮＭＯＳトランジスタＭ８のドレイン電流ｉｄ８をＰＭＯＳトランジスタＭ２のバイアス電流に追加することができる。このため、定電圧電源回路の起動途中でＰＭＯＳトランジスタＭ２のバイアス電流が急に増加して出力電圧Ｖｏｕｔに大きな電圧ノイズが重畳することをなくすことができる。

更に、出力電流ｉｏが前記所定の過電流保護電流値以上になり過電流保護回路５が作動して出力電圧Ｖｏｕｔが低下すると、第１誤差増幅回路３に対するバイアス電流調整回路４からのバイアス電流の供給を停止させて、第１誤差増幅回路３の出力トランジスタＭ１に対するドライブ能力が小さくなるようにした。このことから、過電流保護回路の出力トランジスタＭ１に対するドライブ能力を大きくすることなく、フの字特性の過電流保護回路が作動したときの短絡電流を所定の電流値まで低下させることができる。また、過電流保護回路で使用する、出力トランジスタの動作制御を行うトランジスタに電流駆動能力の小さいトランジスタを使用することができ、チップサイズの増加に伴うコストアップや消費電流の増加を抑えることができる。

第２の実施の形態．
前記第１の実施の形態では、チップイネーブル信号ＣＥがイネーブルになってから所定の時間ＮＭＯＳトランジスタＭ１０をオンさせるようにしたが、電源が投入されてから所定の時間ＮＭＯＳトランジスタＭ１０をオンさせるようにしてもよく、このようにしたものを本発明の第２の実施の形態とする。
図８は、本発明の第２の実施の形態における定電圧電源回路の回路例を示した図である。なお、図８では、図１の構成の場合の定電圧電源回路を例にして示しており、その他の構成の定電圧電源回路の場合も同様であるのでその説明を省略する。また、図８では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。

図８における図１との相違点は、チップイネーブル信号ＣＥの代わりに入力電圧Ｖｉｎが図１の制御回路１５に入力されるようにしたことにあり、これに伴って、図１の制御回路１５を制御回路１５ｃに、図１のバイアス電流調整回路４をバイアス電流調整回路４ｃに、図１の定電圧電源回路１を定電圧電源回路１ｃにしたことにある。なお、バイアス電流調整回路４ｃはバイアス電流調整回路部を、ＮＭＯＳトランジスタＭ９，Ｍ１０及び制御回路１５ｃはバイアス電流制御回路をそれぞれなす。

バイアス電流調整回路４ｃは、ＰＭＯＳトランジスタＭ５、ＮＭＯＳトランジスタＭ６〜Ｍ１０及びＮＭＯＳトランジスタＭ１０の動作制御を行う制御回路１５ｃで構成され、制御回路１５ｃは、入力電圧Ｖｉｎに応じてＮＭＯＳトランジスタＭ１０のスイッチング制御を行う。
ここで、ＮＭＯＳトランジスタＭ１０と制御回路１５ｃの動作について説明する。
定電圧電源回路１ｃが起動した時点から定格電圧を出力端子ＯＵＴから出力するまでの間、ＮＭＯＳトランジスタＭ１０のゲートには制御回路１５ｃからハイレベルの信号ＳＡが入力されている。この期間は、ＮＭＯＳトランジスタＭ１０がオンするため、ＮＭＯＳトランジスタＭ９のドレイン・ソース間を短絡し、ＮＭＯＳトランジスタＭ８のドレイン電流ｉｄ８をＰＭＯＳトランジスタＭ２のバイアス電流に追加することができる。このため、定電圧電源回路１ｃの起動途中でＰＭＯＳトランジスタＭ２のバイアス電流が急に増加して出力電圧Ｖｏｕｔに大きな電圧ノイズが重畳することをなくすことができる。

ここで、図９は、図８の制御回路１５ｃの回路例を示した図であり、図１０は、図８の制御回路１５ｃを使用した場合の定電圧電源回路１ｃ及び制御回路１５ｃの各部の信号を示したタイミングチャートである。図１０を参照しながら図９の回路について説明する。なお、図９では、図２と同じもの又は同様のものは同じ符号で示している。
図９において、制御回路１５ｃは、インバータ２１，３１、ＮＯＲ回路２２、定電流源２３、コンデンサＣ及び抵抗Ｒで構成されている。
インバータ３１の入力端には抵抗Ｒを介して入力電圧Ｖｉｎが入力され、インバータ３１の出力端はインバータ２１の入力端に接続されている。インバータ２１及び３１の各出力端はＮＯＲ回路２２の２つの入力端に対応して接続され、インバータ２１の出力端と接地電圧との間にはコンデンサＣが接続されている。

このため、定電圧電源回路１ｃが起動する直前までは、インバータ２１の出力端はローレベルとなり、コンデンサＣの電圧ＶＣは０Ｖである。定電圧電源回路１ｃの起動開始と同時にインバータ２１の出力信号は信号レベルが反転することから、コンデンサＣは、インバータ２１の出力信号で充電される。
インバータ２１の電源入力端と入力電圧Ｖｉｎとの間には、定電流源２３が接続されており、コンデンサＣは定電流源２３からの所定の定電流で充電され、コンデンサＣの電圧ＶＣは図１０に示すように上昇する。コンデンサＣの電圧ＶＣがＮＯＲ回路２２のしきい値電圧になると、ＮＯＲ回路２２の出力信号ＳＡはハイレベルからローレベルに反転する。ＮＯＲ回路２２の出力信号ＳＡがハイレベルで維持している期間を定電圧電源回路１ｃが定格電圧に達する時間よりも長くなるように設定することで、定電圧電源回路１ｃの起動の途中で、ＰＭＯＳトランジスタＭ２のバイアス電流が増加することがなくなり、定電圧電源回路１ｃの起動途中で出力電圧Ｖｏｕｔに発生する電圧ノイズを抑制することができる。

このように、本第２の実施の形態における定電圧電源回路は、電源投入から所定の時間ＮＭＯＳトランジスタＭ１０をオンさせるようにしたことから、前記第１の実施の形態と同様の効果を得ることができる。

本発明の第１の実施の形態における定電圧電源回路の回路例を示した図である。図１の制御回路１５の回路例を示した図である。図１及び図２の各部の波形例を示したタイミングチャートである。本発明の第１の実施の形態における定電圧電源回路の他の回路例を示した図である。本発明の第１の実施の形態における定電圧電源回路の他の回路例を示した図である。本発明の第１の実施の形態における定電圧電源回路の他の回路例を示した図である。本発明の第１の実施の形態における定電圧電源回路の他の回路例を示した図である。本発明の第２の実施の形態における定電圧電源回路の回路例を示した図である。図８の制御回路１５ｃの回路例を示した図である。図８及び図９の各部の波形例を示したタイミングチャートである。従来の定電圧電源回路の例を示した回路図である。図１１の出力電圧の波形例を示した図である。

符号の説明

１，１ａ，１ｂ，１ｃ定電圧電源回路
２基準電圧発生回路
３第１誤差増幅回路
４，４ｂ，４ｃバイアス電流調整回路
５過電流保護回路
６第２誤差増幅回路
１０負荷
１１〜１３定電流源
１５，１５ｃ制御回路
Ｍ１出力トランジスタ
Ｍ２〜Ｍ５ＰＭＯＳトランジスタ
Ｍ６〜Ｍ１３ＮＭＯＳトランジスタ
Ａ１〜Ａ３演算増幅器
Ｒ１〜Ｒ６抵抗
Ｃ１，Ｃ２コンデンサ
ＩＮ入力端子
ＯＵＴ出力端子

Claims

入力端子に入力された入力電圧を所定の定電圧に変換して出力端子から出力する定電圧電源回路において、
入力された制御信号に応じた電流を前記入力端子から前記出力端子に出力する出力トランジスタと、
所定の基準電圧を生成して出力する基準電圧発生回路部と、
前記出力端子の電圧の検出を行い、該検出した電圧に比例した電圧を生成して出力する出力電圧検出回路部と、
前記比例電圧が前記基準電圧になるように前記出力トランジスタの動作制御を行う、所定のバイアス電流が供給された誤差増幅回路部と、
前記出力トランジスタから出力される電流に応じたバイアス電流を該誤差増幅回路部に供給し、前記出力端子の電圧が所定値まで低下すると、前記誤差増幅回路部に対するバイアス電流の供給を停止するバイアス電流調整回路部と、
前記出力端子の電圧が定格電圧であるときの該出力端子から出力される出力電流が所定の過電流保護電流値以上になると、前記出力トランジスタに対して、前記出力端子の電圧を低下させると共に該出力電流を低下させ該出力端子の電圧が接地電圧まで低下すると該出力端子から所定の短絡電流を出力させるように動作制御を行う過電流保護回路部と、
を備え、
前記バイアス電流調整回路部は、定電圧電源回路の起動時に、所定の期間、前記出力トランジスタから出力される電流に応じたバイアス電流を前記出力端子の電圧に関係なく前記誤差増幅回路部に供給することを特徴とする定電圧電源回路。
前記所定の期間は、定電圧電源回路が起動してから出力端子の電圧が所定の定格電圧になるまでの時間以上であることを特徴とする請求項１記載の定電圧電源回路。
前記バイアス電流調整回路部は、定電圧電源回路を起動させるための所定の信号が入力されると、所定の期間、前記出力トランジスタから出力される電流に応じたバイアス電流を前記出力端子の電圧に関係なく前記誤差増幅回路部に供給することを特徴とする請求項１又は２記載の定電圧電源回路。
前記バイアス電流調整回路部は、電源供給が開始されると、所定の期間、前記出力トランジスタから出力される電流に応じたバイアス電流を前記出力端子の電圧に関係なく前記誤差増幅回路部に供給することを特徴とする請求項１又は２記載の定電圧電源回路。
前記バイアス電流調整回路部は、
制御電極が前記出力トランジスタの制御電極に接続され、電流入力端が前記出力トランジスタと共に前記入力端子に接続された、出力トランジスタから出力される電流に比例した電流を出力する、該出力トランジスタからの出力電流を検出するための電流検出トランジスタと、
該電流検出トランジスタの出力電流に比例したバイアス電流を前記誤差増幅回路部に供給するカレントミラー回路と、
前記出力端子の電圧が前記所定値まで低下すると、該カレントミラー回路に対して、前記誤差増幅回路部へのバイアス電流の供給を停止させるバイアス電流制御回路と、
を備え、
前記バイアス電流制御回路は、定電圧電源回路の起動時に、所定の期間、前記出力トランジスタから出力される電流に応じたバイアス電流を前記出力端子の電圧に関係なく前記誤差増幅回路部に供給することを特徴とする請求項１、２、３又は４記載の定電圧電源回路。
前記誤差増幅回路部は、
前記比例電圧と前記基準電圧との差電圧を増幅する演算増幅器と、
該演算増幅器の出力信号を増幅して前記出力トランジスタの制御電極に制御信号を出力する第１トランジスタと、
前記演算増幅器及び該第１トランジスタにそれぞれ所定のバイアス電流を供給する定電流回路と、
を備え、
前記バイアス電流調整回路部は、定電圧電源回路の起動時に、所定の期間、前記出力トランジスタから出力される電流に応じたバイアス電流を前記出力端子の電圧に関係なく前記演算増幅器及び／又は前記第１トランジスタに供給することを特徴とする請求項１、２、３、４又は５記載の定電圧電源回路。
前記誤差増幅回路部は、
前記比例電圧と前記基準電圧との差電圧を増幅して前記出力トランジスタの制御電極に制御信号を出力する演算増幅器と、
該演算増幅器に所定のバイアス電流を供給する定電流回路と、
を備え、
前記バイアス電流調整回路部は、定電圧電源回路の起動時に、所定の期間、前記出力トランジスタから出力される電流に応じたバイアス電流を前記出力端子の電圧に関係なく該演算増幅器に供給することを特徴とする請求項１、２、３、４又は５記載の定電圧電源回路。
前記誤差増幅回路部は、前記比例電圧が前記基準電圧になるように前記出力トランジスタの動作制御を同時に行う、特性の異なった第１誤差増幅回路及び第２誤差増幅回路で構成され、前記バイアス電流調整回路部は、定電圧電源回路の起動時に、所定の期間、前記出力トランジスタから出力される電流に応じたバイアス電流を前記出力端子の電圧に関係なく、第１誤差増幅回路及び第２誤差増幅回路の少なくとも一方に供給することを特徴とする請求項１、２、３、４又は５記載の定電圧電源回路。
前記第１誤差増幅回路は、直流利得が前記第２誤差増幅回路よりも大きいことを特徴とする請求項８記載の定電圧電源回路。
前記第２誤差増幅回路は、前記出力端子の電圧変動に対する応答速度が前記第１誤差増幅回路よりも速いことを特徴とする請求項８又は９記載の定電圧電源回路。
入力された制御信号に応じた電流を入力端子から出力端子に出力する出力トランジスタと、
所定の基準電圧を生成すると共に前記出力端子の電圧に比例した電圧を生成し、１つ以上の誤差増幅回路によって該基準電圧と該比例電圧との差分を増幅して前記出力トランジスタの制御電極に出力する出力電圧制御部と、
を備えた、
前記入力端子に入力された入力電圧を所定の定電圧に変換して前記出力端子から出力する定電圧電源回路の制御方法において、
前記出力トランジスタから出力される電流に応じたバイアス電流を前記誤差増幅回路に供給し、前記出力端子の電圧が所定値まで低下すると、前記誤差増幅回路に対する該バイアス電流の供給を停止し、定電圧電源回路の起動時には、所定の期間、前記出力トランジスタから出力される電流に応じたバイアス電流を前記出力端子の電圧に関係なく前記誤差増幅回路に供給することを特徴とする定電圧電源回路の制御方法。
前記所定の期間は、定電圧電源回路が起動してから出力端子の電圧が所定の定格電圧になるまでの時間以上であることを特徴とする請求項１１記載の定電圧電源回路の制御方法。