JP2004240646A - 定電圧回路 - Google Patents
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Abstract
【課題】通常使用状態においても、待機状態に匹敵する低消費電力化を行うことができ、しかも通常状態と待機状態を切り換えるための制御信号も不要で、すべての機器に使用することができる定電圧回路を得る。
【解決手段】電圧差検出回路５で分圧電圧Ｖｓと基準電圧Ｖｒｅｆとの電圧差を検出し、該検出した電圧差の絶対値が所定値以下の場合は、バイアス電流変更回路６から誤差増幅回路２及び電圧差検出回路５に供給するバイアス電流を小さくし、該検出した電圧差の絶対値が所定値を超える場合は、バイアス電流変更回路６から誤差増幅回路２及び電圧差検出回路５に供給するバイアス電流を大きくして応答性を高めるようにした。
【選択図】 図１
【解決手段】電圧差検出回路５で分圧電圧Ｖｓと基準電圧Ｖｒｅｆとの電圧差を検出し、該検出した電圧差の絶対値が所定値以下の場合は、バイアス電流変更回路６から誤差増幅回路２及び電圧差検出回路５に供給するバイアス電流を小さくし、該検出した電圧差の絶対値が所定値を超える場合は、バイアス電流変更回路６から誤差増幅回路２及び電圧差検出回路５に供給するバイアス電流を大きくして応答性を高めるようにした。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、低消費電力の定電圧回路に関し、特に応答速度を低下させることなく消費電流の低減を図ることができる直流の定電圧回路に関する。
【０００２】
【従来の技術】
図４は、一般的な従来の定電圧回路の例を示した回路図である。
図４における定電圧回路１００は、入力電圧Ｖｉｎから所定の定電圧を生成して出力電圧Ｖｏｕｔとして出力端子ＯＵＴから出力し、出力端子ＯＵＴに接続された負荷１１０に供給する。ＰＭＯＳトランジスタＭ６１〜Ｍ６４，Ｍ６７、ＮＭＯＳトランジスタＭ６５，Ｍ６６，Ｍ６８、抵抗Ｒ６３及びコンデンサＣ６１は誤差増幅回路１０１を形成しており、該誤差増幅回路１０１の反転入力端Ｐには出力電圧Ｖｏｕｔを抵抗Ｒ６１とＲ６２で分圧した分圧電圧Ｖｓ１が入力されている。誤差増幅回路１０１の出力信号は、出力端子ＯＵＴへの出力電流制御を行って出力電圧Ｖｏｕｔが一定になるように制御するＰＭＯＳトランジスタからなる電圧制御トランジスタＭ６９のゲートに出力される。コンデンサＣ６１と抵抗Ｒ６３は誤差増幅回路１０１の位相補償を行っている。
【０００３】
定電流源ＩＳ６１及びＰＭＯＳトランジスタＭ６１はバイアス電流発生回路１０２を形成しており、定電流源ＩＳ６１がＰＭＯＳトランジスタＭ６１のドレイン電流となり、ＰＭＯＳトランジスタＭ６１とカレントミラー回路を形成しているＰＭＯＳトランジスタＭ６２及びＭ６７に、定電流源ＩＳ６１から供給された電流Ｉ６１に比例したドレイン電流をそれぞれ発生させる。該各ドレイン電流が誤差増幅回路１０１のバイアス電流となる。
【０００４】
定電圧回路１００の出力端子ＯＵＴに接続されている負荷１１０の変動や、入力電圧Ｖｉｎの変動に伴って出力電圧Ｖｏｕｔが変動すると、誤差増幅回路１０１によって、抵抗Ｍ６１と抵抗Ｍ６２の接続部の電圧である前記分圧電圧Ｖｓ１が基準電圧Ｖｒ１と等しくなるように電圧制御トランジスタＭ６９が動作制御され、出力電圧Ｖｏｕｔは一定電圧に保たれる。
【０００５】
従来の回路では、出力電圧Ｖｏｕｔの変動に対する応答速度を速くするためには、前記バイアス電流を大きくする必要があった。このことは、回路を構成する各ＭＯＳトランジスタのゲート容量や、配線における浮遊容量をすばやく充放電させるために多くの電流を流す必要であり、出力電圧Ｖｏｕｔの変動に対する応答速度が速い電源回路ほど消費電流が増加するという問題があった。
これに対して、電源回路内で消費される電力を削減する方法としては、負荷電流が小さく応答速度をあまり必要としない場合、例えば待機状態等では、応答速度は遅いが、消費電流が小さい電源回路をもう一つ備え、通常状態と待機状態で電源回路を切り換えて使用する方法（例えば、特許文献１参照。）や、待機状態になったときに電源回路のバイアス電流を小さくする方法がとられていた。
【０００６】
【特許文献１】
特開２００１−１１７６５０号公報
【０００７】
【発明が解決しようとする課題】
しかし、前記のような方法では、通常状態と、応答速度をあまり必要としない待機状態に分けているため、通常状態においては電源回路の消費電流を小さくすることができず、更に通常状態と待機状態を切り換えるための制御信号が必要であった。該制御信号は、通常ＣＰＵ等の制御回路で生成しているため、従来の定電圧回路では、ＣＰＵ等を搭載した機器のように、限られた機器にしか適用することができなかった。
【０００８】
本発明は、上記のような問題を解決するためになされたものであり、通常使用状態においても、待機状態に匹敵する低消費電力化を行うことができ、しかも通常状態と待機状態を切り換えるための制御信号も不要で、すべての機器に使用することができる定電圧回路を得ることを目的とする。
【０００９】
【課題を解決するための手段】
この発明に係る定電圧回路は、入力端子に入力された入力電圧Ｖｉｎを所定の定電圧に変換し出力電圧Ｖｏｕｔとして出力端子から出力する定電圧回路において、
前記入力電圧Ｖｉｎを電源とし、入力された制御信号に応じて前記出力端子から出力される電流の制御を行う制御素子と、
所定の基準電圧を生成して出力する基準電圧発生回路と、
前記出力電圧Ｖｏｕｔに比例した電圧Ｖｓを生成して出力する出力電圧検出回路と、
該出力電圧検出回路からの電圧Ｖｓと、前記基準電圧との電圧差を増幅して前記制御素子を駆動し、前記出力電圧Ｖｏｕｔが所定の定電圧になるように制御する誤差増幅回路と、
前記出力電圧検出回路からの電圧Ｖｓと前記基準電圧との電圧差が、所定の電圧値になったか否かの検出を行い、該検出結果を出力する電圧差検出回路と、
該電圧差検出回路からの前記検出結果に応じて、前記誤差増幅回路のバイアス電流値を変えるバイアス電流変更回路と、
を備え、
前記電圧差検出回路は、前記出力電圧検出回路から出力された電圧Ｖｓと前記基準電圧との電圧差が所定の電圧値以下になると、前記バイアス電流変更回路に対して、前記誤差増幅回路へのバイアス電流を減少させるものである。
【００１０】
具体的には、前記電圧差検出回路は、対応する入力端がそれぞれ接続された第１及び第２の各差動増幅回路で構成され、該第１及び第２の各差動増幅回路は、一方の入力端に所定の入力オフセット電圧を有し、該入力オフセット電圧は相対する入力端にそれぞれ設けられるようにした。
【００１１】
また、前記バイアス電流変更回路は、電圧差検出回路の第１及び第２の各差動増幅回路におけるバイアス電流値を変え、前記電圧差検出回路は、前記出力電圧検出回路から出力された電圧Ｖｓと前記基準電圧との電圧差が所定の電圧値以下になると、前記バイアス電流変更回路に対して、前記第１及び第２の各差動増幅回路へのバイアス電流をそれぞれ減少させるようにした。
【００１２】
また、具体的には、前記誤差増幅回路及び電圧差検出回路は、バイアス電流を供給する共通の回路が設けられるようにしてもよい。
【００１３】
また、前記第１及び第２の各差動増幅回路は、各入力オフセット電圧が、前記出力電圧Ｖｏｕｔの許容変動電圧値ΔＶｏｕｔに、前記出力電圧検出回路から出力された電圧Ｖｓと出力電圧Ｖｏｕｔとの比Ｖｓ／Ｖｏｕｔを乗じた値（ΔＶｏｕｔ・Ｖｓ／Ｖｏｕｔ）以下に設定されるようにした。
【００１４】
一方、前記第１及び第２の各差動増幅回路は、差動対の負荷がそれぞれカレントミラー回路で構成され、該各カレントミラー回路を異なる特性のトランジスタで構成することによって、前記入力オフセット電圧が設けられるようにした。
【００１５】
また、前記第１及び第２の各差動増幅回路は、差動対をなすトランジスタの特性が異なるようにすることによって、前記入力オフセット電圧が設けられるようにしてもよい。
【００１６】
前記バイアス電流変更回路は、複数の定電流源と、該各定電流源を並列に接続するための少なくとも１つのスイッチ素子からなるスイッチ回路とを備え、前記電圧差検出回路からの検出結果に応じて、該スイッチ回路におけるスイッチ素子のスイッチング制御を行って前記バイアス電流を変更するようにしてもよい。
【００１７】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における定電圧回路の例を示した回路図である。
図１における定電圧回路１は、入力電圧Ｖｉｎから所定の定電圧を生成して出力電圧Ｖｏｕｔとして出力端子ＯＵＴから出力し、出力端子ＯＵＴに接続された負荷１０に供給する。
【００１８】
定電圧回路１は、誤差増幅回路２と、該誤差増幅回路２によって動作制御され、出力端子ＯＵＴへの出力電流制御を行って出力電圧Ｖｏｕｔが所定値で一定になるように制御するＰＭＯＳトランジスタからなる電圧制御トランジスタＭ２０と、出力電圧Ｖｏｕｔを分圧して生成した分圧電圧Ｖｓを出力する出力電圧検出回路３とを備えている。更に、定電圧回路１は、所定の基準電圧Ｖｒｅｆを生成して出力する基準電圧発生回路４と、分圧電圧Ｖｓと基準電圧Ｖｒｅｆとの電圧差を検出する電圧差検出回路５と、前記誤差増幅回路２及び該電圧差検出回路５のバイアス電流を変えるバイアス電流変更回路６とを備えている。なお、電圧制御トランジスタＭ２０は制御素子をなす。電圧差検出回路５は、バイアス電流変更回路６に対して、検出した電圧差に応じてバイアス電流を変更させ、例えば、検出した電圧差が所定値よりも大きい場合はバイアス電流を大きくさせ、検出した電圧差が所定値以下の場合はバイアス電流を小さくさせる。
【００１９】
誤差増幅回路２は、ＰＭＯＳトランジスタＭ１３〜Ｍ１５，Ｍ１８、ＮＭＯＳトランジスタＭ１６，Ｍ１７，Ｍ１９、コンデンサＣ１及び抵抗Ｒ３で構成されている。ＰＭＯＳトランジスタＭ１４及びＭ１５は差動対をなし、ＮＭＯＳトランジスタＭ１６及びＭ１７はカレントミラー回路を形成してＰＭＯＳトランジスタＭ１４及びＭ１５の負荷をなす。また、ＰＭＯＳトランジスタＭ１３は、ＰＭＯＳトランジスタＭ１４及びＭ１５へ電流を供給する電流源をなし、ＰＭＯＳトランジスタＭ１３〜Ｍ１５及びＮＭＯＳトランジスタＭ１６，Ｍ１７で差動増幅回路をなしている。
【００２０】
ＰＭＯＳトランジスタＭ１４及びＭ１５の各ソースは接続され、該接続部はＰＭＯＳトランジスタＭ１３のドレインに接続されており、ＰＭＯＳトランジスタＭ１３のソースは電源端子Ｖｄｄに接続され、入力電圧Ｖｉｎが印加されている。ＰＭＯＳトランジスタＭ１４のドレインはＮＭＯＳトランジスタＭ１６のドレインに接続され、ＰＭＯＳトランジスタＭ１５のドレインはＮＭＯＳトランジスタＭ１７のドレインに接続されている。ＮＭＯＳトランジスタＭ１６及びＭ１７のゲートはそれぞれ接続され、該接続部はＮＭＯＳトランジスタＭ１６のドレインに接続されている。ＮＭＯＳトランジスタＭ１６及びＭ１７の各ソースは接続され、該接続部は電源端子Ｖｓｓに接続され、電源端子Ｖｓｓは例えば接地電圧に接続される。
【００２１】
入力電圧Ｖｉｎが入力される電源端子Ｖｄｄと出力端子ＯＵＴとの間には電圧制御トランジスタＭ２０が接続されており、出力端子ＯＵＴと電源端子Ｖｓｓとの間には出力電圧検出回路３を構成する抵抗Ｒ１及びＲ２の直列回路が接続されている。抵抗Ｒ１と抵抗Ｒ２との接続部から分圧電圧Ｖｓが出力され、該分圧電圧ＶｓはＰＭＯＳトランジスタＭ１５のゲートに接続され、ＰＭＯＳトランジスタＭ１５のゲートは誤差増幅回路２の非反転入力端Ｐをなしている。
【００２２】
一方、電源端子Ｖｄｄと電源端子Ｖｓｓとの間には、ＰＭＯＳトランジスタＭ１８とＮＭＯＳトランジスタＭ１９が直列に接続されており、ＰＭＯＳトランジスタＭ１８とＮＭＯＳトランジスタＭ１９との接続部Ｏは、電圧制御トランジスタＭ２０のゲートに接続されている。また、ＰＭＯＳトランジスタＭ１４のゲートは、基準電圧発生回路４からの基準電圧Ｖｒｅｆが入力されており、誤差増幅回路２の反転入力端Ｍをなしている。また、ＰＭＯＳトランジスタＭ１５及びＮＭＯＳトランジスタＭ１７の接続部と、接続部Ｏとの間にはコンデンサＣ１及び抵抗Ｒ３の直列回路が接続されている。
【００２３】
次に、バイアス電流変更回路６は、ＰＭＯＳトランジスタＭ１、ＮＭＯＳトランジスタＭ２，Ｍ３及び定電流源ＩＳ１，ＩＳ２で構成されている。なお、ＮＭＯＳトランジスタＭ２及びＭ３は、それぞれスイッチ素子をなすと共にスイッチ回路をなす。電源端子Ｖｄｄと電源端子Ｖｓｓとの間にＰＭＯＳトランジスタＭ１と定電流源ＩＳ１が直列に接続され、ＮＭＯＳトランジスタＭ２と定電流源ＩＳ２の直列回路及びＮＭＯＳトランジスタＭ３と定電流源ＩＳ２の直列回路が、定電流源ＩＳ１とそれぞれ並列に接続されている。ＰＭＯＳトランジスタＭ１のゲートは、ＰＭＯＳトランジスタＭ１３及びＭ１８の各ゲートにそれぞれ接続されると共にＮＭＯＳトランジスタＭ１のドレインに接続されている。ＰＭＯＳトランジスタＭ１，Ｍ１３，Ｍ１８はカレントミラー回路を形成している。
【００２４】
電圧差検出回路５は、ＰＭＯＳトランジスタＭ４〜Ｍ６，Ｍ９，Ｍ１０及びＮＭＯＳトランジスタＭ７，Ｍ８，Ｍ１１，Ｍ１２で構成されている。ＰＭＯＳトランジスタＭ５及びＭ６は差動対をなし、ＮＭＯＳトランジスタＭ７及びＭ８は、カレントミラー回路を形成しておりＰＭＯＳトランジスタＭ５及びＭ６の負荷をなしている。また、ＰＭＯＳトランジスタＭ４は、ＰＭＯＳトランジスタＭ５及びＭ６へ電流を供給する電流源をなし、ＰＭＯＳトランジスタＭ４〜Ｍ６及びＮＭＯＳトランジスタＭ７，Ｍ８で１つの差動増幅回路をなしており、これを第１の差動増幅回路と呼ぶ。
【００２５】
また、ＰＭＯＳトランジスタＭ９及びＭ１０は差動対をなし、ＮＭＯＳトランジスタＭ１１及びＭ１２は、カレントミラー回路を形成しておりＰＭＯＳトランジスタＭ９及びＭ１０の負荷をなしている。また、ＰＭＯＳトランジスタＭ４は、ＰＭＯＳトランジスタＭ９及びＭ１０へ電流を供給する電流源をなし、ＰＭＯＳトランジスタＭ４，Ｍ９，Ｍ１０及びＮＭＯＳトランジスタＭ１１，Ｍ１２で１つの差動増幅回路をなしており、これを第２の差動増幅回路と呼ぶ。
【００２６】
ＰＭＯＳトランジスタＭ５及びＭ６の各ソースは接続され、該接続部はＰＭＯＳトランジスタＭ４のドレインに接続されており、ＰＭＯＳトランジスタＭ４のソースは電源端子Ｖｄｄに接続され入力電圧Ｖｉｎが印加されている。ＰＭＯＳトランジスタＭ５のドレインはＮＭＯＳトランジスタＭ７のドレインに接続され、該接続部は電圧差検出回路５の一方の出力端ＳＯ１をなし、ＰＭＯＳトランジスタＭ５のゲートには基準電圧Ｖｒｅｆが入力されている。また、ＰＭＯＳトランジスタＭ６のドレインはＮＭＯＳトランジスタＭ８のドレインに接続され、ＰＭＯＳトランジスタＭ６のゲートには分圧電圧Ｖｓが入力されている。ＮＭＯＳトランジスタＭ７及びＭ８のゲートはそれぞれ接続され、該接続部はＮＭＯＳトランジスタＭ８のドレインに接続されている。ＮＭＯＳトランジスタＭ７及びＭ８の各ソースは接続され、該接続部は電源端子Ｖｓｓに接続されている。
【００２７】
同様に、ＰＭＯＳトランジスタＭ９及びＭ１０の各ソースは接続され、該接続部はＰＭＯＳトランジスタＭ４のドレインに接続されている。ＰＭＯＳトランジスタＭ９のドレインはＮＭＯＳトランジスタＭ１１のドレインに接続され、ＰＭＯＳトランジスタＭ９のゲートには基準電圧Ｖｒｅｆが入力されている。また、ＰＭＯＳトランジスタＭ１０のドレインはＮＭＯＳトランジスタＭ１２のドレインに接続され、該接続部は電圧差検出回路５の他方の出力端ＳＯ２をなし、ＰＭＯＳトランジスタＭ１０のゲートには分圧電圧Ｖｓが入力されている。ＮＭＯＳトランジスタＭ１１及びＭ１２のゲートはそれぞれ接続され、該接続部はＮＭＯＳトランジスタＭ１１のドレインに接続されている。
【００２８】
ＮＭＯＳトランジスタＭ１１及びＭ１２の各ソースは接続され、該接続部は電源端子Ｖｓｓに接続されている。出力端ＳＯ１はＮＭＯＳトランジスタＭ２のゲートに、出力端ＳＯ２はＮＭＯＳトランジスタＭ３のゲートにそれぞれ接続されている。ＰＭＯＳトランジスタＭ４のゲートはＰＭＯＳトランジスタＭ１のゲートに接続され、ＰＭＯＳトランジスタＭ１及びＭ４はカレントミラー回路を形成している。
【００２９】
このような構成において、誤差増幅回路２は、入力された分圧電圧Ｖｓが基準電圧Ｖｒｅｆよりも大きい場合は、電圧制御トランジスタＭ２０のゲート電圧を上昇させて電圧制御トランジスタＭ２０から出力される電流を減少させる。また、誤差増幅回路２は、入力された分圧電圧Ｖｓが基準電圧Ｖｒｅｆよりも小さい場合は、電圧制御トランジスタＭ２０のゲート電圧を低下させて電圧制御トランジスタＭ２０から出力される電流を増加させる。このようにして、誤差増幅回路２は、分圧電圧Ｖｓが基準電圧Ｖｒｅｆになるように電圧制御トランジスタＭ２０の動作制御を行い、出力電圧Ｖｏｕｔが所定値で一定になるようにする。なお、コンデンサＣ１と抵抗Ｒ３は誤差増幅回路２の位相補償を行っている。
【００３０】
次に、電圧差検出回路５及びバイアス電流変更回路６の動作について説明する。
前記第１及び第２の各差動増幅回路のバイアス電流は、共にＰＭＯＳトランジスタＭ４のドレイン電流で供給される。ＰＭＯＳトランジスタＭ４はバイアス電流変更回路６のＰＭＯＳトランジスタＭ１とカレントミラー回路を形成しており、バイアス電流変更回路６で設定された電流に比例したバイアス電流を第１及び第２の各差動増幅回路にそれぞれ供給する。また、誤差増幅回路２のバイアス電流を限定しているＰＭＯＳトランジスタＭ１３とＰＭＯＳトランジスタＭ１８も、バイアス電流変更回路６のＰＭＯＳトランジスタＭ１とカレントミラー回路を形成しており、バイアス電流変更回路６で設定された電流に比例したバイアス電流を誤差増幅回路２に供給する。
【００３１】
一方、第１及び第２の各差動増幅回路の入力には、それぞれ入力オフセット電圧が設定されている。第１の差動増幅回路の入力オフセット電圧Ｖｏｓ１において、入力トランジスタをなすＰＭＯＳトランジスタＭ５のゲート電圧に対し、入力トランジスタをなすＰＭＯＳトランジスタＭ６のゲート電圧が大きく設定されている。すなわち、ＰＭＯＳトランジスタＭ６のゲート電圧が、ＰＭＯＳトランジスタＭ５のゲート電圧よりも入力オフセット電圧Ｖｏｓ１だけ大きい電圧になると第１の差動増幅回路の出力端ＳＯ１の信号レベルは反転する。
【００３２】
また、第２の差動増幅回路の入力オフセット電圧Ｖｏｓ２において、入力トランジスタをなすＰＭＯＳトランジスタＭ９のゲート電圧に対し、入力トランジスタをなすＰＭＯＳトランジスタＭ１０のゲート電圧が小さく設定されている。すなわち、ＰＭＯＳトランジスタＭ１０のゲート電圧が、ＰＭＯＳトランジスタＭ９のゲート電圧より入力オフセット電圧Ｖｏｓ２だけ小さい電圧になると第２の差動増幅回路の出力端ＳＯ２の信号レベルは反転する。このような第１及び第２の差動増幅回路の動作を図２に示している。
【００３３】
バイアス電流変更回路６において、定電流源ＩＳ１は、極めて小さいな電流値Ｉ１に設定されており、定電圧回路１の出力電圧Ｖｏｕｔがほぼ目標電圧に制御されているときの誤差増幅回路２のバイアス電流値を決定する。定電流源ＩＳ２は、電流源ＩＳ１と比較して、２桁から３桁大きな電流値Ｉ２になるように設定され、定電圧回路１の出力電圧Ｖｏｕｔが設定値から所定の電圧以上外れた場合の誤差増幅回路２のバイアス電流値を決定する。ＮＭＯＳトランジスタＭ２及びＭ３は、ゲートにハイレベルの信号が入力されるとオンし、ローレベルの信号が入力されるとオフする。
【００３４】
図２から分かるように、第１の差動増幅回路の出力端ＳＯ１と第２の差動増幅回路の出力端ＳＯ２の各出力電圧は、誤差増幅回路２の非反転入力端Ｐの電圧が基準電圧Ｖｒｅｆとほぼ同じ電圧、すなわち分圧電圧Ｖｓと基準電圧Ｖｒｅｆとの電圧差が所定値以下になったところで共にローレベルになっており、２つのＮＭＯＳトランジスタＭ２及びＭ３は共にオフし、バイアス電流を決定する電流は、電流源ＩＣ１の電流値Ｉ１だけとなる。このため、出力電圧Ｖｏｕｔが目標電圧付近であるときは、誤差増幅回路２及び電圧差検出回路５のバイアス電流は極めて小さくなる。
【００３５】
次に、出力電圧Ｖｏｕｔが何らかの原因で変動し、誤差増幅回路２の非反転入力端Ｐの電圧が上昇し、第１の差動増幅回路の入力オフセット電圧Ｖｏｓ１を超えた場合、すなわち分圧電圧Ｖｓと基準電圧Ｖｒｅｆとの電圧差が所定値を超えた場合は、第１の差動増幅回路の出力端ＳＯ１はハイレベルになり、ＮＭＯＳトランジスタＭ２をオンにする。すると、電流源ＩＳ２が電流源ＩＳ１に並列に接続され、ＮＭＯＳトランジスタＭ１のドレイン電流が増加し、ＮＭＯＳトランジスタＭ１とカレントミラー回路を形成しているＰＭＯＳトランジスタＭ４，Ｍ１３，Ｍ１８の各ドレイン電流も増加し、誤差増幅回路２及び電圧差検出回路５のバイアス電流がそれぞれ増加する。
【００３６】
逆に、出力電圧Ｖｏｕｔが低下した場合は、第２の差動増幅回路の出力端ＳＯ２がハイレベルになり、ＮＭＯＳトランジスタＭ３がオンして、電流源ＩＳ２が電流源ＩＳ１に並列に接続され、前記と同様、誤差増幅回路２及び電圧差検出回路５のバイアス電流をそれぞれ増加させる。すなわち、出力電圧Ｖｏｕｔが第１の差動増幅回路又は第２の差動増幅回路の入力オフセット電圧に比例した所定の電圧だけ変動すると、誤差増幅回路２のバイアス電流が増加するため、出力電圧Ｖｏｕｔの電圧変動にすばやく応答できるようになる。
【００３７】
第１及び第２の各差動増幅回路における各入力オフセット電圧Ｖｏｓ１，Ｖｏｓ２の値は、出力電圧Ｖｏｕｔの許容変動電圧値ΔＶｏｕｔに、分圧電圧Ｖｓと出力電圧Ｖｏｕｔの電圧比（Ｖｓ／Ｖｏｕｔ）を乗じた値（ΔＶｏｕｔ・Ｖｓ／Ｖｏｕｔ）以下になるようにそれぞれ設定する。望ましくは、入力オフセット電圧を前記乗じた値の半分｛（ΔＶｏｕｔ・Ｖｓ）／（２・Ｖｏｕｔ）｝程度にするのがよい。
【００３８】
また、前記第１及び第２の各差動増幅回路の入力にオフセット電圧を発生させる方法は、第１及び第２の各差動増幅回路の負荷をなすカレントミラー回路を構成しているＮＭＯＳトランジスタのサイズを変えたり、又は第１及び第２の各差動増幅回路の反転入力端に使用しているＰＭＯＳトランジスタと、非反転入力端に使用しているＰＭＯＳトランジスタのサイズを変えたりして、差動対をなす各トランジスタの特性が異なるようにしてアンバランスにすることにより実現することができる。
【００３９】
第１の差動増幅回路の負荷であるＮＭＯＳトランジスタＭ７及びＭ８はカレントミラー回路を形成していることから、ＮＭＯＳトランジスタＭ７のサイズをＮＭＯＳトランジスタＭ８よりも大きくすると、第１の差動増幅回路の２つの入力電圧が同じ場合は、ＰＭＯＳトランジスタＭ５のドレイン電流がＰＭＯＳトランジスタＭ６のドレイン電流よりも大きくなるため、出力端ＳＯ１はローレベルになる。
【００４０】
ＰＭＯＳトランジスタＭ５とＰＭＯＳトランジスタＭ６の各ドレイン電流が等しくなるには、ＰＭＯＳトランジスタＭ６のゲート電圧が、ＰＭＯＳトランジスタＭ５のゲート電圧よりも大きくなる必要があり、該電圧が入力オフセット電圧Ｖｏｓ１となる。すなわち、ＮＭＯＳトランジスタＭ７とＮＭＯＳトランジスタＭ８のサイズ比を適当に選ぶことで、任意の入力オフセット電圧Ｖｏｓ１を発生させることができる。
【００４１】
第２の差動増幅回路の入力オフセット電圧Ｖｏｓ２も前記した第１の差動増幅回路の入力オフセット電圧Ｖｏｓ１と同様に設定することができる。ただし、第２の差動増幅回路の場合は、ＮＭＯＳトランジスタＭ１２がＮＭＯＳトランジスタＭ１１よりも素子サイズが大きくなるようにしている。このため、ＰＭＯＳトランジスタＭ１０のゲート電圧がＰＭＯＳトランジスタＭ９のゲート電圧よりも小さくなると、ＰＭＯＳトランジスタＭ１０とＰＭＯＳトランジスタＭ９のドレイン電流が同じになる。
【００４２】
第１及び第２の各差動増幅回路の反転入力端と非反転入力端に使用しているトランジスタのサイズを変えた場合、両入力端に同じ電流が流れても、サイズの大きい方のＰＭＯＳトランジスタのゲート電圧は、サイズの小さい方のＰＭＯＳトランジスタよりも小さくなり、該電圧差が入力オフセット電圧となる。なお、図１では、誤差増幅回路２のバイアス電流設定用のＰＭＯＳトランジスタＭ１３とＭ１８の他に、電圧差検出回路５のバイアス電流設定用のＰＭＯＳトランジスタＭ４も、バイアス電流変更回路６のＰＭＯＳトランジスタＭ１とカレントミラー回路を形成してバイアス電流が変更されるようになっているが、電圧差検出回路５のバイアス電流は必ずしも、変更されるようになっていなくてもよい。
【００４３】
ただし、電圧差検出回路５のバイアス電流を固定にした場合は、電圧差検出回路５の応答速度が遅くなるため、第１及び第２の各差動増幅回路の入力オフセット電圧をそれぞれ少し大きめに設定するか、又は電圧差検出回路５のバイアス電流を大きめに設定しておく必要がある。
【００４４】
ここで、図１のＰＭＯＳトランジスタＭ４及びＭ１３を共通化して素子数を削減するようにしてもよく、このようにした場合、図１の定電圧回路１は図３のようになる。なお、図３では、図１と同じもの又は同様のものは同じ符号で示しており、図３の回路動作は、図１の場合と同様であることからその説明を省略する。また、図３の場合、誤差増幅回路２のＰＭＯＳトランジスタＭ１３は、電圧差検出回路５の構成をもなしている。一方、ＰＭＯＳトランジスタＭ４の代わりにＰＭＯＳトランジスタＭ１３を削除し、誤差増幅回路２のＰＭＯＳトランジスタＭ１４及びＭ１５に対して図１のＰＭＯＳトランジスタＭ４から電流を供給するようにしてもよい。この場合、ＰＭＯＳトランジスタＭ４は誤差増幅回路２の構成をもなす。
【００４５】
このように、本第１の実施の形態における定電圧回路は、電圧差検出回路５で分圧電圧Ｖｓと基準電圧Ｖｒｅｆとの電圧差を検出し、該検出した電圧差の絶対値が所定値以下の場合は、バイアス電流変更回路６から誤差増幅回路２及び電圧差検出回路５に供給するバイアス電流を小さくし、該検出した電圧差の絶対値が所定値を超える場合は、バイアス電流変更回路６から誤差増幅回路２及び電圧差検出回路５に供給するバイアス電流を大きくして応答性を高めるようにした。このことから、通常状態と待機状態を切り換えるための制御信号が不要ですべての機器に使用することができ、通常使用状態においても待機状態に匹敵する低消費電力化を行うことができる。
【００４６】
【発明の効果】
上記の説明から明らかなように、本発明の定電圧回路によれば、出力電圧が目標電圧に制御されている間は、定電圧回路中の誤差増幅回路のバイアス電流を小さくして消費電力を極力低減させ、しかも、出力電圧が所定の電圧以上変動した場合は、バイアス電流を大きくして、出力電圧の変動に対する応答性を速くして出力電圧をすばやく目標電圧に戻すようにした。このため、従来のように、通常状態と待機状態でそれぞれ専用の回路を備える必要もなく、通常状態と待機状態を切り換えるための制御信号も不要であり、通常状態においても、消費電流を待機状態並みに小さくすることができる。更に、バイアス電流を切り換えるタイミングを得るための電圧を、差動対の負荷をなすカレントミラー回路を構成している１組のトランジスタのサイズの比を変えることで達成していることから、素子数が少なく、非常に簡単な回路構成で実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における定電圧回路の例を示した回路図である。
【図２】図１の電圧差検出回路５における第１及び第２の各差動増幅回路の出力電圧特性例を示した図である。
【図３】本発明の第１の実施の形態における定電圧回路の他の例を示した回路図である。
【図４】従来の定電圧回路の例を示した回路図である。
【符号の説明】
１ 定電圧回路
２ 誤差増幅回路
３ 出力電圧検出回路
４ 基準電圧発生回路
５ 電圧差検出回路
６ バイアス電流変更回路
１０ 負荷
【発明の属する技術分野】
本発明は、低消費電力の定電圧回路に関し、特に応答速度を低下させることなく消費電流の低減を図ることができる直流の定電圧回路に関する。
【０００２】
【従来の技術】
図４は、一般的な従来の定電圧回路の例を示した回路図である。
図４における定電圧回路１００は、入力電圧Ｖｉｎから所定の定電圧を生成して出力電圧Ｖｏｕｔとして出力端子ＯＵＴから出力し、出力端子ＯＵＴに接続された負荷１１０に供給する。ＰＭＯＳトランジスタＭ６１〜Ｍ６４，Ｍ６７、ＮＭＯＳトランジスタＭ６５，Ｍ６６，Ｍ６８、抵抗Ｒ６３及びコンデンサＣ６１は誤差増幅回路１０１を形成しており、該誤差増幅回路１０１の反転入力端Ｐには出力電圧Ｖｏｕｔを抵抗Ｒ６１とＲ６２で分圧した分圧電圧Ｖｓ１が入力されている。誤差増幅回路１０１の出力信号は、出力端子ＯＵＴへの出力電流制御を行って出力電圧Ｖｏｕｔが一定になるように制御するＰＭＯＳトランジスタからなる電圧制御トランジスタＭ６９のゲートに出力される。コンデンサＣ６１と抵抗Ｒ６３は誤差増幅回路１０１の位相補償を行っている。
【０００３】
定電流源ＩＳ６１及びＰＭＯＳトランジスタＭ６１はバイアス電流発生回路１０２を形成しており、定電流源ＩＳ６１がＰＭＯＳトランジスタＭ６１のドレイン電流となり、ＰＭＯＳトランジスタＭ６１とカレントミラー回路を形成しているＰＭＯＳトランジスタＭ６２及びＭ６７に、定電流源ＩＳ６１から供給された電流Ｉ６１に比例したドレイン電流をそれぞれ発生させる。該各ドレイン電流が誤差増幅回路１０１のバイアス電流となる。
【０００４】
定電圧回路１００の出力端子ＯＵＴに接続されている負荷１１０の変動や、入力電圧Ｖｉｎの変動に伴って出力電圧Ｖｏｕｔが変動すると、誤差増幅回路１０１によって、抵抗Ｍ６１と抵抗Ｍ６２の接続部の電圧である前記分圧電圧Ｖｓ１が基準電圧Ｖｒ１と等しくなるように電圧制御トランジスタＭ６９が動作制御され、出力電圧Ｖｏｕｔは一定電圧に保たれる。
【０００５】
従来の回路では、出力電圧Ｖｏｕｔの変動に対する応答速度を速くするためには、前記バイアス電流を大きくする必要があった。このことは、回路を構成する各ＭＯＳトランジスタのゲート容量や、配線における浮遊容量をすばやく充放電させるために多くの電流を流す必要であり、出力電圧Ｖｏｕｔの変動に対する応答速度が速い電源回路ほど消費電流が増加するという問題があった。
これに対して、電源回路内で消費される電力を削減する方法としては、負荷電流が小さく応答速度をあまり必要としない場合、例えば待機状態等では、応答速度は遅いが、消費電流が小さい電源回路をもう一つ備え、通常状態と待機状態で電源回路を切り換えて使用する方法（例えば、特許文献１参照。）や、待機状態になったときに電源回路のバイアス電流を小さくする方法がとられていた。
【０００６】
【特許文献１】
特開２００１−１１７６５０号公報
【０００７】
【発明が解決しようとする課題】
しかし、前記のような方法では、通常状態と、応答速度をあまり必要としない待機状態に分けているため、通常状態においては電源回路の消費電流を小さくすることができず、更に通常状態と待機状態を切り換えるための制御信号が必要であった。該制御信号は、通常ＣＰＵ等の制御回路で生成しているため、従来の定電圧回路では、ＣＰＵ等を搭載した機器のように、限られた機器にしか適用することができなかった。
【０００８】
本発明は、上記のような問題を解決するためになされたものであり、通常使用状態においても、待機状態に匹敵する低消費電力化を行うことができ、しかも通常状態と待機状態を切り換えるための制御信号も不要で、すべての機器に使用することができる定電圧回路を得ることを目的とする。
【０００９】
【課題を解決するための手段】
この発明に係る定電圧回路は、入力端子に入力された入力電圧Ｖｉｎを所定の定電圧に変換し出力電圧Ｖｏｕｔとして出力端子から出力する定電圧回路において、
前記入力電圧Ｖｉｎを電源とし、入力された制御信号に応じて前記出力端子から出力される電流の制御を行う制御素子と、
所定の基準電圧を生成して出力する基準電圧発生回路と、
前記出力電圧Ｖｏｕｔに比例した電圧Ｖｓを生成して出力する出力電圧検出回路と、
該出力電圧検出回路からの電圧Ｖｓと、前記基準電圧との電圧差を増幅して前記制御素子を駆動し、前記出力電圧Ｖｏｕｔが所定の定電圧になるように制御する誤差増幅回路と、
前記出力電圧検出回路からの電圧Ｖｓと前記基準電圧との電圧差が、所定の電圧値になったか否かの検出を行い、該検出結果を出力する電圧差検出回路と、
該電圧差検出回路からの前記検出結果に応じて、前記誤差増幅回路のバイアス電流値を変えるバイアス電流変更回路と、
を備え、
前記電圧差検出回路は、前記出力電圧検出回路から出力された電圧Ｖｓと前記基準電圧との電圧差が所定の電圧値以下になると、前記バイアス電流変更回路に対して、前記誤差増幅回路へのバイアス電流を減少させるものである。
【００１０】
具体的には、前記電圧差検出回路は、対応する入力端がそれぞれ接続された第１及び第２の各差動増幅回路で構成され、該第１及び第２の各差動増幅回路は、一方の入力端に所定の入力オフセット電圧を有し、該入力オフセット電圧は相対する入力端にそれぞれ設けられるようにした。
【００１１】
また、前記バイアス電流変更回路は、電圧差検出回路の第１及び第２の各差動増幅回路におけるバイアス電流値を変え、前記電圧差検出回路は、前記出力電圧検出回路から出力された電圧Ｖｓと前記基準電圧との電圧差が所定の電圧値以下になると、前記バイアス電流変更回路に対して、前記第１及び第２の各差動増幅回路へのバイアス電流をそれぞれ減少させるようにした。
【００１２】
また、具体的には、前記誤差増幅回路及び電圧差検出回路は、バイアス電流を供給する共通の回路が設けられるようにしてもよい。
【００１３】
また、前記第１及び第２の各差動増幅回路は、各入力オフセット電圧が、前記出力電圧Ｖｏｕｔの許容変動電圧値ΔＶｏｕｔに、前記出力電圧検出回路から出力された電圧Ｖｓと出力電圧Ｖｏｕｔとの比Ｖｓ／Ｖｏｕｔを乗じた値（ΔＶｏｕｔ・Ｖｓ／Ｖｏｕｔ）以下に設定されるようにした。
【００１４】
一方、前記第１及び第２の各差動増幅回路は、差動対の負荷がそれぞれカレントミラー回路で構成され、該各カレントミラー回路を異なる特性のトランジスタで構成することによって、前記入力オフセット電圧が設けられるようにした。
【００１５】
また、前記第１及び第２の各差動増幅回路は、差動対をなすトランジスタの特性が異なるようにすることによって、前記入力オフセット電圧が設けられるようにしてもよい。
【００１６】
前記バイアス電流変更回路は、複数の定電流源と、該各定電流源を並列に接続するための少なくとも１つのスイッチ素子からなるスイッチ回路とを備え、前記電圧差検出回路からの検出結果に応じて、該スイッチ回路におけるスイッチ素子のスイッチング制御を行って前記バイアス電流を変更するようにしてもよい。
【００１７】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における定電圧回路の例を示した回路図である。
図１における定電圧回路１は、入力電圧Ｖｉｎから所定の定電圧を生成して出力電圧Ｖｏｕｔとして出力端子ＯＵＴから出力し、出力端子ＯＵＴに接続された負荷１０に供給する。
【００１８】
定電圧回路１は、誤差増幅回路２と、該誤差増幅回路２によって動作制御され、出力端子ＯＵＴへの出力電流制御を行って出力電圧Ｖｏｕｔが所定値で一定になるように制御するＰＭＯＳトランジスタからなる電圧制御トランジスタＭ２０と、出力電圧Ｖｏｕｔを分圧して生成した分圧電圧Ｖｓを出力する出力電圧検出回路３とを備えている。更に、定電圧回路１は、所定の基準電圧Ｖｒｅｆを生成して出力する基準電圧発生回路４と、分圧電圧Ｖｓと基準電圧Ｖｒｅｆとの電圧差を検出する電圧差検出回路５と、前記誤差増幅回路２及び該電圧差検出回路５のバイアス電流を変えるバイアス電流変更回路６とを備えている。なお、電圧制御トランジスタＭ２０は制御素子をなす。電圧差検出回路５は、バイアス電流変更回路６に対して、検出した電圧差に応じてバイアス電流を変更させ、例えば、検出した電圧差が所定値よりも大きい場合はバイアス電流を大きくさせ、検出した電圧差が所定値以下の場合はバイアス電流を小さくさせる。
【００１９】
誤差増幅回路２は、ＰＭＯＳトランジスタＭ１３〜Ｍ１５，Ｍ１８、ＮＭＯＳトランジスタＭ１６，Ｍ１７，Ｍ１９、コンデンサＣ１及び抵抗Ｒ３で構成されている。ＰＭＯＳトランジスタＭ１４及びＭ１５は差動対をなし、ＮＭＯＳトランジスタＭ１６及びＭ１７はカレントミラー回路を形成してＰＭＯＳトランジスタＭ１４及びＭ１５の負荷をなす。また、ＰＭＯＳトランジスタＭ１３は、ＰＭＯＳトランジスタＭ１４及びＭ１５へ電流を供給する電流源をなし、ＰＭＯＳトランジスタＭ１３〜Ｍ１５及びＮＭＯＳトランジスタＭ１６，Ｍ１７で差動増幅回路をなしている。
【００２０】
ＰＭＯＳトランジスタＭ１４及びＭ１５の各ソースは接続され、該接続部はＰＭＯＳトランジスタＭ１３のドレインに接続されており、ＰＭＯＳトランジスタＭ１３のソースは電源端子Ｖｄｄに接続され、入力電圧Ｖｉｎが印加されている。ＰＭＯＳトランジスタＭ１４のドレインはＮＭＯＳトランジスタＭ１６のドレインに接続され、ＰＭＯＳトランジスタＭ１５のドレインはＮＭＯＳトランジスタＭ１７のドレインに接続されている。ＮＭＯＳトランジスタＭ１６及びＭ１７のゲートはそれぞれ接続され、該接続部はＮＭＯＳトランジスタＭ１６のドレインに接続されている。ＮＭＯＳトランジスタＭ１６及びＭ１７の各ソースは接続され、該接続部は電源端子Ｖｓｓに接続され、電源端子Ｖｓｓは例えば接地電圧に接続される。
【００２１】
入力電圧Ｖｉｎが入力される電源端子Ｖｄｄと出力端子ＯＵＴとの間には電圧制御トランジスタＭ２０が接続されており、出力端子ＯＵＴと電源端子Ｖｓｓとの間には出力電圧検出回路３を構成する抵抗Ｒ１及びＲ２の直列回路が接続されている。抵抗Ｒ１と抵抗Ｒ２との接続部から分圧電圧Ｖｓが出力され、該分圧電圧ＶｓはＰＭＯＳトランジスタＭ１５のゲートに接続され、ＰＭＯＳトランジスタＭ１５のゲートは誤差増幅回路２の非反転入力端Ｐをなしている。
【００２２】
一方、電源端子Ｖｄｄと電源端子Ｖｓｓとの間には、ＰＭＯＳトランジスタＭ１８とＮＭＯＳトランジスタＭ１９が直列に接続されており、ＰＭＯＳトランジスタＭ１８とＮＭＯＳトランジスタＭ１９との接続部Ｏは、電圧制御トランジスタＭ２０のゲートに接続されている。また、ＰＭＯＳトランジスタＭ１４のゲートは、基準電圧発生回路４からの基準電圧Ｖｒｅｆが入力されており、誤差増幅回路２の反転入力端Ｍをなしている。また、ＰＭＯＳトランジスタＭ１５及びＮＭＯＳトランジスタＭ１７の接続部と、接続部Ｏとの間にはコンデンサＣ１及び抵抗Ｒ３の直列回路が接続されている。
【００２３】
次に、バイアス電流変更回路６は、ＰＭＯＳトランジスタＭ１、ＮＭＯＳトランジスタＭ２，Ｍ３及び定電流源ＩＳ１，ＩＳ２で構成されている。なお、ＮＭＯＳトランジスタＭ２及びＭ３は、それぞれスイッチ素子をなすと共にスイッチ回路をなす。電源端子Ｖｄｄと電源端子Ｖｓｓとの間にＰＭＯＳトランジスタＭ１と定電流源ＩＳ１が直列に接続され、ＮＭＯＳトランジスタＭ２と定電流源ＩＳ２の直列回路及びＮＭＯＳトランジスタＭ３と定電流源ＩＳ２の直列回路が、定電流源ＩＳ１とそれぞれ並列に接続されている。ＰＭＯＳトランジスタＭ１のゲートは、ＰＭＯＳトランジスタＭ１３及びＭ１８の各ゲートにそれぞれ接続されると共にＮＭＯＳトランジスタＭ１のドレインに接続されている。ＰＭＯＳトランジスタＭ１，Ｍ１３，Ｍ１８はカレントミラー回路を形成している。
【００２４】
電圧差検出回路５は、ＰＭＯＳトランジスタＭ４〜Ｍ６，Ｍ９，Ｍ１０及びＮＭＯＳトランジスタＭ７，Ｍ８，Ｍ１１，Ｍ１２で構成されている。ＰＭＯＳトランジスタＭ５及びＭ６は差動対をなし、ＮＭＯＳトランジスタＭ７及びＭ８は、カレントミラー回路を形成しておりＰＭＯＳトランジスタＭ５及びＭ６の負荷をなしている。また、ＰＭＯＳトランジスタＭ４は、ＰＭＯＳトランジスタＭ５及びＭ６へ電流を供給する電流源をなし、ＰＭＯＳトランジスタＭ４〜Ｍ６及びＮＭＯＳトランジスタＭ７，Ｍ８で１つの差動増幅回路をなしており、これを第１の差動増幅回路と呼ぶ。
【００２５】
また、ＰＭＯＳトランジスタＭ９及びＭ１０は差動対をなし、ＮＭＯＳトランジスタＭ１１及びＭ１２は、カレントミラー回路を形成しておりＰＭＯＳトランジスタＭ９及びＭ１０の負荷をなしている。また、ＰＭＯＳトランジスタＭ４は、ＰＭＯＳトランジスタＭ９及びＭ１０へ電流を供給する電流源をなし、ＰＭＯＳトランジスタＭ４，Ｍ９，Ｍ１０及びＮＭＯＳトランジスタＭ１１，Ｍ１２で１つの差動増幅回路をなしており、これを第２の差動増幅回路と呼ぶ。
【００２６】
ＰＭＯＳトランジスタＭ５及びＭ６の各ソースは接続され、該接続部はＰＭＯＳトランジスタＭ４のドレインに接続されており、ＰＭＯＳトランジスタＭ４のソースは電源端子Ｖｄｄに接続され入力電圧Ｖｉｎが印加されている。ＰＭＯＳトランジスタＭ５のドレインはＮＭＯＳトランジスタＭ７のドレインに接続され、該接続部は電圧差検出回路５の一方の出力端ＳＯ１をなし、ＰＭＯＳトランジスタＭ５のゲートには基準電圧Ｖｒｅｆが入力されている。また、ＰＭＯＳトランジスタＭ６のドレインはＮＭＯＳトランジスタＭ８のドレインに接続され、ＰＭＯＳトランジスタＭ６のゲートには分圧電圧Ｖｓが入力されている。ＮＭＯＳトランジスタＭ７及びＭ８のゲートはそれぞれ接続され、該接続部はＮＭＯＳトランジスタＭ８のドレインに接続されている。ＮＭＯＳトランジスタＭ７及びＭ８の各ソースは接続され、該接続部は電源端子Ｖｓｓに接続されている。
【００２７】
同様に、ＰＭＯＳトランジスタＭ９及びＭ１０の各ソースは接続され、該接続部はＰＭＯＳトランジスタＭ４のドレインに接続されている。ＰＭＯＳトランジスタＭ９のドレインはＮＭＯＳトランジスタＭ１１のドレインに接続され、ＰＭＯＳトランジスタＭ９のゲートには基準電圧Ｖｒｅｆが入力されている。また、ＰＭＯＳトランジスタＭ１０のドレインはＮＭＯＳトランジスタＭ１２のドレインに接続され、該接続部は電圧差検出回路５の他方の出力端ＳＯ２をなし、ＰＭＯＳトランジスタＭ１０のゲートには分圧電圧Ｖｓが入力されている。ＮＭＯＳトランジスタＭ１１及びＭ１２のゲートはそれぞれ接続され、該接続部はＮＭＯＳトランジスタＭ１１のドレインに接続されている。
【００２８】
ＮＭＯＳトランジスタＭ１１及びＭ１２の各ソースは接続され、該接続部は電源端子Ｖｓｓに接続されている。出力端ＳＯ１はＮＭＯＳトランジスタＭ２のゲートに、出力端ＳＯ２はＮＭＯＳトランジスタＭ３のゲートにそれぞれ接続されている。ＰＭＯＳトランジスタＭ４のゲートはＰＭＯＳトランジスタＭ１のゲートに接続され、ＰＭＯＳトランジスタＭ１及びＭ４はカレントミラー回路を形成している。
【００２９】
このような構成において、誤差増幅回路２は、入力された分圧電圧Ｖｓが基準電圧Ｖｒｅｆよりも大きい場合は、電圧制御トランジスタＭ２０のゲート電圧を上昇させて電圧制御トランジスタＭ２０から出力される電流を減少させる。また、誤差増幅回路２は、入力された分圧電圧Ｖｓが基準電圧Ｖｒｅｆよりも小さい場合は、電圧制御トランジスタＭ２０のゲート電圧を低下させて電圧制御トランジスタＭ２０から出力される電流を増加させる。このようにして、誤差増幅回路２は、分圧電圧Ｖｓが基準電圧Ｖｒｅｆになるように電圧制御トランジスタＭ２０の動作制御を行い、出力電圧Ｖｏｕｔが所定値で一定になるようにする。なお、コンデンサＣ１と抵抗Ｒ３は誤差増幅回路２の位相補償を行っている。
【００３０】
次に、電圧差検出回路５及びバイアス電流変更回路６の動作について説明する。
前記第１及び第２の各差動増幅回路のバイアス電流は、共にＰＭＯＳトランジスタＭ４のドレイン電流で供給される。ＰＭＯＳトランジスタＭ４はバイアス電流変更回路６のＰＭＯＳトランジスタＭ１とカレントミラー回路を形成しており、バイアス電流変更回路６で設定された電流に比例したバイアス電流を第１及び第２の各差動増幅回路にそれぞれ供給する。また、誤差増幅回路２のバイアス電流を限定しているＰＭＯＳトランジスタＭ１３とＰＭＯＳトランジスタＭ１８も、バイアス電流変更回路６のＰＭＯＳトランジスタＭ１とカレントミラー回路を形成しており、バイアス電流変更回路６で設定された電流に比例したバイアス電流を誤差増幅回路２に供給する。
【００３１】
一方、第１及び第２の各差動増幅回路の入力には、それぞれ入力オフセット電圧が設定されている。第１の差動増幅回路の入力オフセット電圧Ｖｏｓ１において、入力トランジスタをなすＰＭＯＳトランジスタＭ５のゲート電圧に対し、入力トランジスタをなすＰＭＯＳトランジスタＭ６のゲート電圧が大きく設定されている。すなわち、ＰＭＯＳトランジスタＭ６のゲート電圧が、ＰＭＯＳトランジスタＭ５のゲート電圧よりも入力オフセット電圧Ｖｏｓ１だけ大きい電圧になると第１の差動増幅回路の出力端ＳＯ１の信号レベルは反転する。
【００３２】
また、第２の差動増幅回路の入力オフセット電圧Ｖｏｓ２において、入力トランジスタをなすＰＭＯＳトランジスタＭ９のゲート電圧に対し、入力トランジスタをなすＰＭＯＳトランジスタＭ１０のゲート電圧が小さく設定されている。すなわち、ＰＭＯＳトランジスタＭ１０のゲート電圧が、ＰＭＯＳトランジスタＭ９のゲート電圧より入力オフセット電圧Ｖｏｓ２だけ小さい電圧になると第２の差動増幅回路の出力端ＳＯ２の信号レベルは反転する。このような第１及び第２の差動増幅回路の動作を図２に示している。
【００３３】
バイアス電流変更回路６において、定電流源ＩＳ１は、極めて小さいな電流値Ｉ１に設定されており、定電圧回路１の出力電圧Ｖｏｕｔがほぼ目標電圧に制御されているときの誤差増幅回路２のバイアス電流値を決定する。定電流源ＩＳ２は、電流源ＩＳ１と比較して、２桁から３桁大きな電流値Ｉ２になるように設定され、定電圧回路１の出力電圧Ｖｏｕｔが設定値から所定の電圧以上外れた場合の誤差増幅回路２のバイアス電流値を決定する。ＮＭＯＳトランジスタＭ２及びＭ３は、ゲートにハイレベルの信号が入力されるとオンし、ローレベルの信号が入力されるとオフする。
【００３４】
図２から分かるように、第１の差動増幅回路の出力端ＳＯ１と第２の差動増幅回路の出力端ＳＯ２の各出力電圧は、誤差増幅回路２の非反転入力端Ｐの電圧が基準電圧Ｖｒｅｆとほぼ同じ電圧、すなわち分圧電圧Ｖｓと基準電圧Ｖｒｅｆとの電圧差が所定値以下になったところで共にローレベルになっており、２つのＮＭＯＳトランジスタＭ２及びＭ３は共にオフし、バイアス電流を決定する電流は、電流源ＩＣ１の電流値Ｉ１だけとなる。このため、出力電圧Ｖｏｕｔが目標電圧付近であるときは、誤差増幅回路２及び電圧差検出回路５のバイアス電流は極めて小さくなる。
【００３５】
次に、出力電圧Ｖｏｕｔが何らかの原因で変動し、誤差増幅回路２の非反転入力端Ｐの電圧が上昇し、第１の差動増幅回路の入力オフセット電圧Ｖｏｓ１を超えた場合、すなわち分圧電圧Ｖｓと基準電圧Ｖｒｅｆとの電圧差が所定値を超えた場合は、第１の差動増幅回路の出力端ＳＯ１はハイレベルになり、ＮＭＯＳトランジスタＭ２をオンにする。すると、電流源ＩＳ２が電流源ＩＳ１に並列に接続され、ＮＭＯＳトランジスタＭ１のドレイン電流が増加し、ＮＭＯＳトランジスタＭ１とカレントミラー回路を形成しているＰＭＯＳトランジスタＭ４，Ｍ１３，Ｍ１８の各ドレイン電流も増加し、誤差増幅回路２及び電圧差検出回路５のバイアス電流がそれぞれ増加する。
【００３６】
逆に、出力電圧Ｖｏｕｔが低下した場合は、第２の差動増幅回路の出力端ＳＯ２がハイレベルになり、ＮＭＯＳトランジスタＭ３がオンして、電流源ＩＳ２が電流源ＩＳ１に並列に接続され、前記と同様、誤差増幅回路２及び電圧差検出回路５のバイアス電流をそれぞれ増加させる。すなわち、出力電圧Ｖｏｕｔが第１の差動増幅回路又は第２の差動増幅回路の入力オフセット電圧に比例した所定の電圧だけ変動すると、誤差増幅回路２のバイアス電流が増加するため、出力電圧Ｖｏｕｔの電圧変動にすばやく応答できるようになる。
【００３７】
第１及び第２の各差動増幅回路における各入力オフセット電圧Ｖｏｓ１，Ｖｏｓ２の値は、出力電圧Ｖｏｕｔの許容変動電圧値ΔＶｏｕｔに、分圧電圧Ｖｓと出力電圧Ｖｏｕｔの電圧比（Ｖｓ／Ｖｏｕｔ）を乗じた値（ΔＶｏｕｔ・Ｖｓ／Ｖｏｕｔ）以下になるようにそれぞれ設定する。望ましくは、入力オフセット電圧を前記乗じた値の半分｛（ΔＶｏｕｔ・Ｖｓ）／（２・Ｖｏｕｔ）｝程度にするのがよい。
【００３８】
また、前記第１及び第２の各差動増幅回路の入力にオフセット電圧を発生させる方法は、第１及び第２の各差動増幅回路の負荷をなすカレントミラー回路を構成しているＮＭＯＳトランジスタのサイズを変えたり、又は第１及び第２の各差動増幅回路の反転入力端に使用しているＰＭＯＳトランジスタと、非反転入力端に使用しているＰＭＯＳトランジスタのサイズを変えたりして、差動対をなす各トランジスタの特性が異なるようにしてアンバランスにすることにより実現することができる。
【００３９】
第１の差動増幅回路の負荷であるＮＭＯＳトランジスタＭ７及びＭ８はカレントミラー回路を形成していることから、ＮＭＯＳトランジスタＭ７のサイズをＮＭＯＳトランジスタＭ８よりも大きくすると、第１の差動増幅回路の２つの入力電圧が同じ場合は、ＰＭＯＳトランジスタＭ５のドレイン電流がＰＭＯＳトランジスタＭ６のドレイン電流よりも大きくなるため、出力端ＳＯ１はローレベルになる。
【００４０】
ＰＭＯＳトランジスタＭ５とＰＭＯＳトランジスタＭ６の各ドレイン電流が等しくなるには、ＰＭＯＳトランジスタＭ６のゲート電圧が、ＰＭＯＳトランジスタＭ５のゲート電圧よりも大きくなる必要があり、該電圧が入力オフセット電圧Ｖｏｓ１となる。すなわち、ＮＭＯＳトランジスタＭ７とＮＭＯＳトランジスタＭ８のサイズ比を適当に選ぶことで、任意の入力オフセット電圧Ｖｏｓ１を発生させることができる。
【００４１】
第２の差動増幅回路の入力オフセット電圧Ｖｏｓ２も前記した第１の差動増幅回路の入力オフセット電圧Ｖｏｓ１と同様に設定することができる。ただし、第２の差動増幅回路の場合は、ＮＭＯＳトランジスタＭ１２がＮＭＯＳトランジスタＭ１１よりも素子サイズが大きくなるようにしている。このため、ＰＭＯＳトランジスタＭ１０のゲート電圧がＰＭＯＳトランジスタＭ９のゲート電圧よりも小さくなると、ＰＭＯＳトランジスタＭ１０とＰＭＯＳトランジスタＭ９のドレイン電流が同じになる。
【００４２】
第１及び第２の各差動増幅回路の反転入力端と非反転入力端に使用しているトランジスタのサイズを変えた場合、両入力端に同じ電流が流れても、サイズの大きい方のＰＭＯＳトランジスタのゲート電圧は、サイズの小さい方のＰＭＯＳトランジスタよりも小さくなり、該電圧差が入力オフセット電圧となる。なお、図１では、誤差増幅回路２のバイアス電流設定用のＰＭＯＳトランジスタＭ１３とＭ１８の他に、電圧差検出回路５のバイアス電流設定用のＰＭＯＳトランジスタＭ４も、バイアス電流変更回路６のＰＭＯＳトランジスタＭ１とカレントミラー回路を形成してバイアス電流が変更されるようになっているが、電圧差検出回路５のバイアス電流は必ずしも、変更されるようになっていなくてもよい。
【００４３】
ただし、電圧差検出回路５のバイアス電流を固定にした場合は、電圧差検出回路５の応答速度が遅くなるため、第１及び第２の各差動増幅回路の入力オフセット電圧をそれぞれ少し大きめに設定するか、又は電圧差検出回路５のバイアス電流を大きめに設定しておく必要がある。
【００４４】
ここで、図１のＰＭＯＳトランジスタＭ４及びＭ１３を共通化して素子数を削減するようにしてもよく、このようにした場合、図１の定電圧回路１は図３のようになる。なお、図３では、図１と同じもの又は同様のものは同じ符号で示しており、図３の回路動作は、図１の場合と同様であることからその説明を省略する。また、図３の場合、誤差増幅回路２のＰＭＯＳトランジスタＭ１３は、電圧差検出回路５の構成をもなしている。一方、ＰＭＯＳトランジスタＭ４の代わりにＰＭＯＳトランジスタＭ１３を削除し、誤差増幅回路２のＰＭＯＳトランジスタＭ１４及びＭ１５に対して図１のＰＭＯＳトランジスタＭ４から電流を供給するようにしてもよい。この場合、ＰＭＯＳトランジスタＭ４は誤差増幅回路２の構成をもなす。
【００４５】
このように、本第１の実施の形態における定電圧回路は、電圧差検出回路５で分圧電圧Ｖｓと基準電圧Ｖｒｅｆとの電圧差を検出し、該検出した電圧差の絶対値が所定値以下の場合は、バイアス電流変更回路６から誤差増幅回路２及び電圧差検出回路５に供給するバイアス電流を小さくし、該検出した電圧差の絶対値が所定値を超える場合は、バイアス電流変更回路６から誤差増幅回路２及び電圧差検出回路５に供給するバイアス電流を大きくして応答性を高めるようにした。このことから、通常状態と待機状態を切り換えるための制御信号が不要ですべての機器に使用することができ、通常使用状態においても待機状態に匹敵する低消費電力化を行うことができる。
【００４６】
【発明の効果】
上記の説明から明らかなように、本発明の定電圧回路によれば、出力電圧が目標電圧に制御されている間は、定電圧回路中の誤差増幅回路のバイアス電流を小さくして消費電力を極力低減させ、しかも、出力電圧が所定の電圧以上変動した場合は、バイアス電流を大きくして、出力電圧の変動に対する応答性を速くして出力電圧をすばやく目標電圧に戻すようにした。このため、従来のように、通常状態と待機状態でそれぞれ専用の回路を備える必要もなく、通常状態と待機状態を切り換えるための制御信号も不要であり、通常状態においても、消費電流を待機状態並みに小さくすることができる。更に、バイアス電流を切り換えるタイミングを得るための電圧を、差動対の負荷をなすカレントミラー回路を構成している１組のトランジスタのサイズの比を変えることで達成していることから、素子数が少なく、非常に簡単な回路構成で実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における定電圧回路の例を示した回路図である。
【図２】図１の電圧差検出回路５における第１及び第２の各差動増幅回路の出力電圧特性例を示した図である。
【図３】本発明の第１の実施の形態における定電圧回路の他の例を示した回路図である。
【図４】従来の定電圧回路の例を示した回路図である。
【符号の説明】
１ 定電圧回路
２ 誤差増幅回路
３ 出力電圧検出回路
４ 基準電圧発生回路
５ 電圧差検出回路
６ バイアス電流変更回路
１０ 負荷
Claims (8)
- 入力端子に入力された入力電圧Ｖｉｎを所定の定電圧に変換し出力電圧Ｖｏｕｔとして出力端子から出力する定電圧回路において、
前記入力電圧Ｖｉｎを電源とし、入力された制御信号に応じて前記出力端子から出力される電流の制御を行う制御素子と、
所定の基準電圧Ｖｒｅｆを生成して出力する基準電圧発生回路と、
前記出力電圧Ｖｏｕｔに比例した電圧Ｖｓを生成して出力する出力電圧検出回路と、
該出力電圧検出回路からの電圧Ｖｓと、前記基準電圧Ｖｒｅｆとの電圧差を増幅して前記制御素子を駆動し、前記出力電圧Ｖｏｕｔが所定の定電圧になるように制御する誤差増幅回路と、
前記出力電圧検出回路からの電圧Ｖｓと前記基準電圧Ｖｒｅｆとの電圧差が、所定の電圧値になったか否かの検出を行い、該検出結果を出力する電圧差検出回路と、
該電圧差検出回路からの前記検出結果に応じて、前記誤差増幅回路のバイアス電流値を変えるバイアス電流変更回路と、
を備え、
前記電圧差検出回路は、前記出力電圧検出回路から出力された電圧Ｖｓと前記基準電圧Ｖｒｅｆとの電圧差が所定の電圧値以下になると、前記バイアス電流変更回路に対して、前記誤差増幅回路へのバイアス電流を減少させることを特徴とする定電圧回路。 - 前記電圧差検出回路は、対応する入力端がそれぞれ接続された第１及び第２の各差動増幅回路で構成され、該第１及び第２の各差動増幅回路は、一方の入力端に所定の入力オフセット電圧を有し、該入力オフセット電圧は相対する入力端にそれぞれ設けられることを特徴とする請求項１記載の定電圧回路。
- 前記バイアス電流変更回路は、電圧差検出回路の第１及び第２の各差動増幅回路におけるバイアス電流値を変え、前記電圧差検出回路は、前記出力電圧検出回路から出力された電圧Ｖｓと前記基準電圧Ｖｒｅｆとの電圧差が所定の電圧値以下になると、前記バイアス電流変更回路に対して、前記第１及び第２の各差動増幅回路へのバイアス電流をそれぞれ減少させることを特徴とする請求項２記載の定電圧回路。
- 前記誤差増幅回路及び電圧差検出回路は、バイアス電流を供給する共通の回路が設けられることを特徴とする請求項３記載の定電圧回路。
- 前記第１及び第２の各差動増幅回路は、各入力オフセット電圧が、前記出力電圧Ｖｏｕｔの許容変動電圧値ΔＶｏｕｔに、前記出力電圧検出回路から出力された電圧Ｖｓと出力電圧Ｖｏｕｔとの比Ｖｓ／Ｖｏｕｔを乗じた値（ΔＶｏｕｔ・Ｖｓ／Ｖｏｕｔ）以下に設定されることを特徴とする請求項２、３又は４記載の定電圧回路。
- 前記第１及び第２の各差動増幅回路は、差動対の負荷がそれぞれカレントミラー回路で構成され、該各カレントミラー回路を異なる特性のトランジスタで構成することによって、前記入力オフセット電圧が設けられることを特徴とする請求項２、３、４又は５記載の定電圧回路。
- 前記第１及び第２の各差動増幅回路は、差動対をなすトランジスタの特性が異なるようにすることによって、前記入力オフセット電圧が設けられることを特徴とする請求項２、３、４又は５記載の定電圧回路。
- 前記バイアス電流変更回路は、複数の定電流源と、該各定電流源を並列に接続するための少なくとも１つのスイッチ素子からなるスイッチ回路とを備え、前記電圧差検出回路からの検出結果に応じて、該スイッチ回路におけるスイッチ素子のスイッチング制御を行って前記バイアス電流を変更することを特徴とする請求項１、２、３、４、５、６又は７記載の定電圧回路。
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