JP2006276990A

JP2006276990A - 定電圧電源回路

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Publication number: JP2006276990A
Application number: JP2005091350A
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Inventors: Yoshiki Takagi; 義器高木
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2005-03-28
Filing date: 2005-03-28
Publication date: 2006-10-12
Anticipated expiration: 2025-03-28
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Abstract

【課題】入力電圧が定格出力電圧以下のときの消費電流を削減することできる定電圧電源回路を得る。
【解決手段】ＰＭＯＳトランジスタＭ４のソース、又はＰＭＯＳトランジスタＭ３及びＭ４の各ソースにオフセット電圧を設けて、ＰＭＯＳトランジスタＭ３〜Ｍ５に同じドレイン電流が流れた場合でも、ＰＭＯＳトランジスタＭ３とＭ４の各ゲート・ソース間電圧がＰＭＯＳトランジスタＭ５よりも大きくなるようにして、電流検出トランジスタＭ２のソース・ドレイン間電圧Ｖｓｄ２がほぼ０Ｖになるようにした。
【選択図】図１

Description

本発明は、電流検出回路を有する定電圧電源回路に関し、特に、入力電圧が定格出力電圧より低い場合においても消費電流の増加を抑制することができる定電圧電源回路に関する。

従来、定電圧電源回路の過電流保護や、定電圧電源回路における誤差増幅回路のバイアス電流を定電圧電源回路の出力電流に応じて変化させる目的で、該出力電流を検出する必要があった。
前記出力電流の検出方法としては、定電圧電源回路における出力電圧制御トランジスタの出力電流に比例した電流を生成するために、該出力電圧制御トランジスタよりも素子サイズの小さい電流検出トランジスタから、出力電圧制御トランジスタから出力される電流に比例した電流を出力させる方式が用いられていた。
しかし、このような方法では、出力電圧制御トランジスタと電流検出トランジスタの電流出力端の電圧が異なってしまい、チャネル長変調効果により正確な電流比が得られないという問題があった。

このため、出力電圧制御トランジスタと電流検出トランジスタの電流出力端の電圧を同電圧にするための回路が提案されており（例えば、特許文献１参照。）、図５はこのような定電圧電源回路の回路例を示している。
図５において、定電圧電源回路１００は、シリーズレギュレータをなしており、所定の基準電圧Ｖｒｅｆを生成して出力する基準電圧発生回路２と、出力電圧Ｖｏｕｔを分圧して分圧電圧ＶＦＢを生成し出力する出力電圧検出用の抵抗Ｒ１０１，Ｒ１０２と、ゲートに入力された信号に応じて出力端子ＯＵＴに出力する電流ｉｏの制御を行うＰＭＯＳトランジスタからなる出力電圧制御トランジスタＭ１０１と、分圧電圧ＶＦＢが基準電圧Ｖｒｅｆになるように出力電圧制御トランジスタＭ１０１の動作制御を行う誤差増幅回路ＡＭＰａと、コンデンサＣ１０１とを備えている。

更に、定電圧電源回路１００は、出力電圧制御トランジスタＭ１０１の出力電流に比例した電流を生成して出力する比例電流生成回路１０３と、該比例電流生成回路１０３から出力される比例電流から出力電流ｉｏの電流値を検出し、出力電流ｉｏが所定の電流値まで増加したことを検出すると、それ以上の出力電流ｉｏの増加を抑えて出力電圧Ｖｏｕｔを低下させる過電流保護回路１０４とを備えている。比例電流生成回路１０３は、出力電圧制御トランジスタＭ１０１から出力される電流に比例した電流を出力するＰＭＯＳトランジスタからなる電流検出トランジスタＭ１０２と、ＰＭＯＳトランジスタＭ１０３〜Ｍ１０５と、ＮＭＯＳトランジスタＭ１０６，Ｍ１０７とで構成されている。また、過電流保護回路１０４は、ＰＭＯＳトランジスタＭ１０８、ＮＭＯＳトランジスタＭ１０９及び抵抗Ｒ１０３，Ｒ１０４で構成されている。

このような構成において、比例電流生成回路１０３における電流検出トランジスタＭ１０２のドレイン電流は出力電圧制御トランジスタＭ１０１のドレイン電流に比例した電流となり、以下、このような出力電圧制御トランジスタＭ１０１と電流検出トランジスタＭ１０２の動作をミラー動作と呼ぶ。しかし、電流検出トランジスタＭ１０２のドレイン電圧と出力電圧制御トランジスタＭ１０１のドレイン電圧が異なると、チャネル長変調効果によってドレイン電流の比例関係が崩れてしまう。
ＰＭＯＳトランジスタＭ１０４，Ｍ１０５及びＮＭＯＳトランジスタＭ１０６，Ｍ１０７は、出力電圧制御トランジスタＭ１０１と電流検出トランジスタＭ１０２の各ドレイン電圧を同一電圧に揃えるためのカレントミラー回路を形成している。また、ＰＭＯＳトランジスタＭ１０３は、ＰＭＯＳトランジスタＭ１０４の出力電流に比例した電流を出力するものである。このことから、ＰＭＯＳトランジスタＭ１０３のドレイン電流は出力電圧制御トランジスタＭ１０１のドレイン電流に比例しており、ＰＭＯＳトランジスタＭ１０３及びＭ１０４の素子が同一であれば、ＰＭＯＳトランジスタＭ１０３及びＭ１０４の各ドレイン電流は同じになる。

ＰＭＯＳトランジスタＭ１０３〜Ｍ１０５に同じトランジスタを使用し、更にＮＭＯＳトランジスタＭ１０６とＭ１０７も同じトランジスタを使用すると、ＰＭＯＳトランジスタＭ１０３〜Ｍ１０５の各ドレイン電流は同じになる。このため、ＰＭＯＳトランジスタＭ１０３〜Ｍ１０５の各ゲート・ソース間電圧も等しくなり、その結果、出力電圧制御トランジスタＭ１０１と電流検出トランジスタＭ１０２のドレイン電圧は等しくなる。
また、出力電流ｉｏが増加すると電流検出トランジスタＭ１０２のドレイン電流も増加し、抵抗Ｒ１０３の電圧降下が大きくなる。出力電流ｉｏが所定の電流値を超えると、抵抗Ｒ１０３の電圧降下もＮＭＯＳトランジスタＭ１０９のしきい値を超えるように設定されており、ＮＭＯＳトランジスタＭ１０９がオンし、ＰＭＯＳトランジスタＭ１０８のゲート電圧を低下させる。このため、ＰＭＯＳトランジスタＭ１０８もオンし、出力電圧制御トランジスタＭ１０１のゲート電圧の低下を抑制し、出力電流の増加を抑える。
特開２００３−２９８５６号公報

しかし、図５では、ＰＭＯＳトランジスタＭ１０４、Ｍ１０５のドレイン電圧が異なるため、チャネル長変調効果によりＰＭＯＳトランジスタＭ１０４，Ｍ１０５の各ドレイン電流は完全には一致せず、ＰＭＯＳトランジスタＭ１０４，Ｍ１０５の各ゲート・ソース間電圧、すなわち出力電圧制御トランジスタＭ１０１及び電流検出トランジスタＭ１０２の各ドレイン電圧は僅かであるが異なってしまう。
この影響は、定電圧電源回路１００が正常に作動している場合はほとんど問題にならないが、入力電圧Ｖｉｎが定電圧電源回路１００の定格出力電圧以下になると問題になる。

図６は、定電圧電源回路１００の出力端子ＯＵＴに負荷を接続しない状態で、定格出力電圧が４Ｖである定電圧電源回路１００の入力電圧Ｖｉｎを０Ｖから６Ｖまで変化させたときの、ＰＭＯＳトランジスタＭ１０４及びＭ１０５の各ドレイン電流の変化例を示した図である。
図６において、入力電圧Ｖｉｎが定格出力電圧よりも大きい場合、ＰＭＯＳトランジスタＭ１０４及びＭ１０５の各ドレイン電流は極めて小さい電流値である。入力電圧Ｖｉｎが定格出力電圧よりも小さくなると、誤差増幅回路ＡＭＰａは、出力電圧Ｖｏｕｔをできるだけ大きくするように動作するため、出力電圧制御トランジスタＭ１０１のゲート電圧を、誤差増幅回路ＡＭＰａが出力可能な最低電圧値まで低下させる。

このため、出力電圧制御トランジスタＭ１０１と電流検出トランジスタＭ１０２の各ゲート・ソース間電圧は非常に大きくなり、ＰＭＯＳトランジスタＭ１０４とＭ１０５のドレイン電圧の違いにより、ＰＭＯＳトランジスタＭ１０４のソース電圧はＰＭＯＳトランジスタＭ１０５のソース電圧よりも僅かであるが低下している。この結果、電流検出トランジスタＭ１０２のソース・ドレイン間電圧は出力電圧制御トランジスタＭ１０１のソース・ドレイン間電圧よりも数ｍＶではあるが大きくなり、ミラー動作が崩れてしまう。電流検出トランジスタＭ１０２は、ソース・ドレイン間電圧に数ｍＶではあるが電圧が発生し、ゲート・ソース間電圧が非常に大きいため、電流検出トランジスタＭ１０２にドレイン電流が流れるようになる。このことから、ＰＭＯＳトランジスタＭ１０４のドレイン電流も増加し、該電流増加はＰＭＯＳトランジスタＭ１０５のドレイン電流も増加させる。

ＰＭＯＳトランジスタＭ１０５のドレイン電流の方がＰＭＯＳトランジスタＭ１０４よりも大きいのは、ＰＭＯＳトランジスタＭ１０５のゲート・ソース間電圧がＰＭＯＳトランジスタＭ１０４のゲート・ソース間電圧よりも大きくなっているためである。
また、電流検出トランジスタＭ１０２が１つだけであれば、入力電圧Ｖｉｎ低下時の定電圧電源回路１００の消費電流増加はそれほど大きくないが、複数の電流検出トランジスタＭ１０２を備えた場合や、電流検出トランジスタＭ１０２のドレイン電流が比較的大きく設定されている場合、更に電流検出トランジスタＭ１０２のドレイン電流に比例した電流を多くの回路で使用するような場合は、入力電圧Ｖｉｎ低下時の定電圧電源回路１００の消費電流増加は無視することができなくなる。

本発明は、上記のような問題を解決するためになされたものであり、入力電圧が定格出力電圧以下のときの消費電流を削減することできる定電圧電源回路を得ることを目的とする。

この発明に係る定電圧電源回路は、制御電極に入力された信号に応じた電流を入力端子から出力端子に出力する出力電圧制御トランジスタと、
所定の基準電圧を生成すると共に前記出力端子から出力される出力電圧に比例した電圧を生成し、該基準電圧と該比例電圧との差分を増幅して前記出力電圧制御トランジスタの制御電極に出力する出力電圧制御部と、
前記出力電圧制御トランジスタから出力される電流に比例した電流を生成する比例電流生成回路部と、
を備えた、前記入力端子に入力された入力電圧を所定の定電圧である定格出力電圧に変換して前記出力端子から出力する定電圧電源回路において、
前記比例電流生成回路部は、
制御電極が前記出力電圧制御トランジスタの制御電極に接続されると共に、電流入力端が前記入力端子に接続され、制御電極に入力された信号に応じた電流を出力する１つ以上の電流検出トランジスタと、
入力側トランジスタに前記出力電圧制御トランジスタが接続され、出力側トランジスタに前記電流検出トランジスタが接続されたカレントミラー回路と、
制御電極が該カレントミラー回路の出力側トランジスタの制御電極に接続されると共に電流入力端が該出力側トランジスタの電流入力端に接続され、該出力側トランジスタから出力される電流に比例した電流を生成して出力する、前記電流検出トランジスタに対応して設けられた第１トランジスタと、
を備え、
前記カレントミラー回路の出力側トランジスタは、前記入力電圧が前記定格出力電圧以下の場合に、前記電流検出トランジスタの電流入力端と電流出力端との電圧差をなくすように、電流入力端にオフセット電圧が設けられるものである。

具体的には、前記カレントミラー回路の出力側トランジスタは、制御電極と電流入力端との間の電圧が該カレントミラー回路の入力側トランジスタよりも大きくなるように、電流入力端にオフセット電圧が設けられるようにした。

この場合、前記カレントミラー回路の各トランジスタはそれぞれＭＯＳトランジスタであり、該カレントミラー回路の出力側トランジスタは、ゲート幅とゲート長の比が該カレントミラー回路の入力側トランジスタよりも小さくなるようにした。

また、前記第１トランジスタは、制御電極と電流入力端との間の電圧が前記カレントミラー回路の入力側トランジスタよりも大きくなるように、電流入力端にオフセット電圧が設けられるようにした。

この場合、前記カレントミラー回路の各トランジスタ及び前記第１トランジスタはそれぞれＭＯＳトランジスタであり、該カレントミラー回路の出力側トランジスタ及び第１トランジスタは、ゲート幅とゲート長の比が該カレントミラー回路の入力側トランジスタよりもそれぞれ小さくなるようにした。

具体的には、前記カレントミラー回路は、入力側トランジスタに流れる電流と出力側トランジスタに流れる電流との比のばらつきが所定値以下である高精度のカレントミラー回路をなすようにした。

この場合、前記カレントミラー回路は、
入力側トランジスタに前記出力電圧制御トランジスタからの出力電流が入力され、出力側トランジスタに前記電流検出トランジスタからの出力電流が入力される第１カレントミラー回路と、
入力側トランジスタに前記第１カレントミラー回路の出力側トランジスタからの出力電流が入力され、出力側トランジスタに前記第１カレントミラー回路の入力側トランジスタからの出力電流が入力される第２カレントミラー回路と、
を備えるようにした。

また、前記出力電圧制御部は、
所定の基準電圧を生成して出力する基準電圧発生回路と、
前記出力端子からの出力電圧を検出し、該検出した出力電圧に比例した電圧を生成して出力する出力電圧検出回路部と、
該比例電圧が前記基準電圧になるように前記出力電圧制御トランジスタの動作制御を行う誤差増幅回路と、
前記出力電圧制御トランジスタから出力される電流に応じて該誤差増幅回路のバイアス電流を調整するバイアス電流調整回路と、
を備えるようにしてもよい。

具体的には、前記バイアス電流調整回路は、前記出力電圧制御トランジスタから出力される電流の増加に応じて、前記出力端子の電圧変化に対する前記誤差増幅回路の応答速度を速くするようにした。

本発明の定電圧電源回路によれば、前記カレントミラー回路の出力側トランジスタは、前記入力電圧が前記定格出力電圧以下の場合に、前記電流検出トランジスタの電流入力端と電流出力端との電圧差をなくすように、電流入力端にオフセット電圧が設けられるようにしたことから、定電圧電源回路の入力電圧が定格出力電圧よりも小さいときの定電圧電源回路の消費電流増加を抑制することができる。
また、電流検出トランジスタの電流入力端と電流出力端との間の電圧をほぼ０Ｖにするために、出力電圧制御トランジスタと電流検出トランジスタのドレイン電圧を同一になるように制御するカレントミラー回路に使用しているＭＯＳトランジスタのゲートと電流入力端との間の電圧を素子ごとに変えるようにしたことから、新たな回路や素子を追加することなく安価に、定電圧電源回路の入力電圧が定格出力電圧よりも小さいときの定電圧電源回路の消費電流増加を抑制することができる。
特に本発明の定電圧電源回路は、出力電流に比例した電流を多くの回路で使用する用途では前記のような効果をより大きく得ることができる。

また、前記出力電圧制御トランジスタから出力される電流に応じて、出力電圧制御トランジスタの動作制御を行う誤差増幅回路のバイアス電流を調整するようにして、前記出力端子の電圧変化に対する前記誤差増幅回路の応答速度を変えるようにしたことから、前記出力電圧制御トランジスタから出力される電流の増加に応じて、前記出力端子の電圧変化に対する誤差増幅回路の応答速度を速くすることができる。

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における定電圧電源回路の例を示した回路図である。
図１において、定電圧電源回路１は、入力端子ＩＮに入力された入力電圧Ｖｉｎを所定の定電圧に降圧して出力電圧Ｖｏｕｔとして出力端子ＯＵＴから出力する降圧型のシリーズレギュレータをなしている。
定電圧電源回路１は、所定の基準電圧Ｖｒｅｆを生成して出力する基準電圧発生回路２と、出力電圧Ｖｏｕｔを分圧して分圧電圧ＶＦＢを生成し出力する出力電圧検出用の抵抗Ｒ１，Ｒ２と、ゲートに入力された信号に応じて出力端子ＯＵＴに出力する電流ｉｏの制御を行うＰＭＯＳトランジスタからなる出力電圧制御トランジスタＭ１と、分圧電圧ＶＦＢが基準電圧Ｖｒｅｆになるように出力電圧制御トランジスタＭ１の動作制御を行う誤差増幅回路ＡＭＰ１と、コンデンサＣ１とを備えている。

更に、定電圧電源回路１は、出力電圧制御トランジスタＭ１の出力電流に比例した電流を生成して出力する比例電流生成回路３と、該比例電流生成回路３から出力された比例電流から出力電流ｉｏの電流値を検出し、出力電流ｉｏが所定の電流値まで増加したことを検出すると、それ以上の出力電流ｉｏの増加を抑えて出力電圧Ｖｏｕｔを低下させる過電流保護回路４とを備えている。
比例電流生成回路３は、出力電圧制御トランジスタＭ１から出力される電流に比例した電流を出力するＰＭＯＳトランジスタからなる電流検出トランジスタＭ２と、ＰＭＯＳトランジスタＭ３〜Ｍ５と、ＮＭＯＳトランジスタＭ６，Ｍ７とで構成されている。
また、過電流保護回路４は、ＰＭＯＳトランジスタＭ８、ＮＭＯＳトランジスタＭ９及び抵抗Ｒ３，Ｒ４で構成されている。

入力端子ＩＮと出力端子ＯＵＴとの間には、出力電圧制御トランジスタＭ１が接続され、出力端子ＯＵＴと接地電圧との間には抵抗Ｒ１及びＲ２が直列に接続されている。演算増幅回路ＡＭＰ１の反転入力端には基準電圧Ｖｒｅｆが入力され、演算増幅回路ＡＭＰ１の非反転入力端には分圧電圧ＶＦＢが入力されている。演算増幅回路ＡＭＰ１の出力端は、出力電圧制御トランジスタＭ１のゲートに接続されている。また、出力端子ＯＵＴと接地電圧との間にはコンデンサＣ１が接続されている。
一方、比例電流生成回路３において、電流検出トランジスタＭ２のソースは入力端子ＩＮに接続され、電流検出トランジスタＭ２のゲートは出力電圧制御トランジスタＭ１のゲートに接続され、電流検出トランジスタＭ２のドレインはＰＭＯＳトランジスタＭ３のソースに接続されている。ＰＭＯＳトランジスタＭ４及びＭ５はカレントミラー回路を形成しており、ＰＭＯＳトランジスタＭ３は、ＰＭＯＳトランジスタＭ４の出力電流に比例した電流を出力するものであり、ＰＭＯＳトランジスタＭ３〜Ｍ５の各ゲートは接続され、該接続部はＰＭＯＳトランジスタＭ５のドレインに接続されている。

ＰＭＯＳトランジスタＭ４のドレインはＰＭＯＳトランジスタＭ３のドレインに接続され、ＰＭＯＳトランジスタＭ５のドレインは、出力電圧制御トランジスタＭ１のドレインに接続されている。また、ＮＭＯＳトランジスタＭ６及びＭ７はカレントミラー回路を形成しており、ＮＭＯＳトランジスタＭ６及びＭ７の各ゲートは接続され、該接続部はＮＭＯＳトランジスタＭ６のドレインに接続されている。ＰＭＯＳトランジスタＭ４のドレインと接地電圧との間にはＮＭＯＳトランジスタＭ６が接続され、ＰＭＯＳトランジスタＭ５のドレインと接地電圧との間にはＮＭＯＳトランジスタＭ７が接続されている。

また、ＰＭＯＳトランジスタＭ３のドレインと接地電圧との間には抵抗Ｒ３が接続され、ＰＭＯＳトランジスタＭ３と抵抗Ｒ３との接続部にＮＭＯＳトランジスタＭ９のゲートが接続されている。更に、入力端子ＩＮと接地電圧との間には、抵抗Ｒ４及びＮＭＯＳトランジスタＭ９が直列に接続され、抵抗Ｒ４とＮＭＯＳトランジスタＭ９のドレインとの接続部にはＰＭＯＳトランジスタＭ８のゲートが接続されている。ＰＭＯＳトランジスタＭ８は、入力端子ＩＮと出力電圧制御トランジスタＭ１のゲートとの間に接続されている。

なお、ＰＭＯＳトランジスタＭ３は第１トランジスタをなし、ＰＭＯＳトランジスタＭ４，Ｍ５及びＮＭＯＳトランジスタＭ６，Ｍ７は、カレントミラー回路をなすと共に入力側トランジスタに流れる電流と出力側トランジスタに流れる電流との比のばらつきが所定値以下である高精度のカレントミラー回路をなしている。また、ＰＭＯＳトランジスタＭ４及びＭ５は第１カレントミラー回路を、ＮＭＯＳトランジスタＭ６及びＭ７は第２カレントミラー回路をそれぞれなしている。

このような構成において、誤差増幅回路ＡＭＰ１は、基準電圧Ｖｒｅｆと分圧電圧ＶＦＢとの各電圧の差分を増幅して出力電圧制御トランジスタＭ１のゲートに出力し、出力電圧制御トランジスタＭ１の動作制御を行って出力電圧Ｖｏｕｔが一定電圧になるように制御する。ＰＭＯＳトランジスタＭ３〜Ｍ５に同じトランジスタを使用し、更にＮＭＯＳトランジスタＭ６，Ｍ７も同じトランジスタを使用すると、ＰＭＯＳトランジスタＭ３〜Ｍ５のドレイン電流は同じになるため、ＰＭＯＳトランジスタＭ３〜Ｍ５の各ゲート・ソース間電圧も等しくなる。その結果、出力電圧制御トランジスタＭ１と電流検出トランジスタＭ２のドレイン電圧は等しくなる。

出力電流ｉｏが増加すると、電流検出トランジスタＭ２のドレイン電流も増加し、抵抗Ｒ３の電圧降下が大きくなる。出力電流ｉｏが、あらかじめ設定された電流値を超えると、抵抗Ｒ３の電圧降下もＮＭＯＳトランジスタＭ９のしきい値を超えるように設定されており、ＮＭＯＳトランジスタＭ９がオンとなって、ＰＭＯＳトランジスタＭ８のゲート電圧を低下させる。このため、ＰＭＯＳトランジスタＭ８もオンし、出力電圧制御トランジスタＭ１のゲート電圧低下を抑制し、出力電流ｉｏの増加を抑える。
ここで、ＰＭＯＳトランジスタＭ３には、ゲート・ソース間電圧がＰＭＯＳトランジスタＭ５のゲート・ソース間電圧よりも電圧Ｖｓ１だけ大きいトランジスタを使用し、ＰＭＯＳトランジスタＭ４には、ゲート・ソース間電圧がＰＭＯＳトランジスタＭ５のゲート・ソース間電圧よりも電圧Ｖｓ２だけ大きいトランジスタを使用している。

ＰＭＯＳトランジスタＭ３とＭ４の各ゲート・ソース間電圧をＰＭＯＳトランジスタＭ５よりも大きくするには、ＰＭＯＳトランジスタＭ３とＭ４のゲート幅Ｗとゲート長Ｌとの比であるＷ／Ｌの値を、ＰＭＯＳトランジスタＭ５のＷ／Ｌの値よりも小さくなるようにすればよい。例えば、ＰＭＯＳトランジスタＭ３〜Ｍ５の各ゲート幅Ｗを同じになるようにして、ＰＭＯＳトランジスタＭ３とＭ４の各ゲート長ＬをＰＭＯＳトランジスタＭ５よりも長くなるようにする。
この結果、ＰＭＯＳトランジスタＭ３〜Ｍ５に同じドレイン電流が流れた場合でも、ＰＭＯＳトランジスタＭ３とＭ４の方がＰＭＯＳトランジスタＭ５よりもゲート・ソース間電圧が大きくなる。なお、電圧Ｖｓ１と電圧Ｖｓ２は同じ電圧値になるようにしてもよい。

ここで、入力電圧Ｖｉｎが定格出力電圧よりも大きい場合は、ＰＭＯＳトランジスタＭ４及びＭ５の各ドレイン電流は極めて小さい電流値であり、定電圧電源回路１の消費電流が大きくなることはない。
次に、入力電圧Ｖｉｎが定電圧電源回路１の定格出力電圧よりも小さい場合について説明する。
入力電圧Ｖｉｎが定電圧電源回路１の定格出力電圧よりも小さくなると、出力電圧Ｖｏｕｔをできるだけ大きくしようとすることから、誤差増幅回路ＡＭＰ１は、出力電圧制御トランジスタＭ１のゲート電圧を誤差増幅回路ＡＭＰ１が出力可能な最低電圧まで低下させる。

このとき、出力電圧制御トランジスタＭ１のソース・ドレイン間電圧Ｖｓｄ１は極めて小さく数ｍＶである。ＰＭＯＳトランジスタＭ４のゲート・ソース間電圧Ｖｇｓ４は、ＰＭＯＳトランジスタＭ５のゲート・ソース間電圧Ｖｇｓ５よりもやや大きい電圧に設定されている。このため、ＰＭＯＳトランジスタＭ４のソース電圧はほとんど入力電圧Ｖｉｎに等しくなる。すなわち、電流検出トランジスタＭ２のソース・ドレイン間電圧Ｖｓｄ２はほぼ０Ｖになるため、電流検出トランジスタＭ２のドレイン電流は極めて小さくなる。

図２は、定電圧電源回路１の定格出力電圧が４Ｖである場合、入力電圧Ｖｉｎを０Ｖ〜６Ｖまで変化させたときの定電圧電源回路１で消費される消費電流の変化の例を示した図である。
図２から分かるように、ＰＭＯＳトランジスタＭ４，Ｍ５の各ゲート・ソース間電圧Ｖｇｓ４，Ｖｇｓ５が同じ場合は、図２の破線で示すように、入力電圧Ｖｉｎが定電圧電源回路１の定格出力電圧である４Ｖを下回ると定電圧電源回路１の消費電流が急速に増大する。しかし、ＰＭＯＳトランジスタＭ４のゲート・ソース間電圧Ｖｇｓ４をＰＭＯＳトランジスタＭ５のゲート・ソース間電圧Ｖｇｓ５よりも大きくした場合は、図２の実線で示すように、入力電圧Ｖｉｎが定電圧電源回路１の定格出力電圧である４Ｖを下回っても、定電圧電源回路１の消費電流はほとんど増加していないことが分かる。なお、ＰＭＯＳトランジスタＭ３には、ＰＭＯＳトランジスタＭ４の場合と同様にしてオフセット電圧Ｖｓ１が設けられているが、これは、ＰＭＯＳトランジスタＭ４及びＭ５とのバランスを合わせるために設けられたものであり、ＰＭＯＳトランジスタＭ４及びＭ５とのバランスを合わせる必要がない場合は、オフセット電圧Ｖｓ１を設ける必要はない。

次に、図３は、本発明の第１の実施の形態における定電圧電源回路の他の例を示した回路図である。なお、図３では、図１と同じもの又は同様のものは図１と同じ符号で示しており、ここではその説明を省略すると共に図１との相違点のみ説明する。
図３における図１との相違点は、出力電流ｉｏに応じて誤差増幅回路ＡＭＰ１のバイアス電流を調整するバイアス電流調整回路１１を追加したことにある。
図３において、定電圧電源回路１は、基準電圧発生回路２と、出力電圧検出用の抵抗Ｒ１，Ｒ２と、出力電圧制御トランジスタＭ１と、誤差増幅回路ＡＭＰ１と、比例電流生成回路３と、過電流保護回路４と、出力電流ｉｏに応じて誤差増幅回路ＡＭＰ１のバイアス電流を調整するバイアス電流調整回路１１とを備えている。

誤差増幅回路ＡＭＰ１は、ＰＭＯＳトランジスタＭ１１，Ｍ１２及びＮＭＯＳトランジスタＭ１３〜Ｍ１５からなる差動増幅器をなしている。差動対をなすＮＭＯＳトランジスタＭ１３及びＭ１４の各ソースは接続され、該接続部と接地電圧との間に、該差動対の電流源をなすＮＭＯＳトランジスタＭ１５が接続されている。ＰＭＯＳトランジスタＭ１１及びＭ１２は、前記差動対の負荷をなし、カレントミラー回路を形成している。ＮＭＯＳトランジスタＭ１３及びＭ１５の各ゲートには基準電圧Ｖｒｅｆがそれぞれ入力されており、ＮＭＯＳトランジスタＭ１５は定電流源をなす。

また、ＮＭＯＳトランジスタＭ１４のゲートには分圧電圧ＶＦＢが入力されている。ＰＭＯＳトランジスタＭ１１及びＭ１２の各ソースはそれぞれ入力端子ＩＮに接続され、ＰＭＯＳトランジスタＭ１１及びＭ１２の各ゲートは接続され、該接続部は、ＰＭＯＳトランジスタＭ１２のドレインに接続されている。ＰＭＯＳトランジスタＭ１２のドレインはＮＭＯＳトランジスタＭ１４のドレインに接続され、ＰＭＯＳトランジスタＭ１１のドレインはＮＭＯＳトランジスタＭ１３のドレインに接続され、該接続部は誤差増幅回路ＡＭＰ１の出力端をなす。

バイアス電流調整回路１１は、出力電圧制御トランジスタＭ１から出力される電流に比例した電流を出力するＰＭＯＳトランジスタからなる電流検出トランジスタＭ２１と、ＰＭＯＳトランジスタＭ２２と、ＮＭＯＳトランジスタＭ２３，Ｍ２４とで構成されている。入力端子ＩＮと接地電圧との間には、ＰＭＯＳトランジスタＭ２１、ＰＭＯＳトランジスタＭ２２及びＮＭＯＳトランジスタＭ２３が直列に接続されており、ＰＭＯＳトランジスタＭ２１のゲートは出力電圧制御トランジスタＭ１のゲートに接続されている。また、ＰＭＯＳトランジスタＭ２２は、ＰＭＯＳトランジスタＭ３と同様に、ＰＭＯＳトランジスタＭ４に比例した電流を出力するものであり、ＰＭＯＳトランジスタＭ３〜Ｍ５及びＭ２２の各ゲートは接続され、該接続部はＰＭＯＳトランジスタＭ５のドレインに接続されている。

また、ＰＭＯＳトランジスタＭ２１とＰＭＯＳトランジスタＭ２２との接続部は、ＰＭＯＳトランジスタＭ２のドレインに接続されている。また、ＮＭＯＳトランジスタＭ２３及びＭ２４はカレントミラー回路を形成しており、ＮＭＯＳトランジスタＭ２４はＮＭＯＳトランジスタＭ１５に並列に接続されている。ＮＭＯＳトランジスタＭ２３及びＭ２４の各ゲートは接続され、該接続部はＮＭＯＳトランジスタＭ２３のドレインに接続されている。なお、ＰＭＯＳトランジスタＭ２２は第１トランジスタをなす。

このような構成において、ＰＭＯＳトランジスタＭ２１は、出力電圧制御トランジスタＭ１の約１／１８００のトランジスタサイズであり、出力電流ｉｏに比例した電流を出力する。ＰＭＯＳトランジスタＭ２１から出力された電流に比例した電流が、ＮＭＯＳトランジスタＭ２３，Ｍ２４で形成されたカレントミラー回路によって生成され、差動対をなすＮＭＯＳトランジスタＭ１３，Ｍ１４にバイアス電流として供給される。なお、ＮＭＯＳトランジスタＭ２３のトランジスタサイズは、ＮＭＯＳトランジスタＭ２４の約２倍になるようにしている。また、ＰＭＯＳトランジスタＭ２２には、ＰＭＯＳトランジスタＭ３及びＭ４の場合と同様にしてオフセット電圧Ｖｓ３が設けられているが、これは、ＰＭＯＳトランジスタＭ３〜Ｍ５とのバランスを合わせるために設けられたものであり、ＰＭＯＳトランジスタＭ３〜Ｍ５とのバランスを合わせる必要がない場合は、オフセット電圧Ｖｓ１及びＶｓ３を設ける必要はない。

このようにすることにより、誤差増幅回路ＡＭＰ１において、差動対をなすＮＭＯＳトランジスタＭ１３，Ｍ１４は、ＮＭＯＳトランジスタＭ１５で所定のバイアス電流が供給されると共に、バイアス電流調整回路１１によって出力電流ｉｏに比例したバイアス電流が供給される。このため、図１の場合と同様の効果を得ることができると共に、出力電流ｉｏの増加に応じて、定電圧電源回路１の出力電圧Ｖｏｕｔの変化に対する応答速度を速くすることができる。また、出力電圧制御トランジスタＭ１と電流検出トランジスタＭ２とのドレイン電圧に電圧差が生じるのと同様に、出力電圧制御トランジスタＭ１とＰＭＯＳトランジスタＭ２１とのドレイン電圧に電圧差が生じ、ＰＭＯＳトランジスタＭ２１に意図しない電流が流れる。

該意図しない電流は、ＮＭＯＳトランジスタＭ２３及びＭ２４のカレントミラー回路で２倍に増幅されることから、定電圧電源回路１の消費電流の増加を招く。図３に示すようにＰＭＯＳトランジスタＭ２２を設けることにより、入力電圧Ｖｉｎが定電圧電源回路１の定格出力電圧以下になった場合でも、ＰＭＯＳトランジスタＭ２１のソース・ドレイン電圧は０Ｖになるように制御し、ＰＭＯＳトランジスタＭ２１のドレイン電流の増加を抑制することができ、図２で示したように、定電圧電源回路１の消費電流の増大を防ぐことができ、定電圧電源回路１の消費電流を低減させることができる。

図３の誤差増幅回路ＡＭＰ１の内部回路構成を変えて増幅段の段数を増やした場合は、図４のようになる。なお、図４では、図３と同じもの又は同様のものは図３と同じ符号で示しており、誤差増幅回路ＡＭＰ１に出力段をなすＰＭＯＳトランジスタＭ１６とＮＭＯＳトランジスタＭ１７、及び位相調整用の抵抗Ｒ４とコンデンサＣ２を追加した以外は、図３と同様であるのでその説明を省略する。

このように、本第１の実施の形態における定電圧電源回路は、図１において、ＰＭＯＳトランジスタＭ４のソース、又はＰＭＯＳトランジスタＭ３及びＭ４の各ソースにオフセット電圧を設けて、ＰＭＯＳトランジスタＭ３〜Ｍ５に同じドレイン電流が流れた場合でも、ＰＭＯＳトランジスタＭ３とＭ４の各ゲート・ソース間電圧がＰＭＯＳトランジスタＭ５よりも大きくなるようにして、入力電圧Ｖｉｎが定格出力電圧以下に低下したときに電流検出トランジスタＭ２のソース・ドレイン間電圧Ｖｓｄ２がほぼ０Ｖになるようにした。また、図３及び図４において、ＰＭＯＳトランジスタＭ４のソース、又はＰＭＯＳトランジスタＭ３、Ｍ４及びＭ２２の各ソースにオフセット電圧を設けて、ＰＭＯＳトランジスタＭ３〜Ｍ５及びＭ２２に同じドレイン電流が流れた場合でも、ＰＭＯＳトランジスタＭ３、Ｍ４及びＭ２２の各ゲート・ソース間電圧がＰＭＯＳトランジスタＭ５よりも大きくなるようにして、電流検出トランジスタＭ２及びＭ２１の各ソース・ドレイン間電圧がほぼ０Ｖになるようにした。これらのことから、入力電圧Ｖｉｎが定格出力電圧以下に低下したときにおいても、消費電流の増加を抑制することができ低消費電流化を図ることができる。

なお、前記第１の実施の形態では、ＰＭＯＳトランジスタＭ４，Ｍ５及びＮＭＯＳトランジスタＭ６，Ｍ７を使用した高精度なカレントミラー回路を使用した場合を例にして示したが、これは一例であり、本発明はこれに限定するものではなく、その他の構成の高精度なカレントミラー回路を使用した場合にも適用するものである。

本発明の第１の実施の形態における定電圧電源回路の例を示した回路図である。図１の定電圧電源回路１で消費される消費電流の変化の例を示した図である。本発明の第１の実施の形態における定電圧電源回路の他の例を示した回路図である。本発明の第１の実施の形態における定電圧電源回路の他の例を示した回路図である。従来の定電圧電源回路の例を示した回路図である。図５のＰＭＯＳトランジスタＭ４及びＭ５の各ドレイン電流の変化例を示した図である。

符号の説明

１定電圧電源回路
２基準電圧発生回路
３比例電流生成回路
４過電流保護回路
Ｒ１，Ｒ２出力電圧検出用の抵抗
ＡＭＰ１誤差増幅回路
Ｍ１出力電圧制御トランジスタ
Ｍ２電流検出トランジスタ
Ｍ３〜Ｍ５ＰＭＯＳトランジスタ
Ｍ６，Ｍ７ＮＭＯＳトランジスタ

Claims

制御電極に入力された信号に応じた電流を入力端子から出力端子に出力する出力電圧制御トランジスタと、
所定の基準電圧を生成すると共に前記出力端子から出力される出力電圧に比例した電圧を生成し、該基準電圧と該比例電圧との差分を増幅して前記出力電圧制御トランジスタの制御電極に出力する出力電圧制御部と、
前記出力電圧制御トランジスタから出力される電流に比例した電流を生成する比例電流生成回路部と、
を備えた、前記入力端子に入力された入力電圧を所定の定電圧である定格出力電圧に変換して前記出力端子から出力する定電圧電源回路において、
前記比例電流生成回路部は、
制御電極が前記出力電圧制御トランジスタの制御電極に接続されると共に、電流入力端が前記入力端子に接続され、制御電極に入力された信号に応じた電流を出力する１つ以上の電流検出トランジスタと、
入力側トランジスタに前記出力電圧制御トランジスタが接続され、出力側トランジスタに前記電流検出トランジスタが接続されたカレントミラー回路と、
制御電極が該カレントミラー回路の出力側トランジスタの制御電極に接続されると共に電流入力端が該出力側トランジスタの電流入力端に接続され、該出力側トランジスタから出力される電流に比例した電流を生成して出力する、前記電流検出トランジスタに対応して設けられた第１トランジスタと、
を備え、
前記カレントミラー回路の出力側トランジスタは、前記入力電圧が前記定格出力電圧以下の場合に、前記電流検出トランジスタの電流入力端と電流出力端との電圧差をなくすように、電流入力端にオフセット電圧が設けられることを特徴とする定電圧電源回路。
前記カレントミラー回路の出力側トランジスタは、制御電極と電流入力端との間の電圧が該カレントミラー回路の入力側トランジスタよりも大きくなるように、電流入力端にオフセット電圧が設けられることを特徴とする請求項１記載の定電圧電源回路。
前記カレントミラー回路の各トランジスタはそれぞれＭＯＳトランジスタであり、該カレントミラー回路の出力側トランジスタは、ゲート幅とゲート長の比が該カレントミラー回路の入力側トランジスタよりも小さいことを特徴とする請求項２記載の定電圧電源回路。
前記第１トランジスタは、制御電極と電流入力端との間の電圧が前記カレントミラー回路の入力側トランジスタよりも大きくなるように、電流入力端にオフセット電圧が設けられることを特徴とする請求項１又は２記載の定電圧電源回路。
前記カレントミラー回路の各トランジスタ及び前記第１トランジスタはそれぞれＭＯＳトランジスタであり、該カレントミラー回路の出力側トランジスタ及び第１トランジスタは、ゲート幅とゲート長の比が該カレントミラー回路の入力側トランジスタよりもそれぞれ小さいことを特徴とする請求項４記載の定電圧電源回路。
前記カレントミラー回路は、入力側トランジスタに流れる電流と出力側トランジスタに流れる電流との比のばらつきが所定値以下である高精度のカレントミラー回路をなすことを特徴とする請求項１、２、３、４又は５記載の定電圧電源回路。
前記カレントミラー回路は、
入力側トランジスタに前記出力電圧制御トランジスタからの出力電流が入力され、出力側トランジスタに前記電流検出トランジスタからの出力電流が入力される第１カレントミラー回路と、
入力側トランジスタに前記第１カレントミラー回路の出力側トランジスタからの出力電流が入力され、出力側トランジスタに前記第１カレントミラー回路の入力側トランジスタからの出力電流が入力される第２カレントミラー回路と、
を備えることを特徴とする請求項６記載の定電圧電源回路。
前記出力電圧制御部は、
所定の基準電圧を生成して出力する基準電圧発生回路と、
前記出力端子からの出力電圧を検出し、該検出した出力電圧に比例した電圧を生成して出力する出力電圧検出回路部と、
該比例電圧が前記基準電圧になるように前記出力電圧制御トランジスタの動作制御を行う誤差増幅回路と、
前記出力電圧制御トランジスタから出力される電流に応じて該誤差増幅回路のバイアス電流を調整するバイアス電流調整回路と、
を備えることを特徴とする請求項１、２、３、４、５、６又は７記載の定電圧電源回路。
前記バイアス電流調整回路は、前記出力電圧制御トランジスタから出力される電流の増加に応じて、前記出力端子の電圧変化に対する前記誤差増幅回路の応答速度を速くすることを特徴とする請求項８記載の定電圧電源回路。