JP4667883B2

JP4667883B2 - 定電圧回路及びその定電圧回路を有する半導体装置

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Description

本発明は、半導体装置に集積した定電圧回路に関し、特に、出力電圧変動の応答速度を改善した定電圧回路及びその定電圧回路を有する半導体装置に関する。

近年、環境保護の観点から電子機器の省電力化が求められている。電源回路も例外ではなく、電子機器に用いる定電圧回路の省電力化が進んでいる。しかし、定電圧回路の消費電流を小さくすると、電源応答や負荷応答特性が悪化する等の弊害があった。そこで、定電圧回路の差動増幅回路に流す電流量を、電源投入時等で出力電圧が基準電圧と大きく異なる状態のときには増加させ、出力電圧が想定電圧に近い状態では絞るように自動制御して、応答性能を確保しながら全体での消費電流を少なくした定電圧回路があった（例えば、特許文献１参照。）。
また、負荷応答特性の改善、特に急激に負荷電流が増加した場合の対策として、従来の定電圧回路に高速な交流増幅回路を追加し、定電圧回路の出力電圧の変動分を出力電圧制御トランジスタの制御電極に高速に帰還することで、全体として低消費電流でしかも高速負荷応答を実現した定電圧回路があった。

図４は、このような従来の定電圧回路の例を示したブロック図である。
図４の定電圧回路１００において、交流増幅回路１０２以外の部分は一般的な定電圧回路と同様である。
交流増幅回路１０２は、演算増幅回路ＡＭＰｂ、ＮＭＯＳトランジスタＭｂ、抵抗Ｒｃ、所定の基準電圧Ｖｒｂを生成して出力する基準電圧発生回路１０５及びカップリングコンデンサＣａで構成されている。
演算増幅回路ＡＭＰｂは、演算増幅回路ＡＭＰａよりも増幅率は小さいが、応答速度の速い回路を使用して形成されている。その結果、出力電圧変動分がカップリングコンデンサＣａから演算増幅回路ＡＭＰｂ及びＮＭＯＳトランジスタＭｂを介して高速に出力電圧制御トランジスタＭａのゲートに帰還されるため、出力電圧Ｖｏｕｔの変動に対して高速に出力電圧制御トランジスタＭａが動作するようになり、負荷変動に対する応答速度が格段に改善された。

演算増幅回路ＡＭＰｂにおける２つの入力端の間には抵抗Ｒｃが接続されていることから、定電圧回路１００の出力電圧Ｖｏｕｔが安定している状態のときは、演算増幅回路ＡＭＰｂにおける２つの入力端の電位は同じになる。このため、演算増幅回路ＡＭＰｂの出力電圧Ｖｏｂは、入力のオフセット電圧によって大きく変動する。例えば、演算増幅回路ＡＭＰｂの非反転入力端で、反転入力端に対してマイナスのオフセット電圧が発生した場合は、演算増幅回路ＡＭＰｂの出力端はハイレベルの信号を出力しＮＭＯＳトランジスタＭｂをオンさせて、出力電圧制御トランジスタＭａのゲート電圧を低下させ出力電圧Ｖｏｕｔを上昇させようとする。このような動作を防止するために、演算増幅回路ＡＭＰａの出力端からＮＭＯＳトランジスタＭｂに大きな電流が流れることから消費電流が増加する。このような無駄な消費電流を発生させないために、演算増幅回路ＡＭＰｂの一方の入力端には故意にオフセット電圧を発生させ、出力電圧変動に対し不感帯電圧を設けて出力電圧Ｖｏｕｔが所定の電圧以上変動した場合にのみ交流増幅回路１０２を作動させていた。
特開２００４−１１０６５５号公報

交流増幅回路１０２の入力に設けられた不感帯電圧は、演算増幅回路ＡＭＰｂの入力回路に故意にオフセット電圧を発生させることによって生成される。
しかし、演算増幅回路ＡＭＰｂは半導体装置に集積された定電圧回路１００に含まれているため、製造プロセスのばらつき等で入力回路に発生させるオフセット電圧は大きくばらついてしまう。このため、不感帯電圧を発生させるために最低限必要なオフセット電圧を確保するためには、製造プロセスでのばらつきを考慮してオフセット電圧設計値を十分大きく設定する必要があった。これにより、オフセット電圧が特に増加する方向にばらついた場合、交流増幅回路１０２が作動するには、出力電圧Ｖｏｕｔの変動が大きくなければならず、負荷応答の改善が余りなされないという問題があった。

本発明は、上記のような問題を解決するためになされたものであり、交流増幅回路を構成する演算増幅回路の入力回路におけるオフセット電圧のばらつきを小さくし、出力電圧の小さな変動に対しても負荷応答特性を改善することができる定電圧回路及びその定電圧回路を有する半導体装置を得ることを目的とする。

この発明に係る定電圧回路は、入力端子に入力された入力電圧を所定の定電圧に変換して出力端子から出力する定電圧回路において、
入力された第１制御信号に応じた電流を前記入力端子から前記出力端子に出力する出力電圧制御トランジスタと、
前記出力端子から出力される出力電圧が所定の電圧になるように前記第１制御信号を出力して出力電圧制御トランジスタの動作制御を行う第１制御回路部と、
前記出力電圧が所定値以上変動した場合に、所定の時間、前記第１制御信号に関係なく出力電圧制御トランジスタに対して出力電流を増加させる、前記出力電圧の変動に対して第１制御回路部よりも応答速度が速い第２制御回路部と、
を備え、
前記第２制御回路部は、
入力された第２制御信号に応じて前記出力電圧制御トランジスタの動作制御を行う制御トランジスタと、
一方の入力端に所定のバイアス電圧が入力され、他方の入力端の電圧が該バイアス電圧になるように前記第２制御信号を出力して、該制御トランジスタの動作制御を行う差動増幅回路と、
該差動増幅回路の他方の入力端と前記出力端子との間に接続されたコンデンサと、
前記差動増幅回路の各入力端との間に接続された固定抵抗と、
を備え、
前記差動増幅回路は、差動対を構成する一方のトランジスタの電流駆動能力が設定可能であり、該電流駆動能力が可変設定されることによって前記所定値の設定が行われるものであり、該差動対を構成する一方のトランジスタの電流駆動能力を他方のトランジスタの電流駆動能力と異なるように設定されてオフセット電圧が設けられることにより前記所定値の設定が行われるものである。

具体的には、前記差動増幅回路の差動対は、
制御電極が、前記コンデンサが接続された前記入力端をなす第１トランジスタと、
制御電極が、前記所定のバイアス電圧が入力された入力端をなす第２トランジスタと、
制御電極が該第２トランジスタの制御電極に接続された第３トランジスタ及び該第３トランジスタに直列に接続されたトリミング用ヒューズからなる１つ以上の直列回路と、
で構成され、
前記直列回路は、第２トランジスタと並列に接続され、選択された前記トリミング用ヒューズが切断されることによって前記電流駆動能力の設定が行われるようにした。

また、具体的には、前記差動増幅回路の差動対は、
制御電極が、前記コンデンサが接続された前記入力端をなす第１トランジスタと、
制御電極が、前記所定のバイアス電圧が入力された入力端をなす第２トランジスタと、
該第２トランジスタと直列に接続された１つ以上の抵抗と、
該抵抗に対応して並列に接続されたトリミング用ヒューズと、
で構成され、
選択された前記トリミング用ヒューズが切断されることによって前記電流駆動能力の設定が行われるようにした。

また、この発明に係る半導体装置は、入力端子に入力された入力電圧を所定の定電圧に変換して出力端子から出力する定電圧回路を有する半導体装置において、
前記定電圧回路は、
入力された第１制御信号に応じた電流を前記入力端子から前記出力端子に出力する出力電圧制御トランジスタと、
前記出力端子から出力される出力電圧が所定の電圧になるように前記第１制御信号を出力して出力電圧制御トランジスタの動作制御を行う第１制御回路部と、
前記出力電圧が所定値以上変動した場合に、所定の時間、前記第１制御信号に関係なく前記出力電圧制御トランジスタに対して出力電流を増加させる、前記出力電圧の変動に対して前記第１制御回路部よりも応答速度が速い第２制御回路部と、
を備え、
前記第２制御回路部は、
入力された第２制御信号に応じて前記出力電圧制御トランジスタの動作制御を行う制御トランジスタと、
一方の入力端に所定のバイアス電圧が入力され、他方の入力端の電圧が該バイアス電圧になるように前記第２制御信号を出力して、該制御トランジスタの動作制御を行う差動増幅回路と、
該差動増幅回路の他方の入力端と前記出力端子との間に接続されたコンデンサと、
前記差動増幅回路の各入力端との間に接続された固定抵抗と、
を備え、
前記差動増幅回路は、差動対を構成する一方のトランジスタの電流駆動能力が設定可能であり、該電流駆動能力が可変設定されることによって前記所定値の設定が行われるものであり、該差動対を構成する一方のトランジスタの電流駆動能力を他方のトランジスタの電流駆動能力と異なるように設定されてオフセット電圧が設けられることにより前記所定値の設定が行われるものである。

本発明の定電圧回路及びその定電圧回路を有する半導体装置によれば、第２制御回路部の差動増幅回路を構成する差動対における一方のトランジスタの電流駆動能力を可変設定可能にして前記所定の電圧を可変設定するようにしたことから、高精度のオフセット電圧を発生させることができ、第２制御回路部の不感帯を小さくすることができ、定電圧回路の負荷応答特性をより改善することができる。

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における定電圧回路の構成例を示した図である。
図１において、定電圧回路１は、所定の機能を有する半導体装置に集積されており、入力電圧として入力端子ＩＮに入力された電源電圧Ｖｄｄから所定の定電圧を生成し出力電圧Ｖｏｕｔとして出力端子ＯＵＴから出力する。出力端子ＯＵＴと接地電圧との間には負荷１０が接続されている。

定電圧回路１は、所定の定電圧Ｖｒ１を生成して出力する基準電圧発生回路２と、出力電圧Ｖｏｕｔを分圧して分圧電圧ＶＦＢを生成し出力する出力電圧検出用の抵抗Ｒ１，Ｒ２と、ゲートに入力される信号に応じて出力端子ＯＵＴに出力する電流ｉｏの制御を行うＰＭＯＳトランジスタからなる出力電圧制御トランジスタＭ１と、分圧電圧ＶＦＢが基準電圧Ｖｒ１になるように出力電圧制御トランジスタＭ１の動作制御を行う演算増幅回路ＡＭＰ１と、出力電圧Ｖｏｕｔが所定値以上変動した場合に、所定の時間、その交流成分のみ増幅し、演算増幅回路ＡＭＰ１からの制御信号に関係なく出力電圧制御トランジスタＭ１に対して出力電流を増加させる交流増幅回路３とで構成されている。一方、交流増幅回路３は、差動増幅回路をなす演算増幅回路ＡＭＰ２、ＮＭＯＳトランジスタＭ２、抵抗Ｒ３、所定の基準電圧Ｖｒ２を生成して出力する基準電圧発生回路５及びカップリングコンデンサＣ１で構成されている。

入力端子ＩＮと出力端子ＯＵＴとの間には、出力電圧制御トランジスタＭ１が接続され、出力端子ＯＵＴと接地電圧との間には抵抗Ｒ１及びＲ２が直列に接続されている。演算増幅回路ＡＭＰ１の非反転入力端には基準電圧Ｖｒ１が入力され、演算増幅回路ＡＭＰ１の反転入力端には分圧電圧ＶＦＢが入力されている。演算増幅回路ＡＭＰ１の出力端は、出力電圧制御トランジスタＭ１のゲートに接続されている。また、出力電圧制御トランジスタＭ１のゲートと接地電圧との間には、ＮＭＯＳトランジスタＭ２が接続され、ＮＭＯＳトランジスタＭ２のゲートには、演算増幅回路ＡＭＰ２の出力端が接続されている。演算増幅回路ＡＭＰ２の反転入力端と出力端子ＯＵＴとの間には、カップリングコンデンサＣ１が接続され、演算増幅回路ＡＭＰ２の非反転入力端には基準電圧Ｖｒ２が入力されている。また、演算増幅回路ＡＭＰ２における反転入力端と非反転入力端との間には、抵抗Ｒ３が接続されている。

このような構成において、演算増幅回路ＡＭＰ２は、演算増幅回路ＡＭＰ１よりも増幅率は小さいが、応答速度の速い回路を使用して形成されている。その結果、出力電圧変動分がカップリングコンデンサＣ１から演算増幅回路ＡＭＰ２及びＮＭＯＳトランジスタＭ２を介して高速に出力電圧制御トランジスタＭ１のゲートに帰還されるため、出力電圧Ｖｏｕｔの変動に対して高速に出力電圧制御トランジスタＭ１が動作するようになり、負荷変動に対する応答速度を格段に改善させることができる。
また、演算増幅回路ＡＭＰ２の２つの入力端の間には抵抗Ｒ３が接続されていることから、定電圧回路１の出力電圧Ｖｏｕｔが安定している状態のときは、演算増幅回路ＡＭＰ２における２つの入力端の電位は同じになる。このため、演算増幅回路ＡＭＰ２の出力電圧Ｖｏ２は、入力のオフセット電圧によって大きく変動する。

例えば、演算増幅回路ＡＭＰ２において、反転入力端に対してマイナスのオフセット電圧が非反転入力端で発生した場合は、演算増幅回路ＡＭＰ２の出力端はハイレベルを出力しＮＭＯＳトランジスタＭ２をオンさせて、出力電圧制御トランジスタＭ１のゲート電圧を低下させ出力電圧Ｖｏｕｔを上昇させようとする。このような動作を防止するために、演算増幅回路ＡＭＰ１の出力端からＮＭＯＳトランジスタＭ２に大きな電流が流れることから消費電流が増加する。このような無駄な消費電流を発生させないために、演算増幅回路ＡＭＰ２の一方の入力端には故意にオフセット電圧を発生させ、出力電圧変動に対し不感帯電圧を設けて出力電圧Ｖｏｕｔが所定値以上変動した場合にのみ交流増幅回路３が作動する。交流増幅回路３の入力に設けられた不感帯電圧は、演算増幅回路ＡＭＰ２の入力回路に故意にオフセット電圧を発生させることによって発生する。

図２は、演算増幅回路ＡＭＰ２の回路例を示した図である。
図２において、演算増幅回路ＡＭＰ２は、ＰＭＯＳトランジスタＭ２１〜Ｍ２５、ＮＭＯＳトランジスタＭ２６，Ｍ２７及びヒューズＦ１，Ｆ２で構成されている。ＰＭＯＳトランジスタＭ２２及びＭ２３は差動対をなし、ＮＭＯＳトランジスタＭ２６及びＭ２７はカレントミラー回路を形成して該差動対の負荷をなしている。ＮＭＯＳトランジスタＭ２６及びＭ２７において、各ソースは接地電圧にそれぞれ接続され、各ゲートは接続され該接続部はＮＭＯＳトランジスタＭ２７のドレインに接続されている。また、ＮＭＯＳトランジスタＭ２６のドレインはＰＭＯＳトランジスタＭ２２のドレインに、ＮＭＯＳトランジスタＭ２７のドレインはＰＭＯＳトランジスタＭ２３のドレインにそれぞれ接続されている。

ＰＭＯＳトランジスタＭ２２及びＭ２３の各ソースは接続され、該接続部と電源電圧Ｖｄｄとの間にＰＭＯＳトランジスタＭ２１が接続されている。ＰＭＯＳトランジスタＭ２１はゲートに所定の定電圧Ｖｂ１が入力されて定電流源をなし、該定電圧Ｖｂ１は外部から入力されるようにしてもよいし、演算増幅回路ＡＭＰ２内に定電圧Ｖｂ１を生成する回路を設けるようにしてもよい。また、ＰＭＯＳトランジスタＭ２４とヒューズＦ１との直列回路及びＰＭＯＳトランジスタＭ２５とヒューズＦ２との直列回路が、それぞれＰＭＯＳトランジスタＭ２３と並列に接続され、ＰＭＯＳトランジスタＭ２３〜Ｍ２５の各ゲートは接続され、該接続部は演算増幅回路ＡＭＰ２の非反転入力端をなす。ＰＭＯＳトランジスタＭ２２のゲートは、演算増幅回路ＡＭＰ２の反転入力端をなし、ＰＭＯＳトランジスタＭ２２とＮＭＯＳトランジスタＭ２６との接続部は、演算増幅回路ＡＭＰ２の出力端をなし、ＮＭＯＳトランジスタＭ２のゲートに接続されている。

このような構成において、演算増幅回路ＡＭＰ２の入力オフセット電圧の生成は、ＰＭＯＳトランジスタＭ２２とＭ２３の素子サイズを異ならせることで行っている。すなわち、ＰＭＯＳトランジスタＭ２２の素子サイズよりもＰＭＯＳトランジスタＭ２３の素子サイズを大きくすると、ＰＭＯＳトランジスタＭ２２とＭ２３に同じドレイン電流をそれぞれ流したときに、ゲート−ソース間電圧はＰＭＯＳトランジスタＭ２３の方が小さくなることから、演算増幅回路ＡＭＰ２の非反転入力端にプラスのオフセット電圧を与えることができる。

初期状態では、演算増幅回路ＡＭＰ２の非反転入力端側のトランジスタはＰＭＯＳトランジスタＭ２３〜Ｍ２５がそれぞれ並列に接続された状態であることから、ＰＭＯＳトランジスタＭ２２のゲート−ソース間電圧Ｖｇｓ２２に対して、ＰＭＯＳトランジスタＭ２３のゲート−ソース間電圧Ｖｇｓ２３はかなり小さくなっている。このため、演算増幅回路ＡＭＰ２において、反転入力端に対して非反転入力端には、プラスの大きなオフセット電圧が発生している。ヒューズＦ１及び／又はＦ２をトリミングによって切断することで、該オフセット電圧を小さくすることができる。このことから、製造プロセスがばらついた分だけヒューズをカットすることで、オフセット電圧を所定の電圧付近に設定することができる。

なお、基準電圧発生回路２、演算増幅回路ＡＭＰ１及び抵抗Ｒ１，Ｒ２は第１制御回路部をなし、交流増幅回路３は第２制御回路部をなす。また、ＮＭＯＳトランジスタＭ２は制御トランジスタを、ＰＭＯＳトランジスタＭ２２は第１トランジスタを、ＰＭＯＳトランジスタＭ２３は第２トランジスタをそれぞれなし、ＰＭＯＳトランジスタＭ２４及びＭ２５はそれぞれ第３トランジスタをなす。

また、前記説明では、ＰＭＯＳトランジスタＭ２３に並列に接続した、ＰＭＯＳトランジスタ及びヒューズを直列に接続してなる直列回路が２つの場合を例にして説明したが、これは一例であり、本発明はこれに限定するものではなく、ＰＭＯＳトランジスタＭ２３に並列に接続した、ＰＭＯＳトランジスタ及びヒューズを直列に接続してなる直列回路を１つ以上備えるようにすればよい。

図３は、演算増幅回路ＡＭＰ２の他の回路例を示した図である。なお、図３では、図２と同じもの又は同様のものは同じ符号で示している。
図３において、演算増幅回路ＡＭＰ２は、ＰＭＯＳトランジスタＭ２１〜Ｍ２３、ＮＭＯＳトランジスタＭ２６，Ｍ２７、抵抗Ｒ２４、Ｒ２５及びヒューズＦ１，Ｆ２で構成されている。ＰＭＯＳトランジスタＭ２２及びＭ２３は差動対をなし、ＮＭＯＳトランジスタＭ２６及びＭ２７はカレントミラー回路を形成して該差動対の負荷をなしている。ＮＭＯＳトランジスタＭ２６及びＭ２７において、各ソースは接地電圧にそれぞれ接続され、各ゲートは接続され該接続部はＮＭＯＳトランジスタＭ２７のドレインに接続されている。また、ＮＭＯＳトランジスタＭ２６のドレインはＰＭＯＳトランジスタＭ２２のドレインに、ＮＭＯＳトランジスタＭ２７のドレインはＰＭＯＳトランジスタＭ２３のドレインにそれぞれ接続されている。

ＰＭＯＳトランジスタＭ２２のソースと電源電圧Ｖｄｄとの間にＰＭＯＳトランジスタＭ２１が接続されている。ＰＭＯＳトランジスタＭ２１はゲートに所定の定電圧Ｖｂ１が入力されて定電流源をなし、該定電圧Ｖｂ１は外部から入力されるようにしてもよいし、演算増幅回路ＡＭＰ２内に定電圧Ｖｂ１を生成する回路を設けるようにしてもよい。また、ＰＭＯＳトランジスタＭ２２のソースとＰＭＯＳトランジスタＭ２３のソースとの間には、抵抗Ｒ２４及びＲ２５が直列に接続され、抵抗Ｒ２４にはヒューズＦ１が、抵抗Ｒ２５にはヒューズＦ２がそれぞれ並列に接続されている。ＰＭＯＳトランジスタＭ２３のゲートは演算増幅回路ＡＭＰ２の非反転入力端をなす。ＰＭＯＳトランジスタＭ２２のゲートは、演算増幅回路ＡＭＰ２の反転入力端をなし、ＰＭＯＳトランジスタＭ２２とＮＭＯＳトランジスタＭ２６との接続部は、演算増幅回路ＡＭＰ２の出力端をなし、ＮＭＯＳトランジスタＭ２のゲートに接続されている。

初期状態では、演算増幅回路ＡＭＰ２の非反転入力端側のトランジスタはＰＭＯＳトランジスタＭ２３のソースはヒューズＦ１及びＦ２によりＰＭＯＳトランジスタＭ２２のソースに接続されている。ヒューズＦ１及びＦ２の抵抗値は抵抗Ｒ２４及びＲ２５と比較して無視できるものとすると、演算増幅器ＡＭＰ２のオフセット電圧はＰＭＯＳトランジスタＭ２２とＭ２３のゲート−ソース間電圧Ｖｇｓ２２とＶｇｓ２３の差できまる。ＰＭＯＳトランジスタＭ２３のサイズはＭ２２のサイズよりも大きいため、ＰＭＯＳトランジスタＭ２２のゲート−ソース間電圧Ｖｇｓ２２に対して、ＰＭＯＳトランジスタＭ２３のゲート−ソース間電圧Ｖｇｓ２３はかなり小さくなっている。

このため、演算増幅回路ＡＭＰ２において、反転入力端に対して非反転入力端には、プラスの大きなオフセット電圧が発生している。このときヒューズＦ１及び／又はＦ２をトリミングによって切断することで、抵抗Ｒ２４及びＲ２５がＰＭＯＳトランジスタのソースに直列に接続される構成となり、抵抗Ｒ２４及び／又はＲ２５に電流が流れ、抵抗Ｒ２４とＲ２５の直列回路の両端に電圧Ｖｏｆｆ２３が発生し、ＰＭＯＳトランジスタＭ２２とＭ２３のゲート−ソース間電圧Ｖｇｓの差、すなわちオフセット電圧を小さくすることができる。このことから、製造プロセスがばらついた分だけヒューズをカットすることで、オフセット電圧を所定の電圧付近に設定することができる。

なお、前記説明では、ＰＭＯＳトランジスタＭ２３に直列に接続した抵抗及び該対応する抵抗にそれぞれ並列に接続したヒューズがそれぞれ２つである場合を例にして説明したが、これは一例であり、本発明はこれに限定するものではなく、ＰＭＯＳトランジスタＭ２３に直列に接続した抵抗及び該抵抗に並列に接続したヒューズが１つ以上備えるようにすればよい。

このように、本第１の実施の形態における定電圧回路は、交流増幅回路３を構成する演算増幅回路ＡＭＰ２のオフセット電圧のばらつきを、ヒューズＦ１及び／又はＦ２をトリミングして可能な限り小さくすることにより、交流増幅回路３の不感帯が小さくなり、負荷応答特性を改善することができる。

本発明の第１の実施の形態における定電圧回路の構成例を示した図である。図１の演算増幅回路ＡＭＰ２の回路例を示した図である。図１の演算増幅回路ＡＭＰ２の他の回路例を示した図である。従来の定電圧回路の構成例を示した図である。

符号の説明

１定電圧回路
２，５基準電圧発生回路
３交流増幅回路
１０負荷
Ｍ１出力電圧制御トランジスタ
Ｍ２，Ｍ２６，Ｍ２７ＮＭＯＳトランジスタ
ＡＭＰ１，ＡＭＰ２演算増幅回路
Ｒ１〜Ｒ３，Ｒ２４，Ｒ２５抵抗
Ｃ１カップリングコンデンサ
Ｍ２１〜Ｍ２５ＰＭＯＳトランジスタ
Ｆ１，Ｆ２ヒューズ

Claims

入力端子に入力された入力電圧を所定の定電圧に変換して出力端子から出力する定電圧回路において、
入力された第１制御信号に応じた電流を前記入力端子から前記出力端子に出力する出力電圧制御トランジスタと、
前記出力端子から出力される出力電圧が所定の電圧になるように前記第１制御信号を出力して出力電圧制御トランジスタの動作制御を行う第１制御回路部と、
前記出力電圧が所定値以上変動した場合に、所定の時間、前記第１制御信号に関係なく出力電圧制御トランジスタに対して出力電流を増加させる、前記出力電圧の変動に対して第１制御回路部よりも応答速度が速い第２制御回路部と、
を備え、
前記第２制御回路部は、
入力された第２制御信号に応じて前記出力電圧制御トランジスタの動作制御を行う制御トランジスタと、
一方の入力端に所定のバイアス電圧が入力され、他方の入力端の電圧が該バイアス電圧になるように前記第２制御信号を出力して、該制御トランジスタの動作制御を行う差動増幅回路と、
該差動増幅回路の他方の入力端と前記出力端子との間に接続されたコンデンサと、
前記差動増幅回路の各入力端との間に接続された固定抵抗と、
を備え、
前記差動増幅回路は、差動対を構成する一方のトランジスタの電流駆動能力が設定可能であり、該電流駆動能力が可変設定されることによって前記所定値の設定が行われるものであり、該差動対を構成する一方のトランジスタの電流駆動能力を他方のトランジスタの電流駆動能力と異なるように設定されてオフセット電圧が設けられることにより前記所定値の設定が行われることを特徴とする定電圧回路。
前記差動増幅回路の差動対は、
制御電極が、前記コンデンサが接続された前記入力端をなす第１トランジスタと、
制御電極が、前記所定のバイアス電圧が入力された入力端をなす第２トランジスタと、
制御電極が該第２トランジスタの制御電極に接続された第３トランジスタ及び該第３トランジスタに直列に接続されたトリミング用ヒューズからなる１つ以上の直列回路と、
で構成され、
前記直列回路は、第２トランジスタと並列に接続され、選択された前記トリミング用ヒューズが切断されることによって前記電流駆動能力の設定が行われることを特徴とする請求項１記載の定電圧回路。
前記差動増幅回路の差動対は、
制御電極が、前記コンデンサが接続された前記入力端をなす第１トランジスタと、
制御電極が、前記所定のバイアス電圧が入力された入力端をなす第２トランジスタと、
該第２トランジスタと直列に接続された１つ以上の抵抗と、
該抵抗に対応して並列に接続されたトリミング用ヒューズと、
で構成され、
選択された前記トリミング用ヒューズが切断されることによって前記電流駆動能力の設定が行われることを特徴とする請求項１記載の定電圧回路。
入力端子に入力された入力電圧を所定の定電圧に変換して出力端子から出力する定電圧回路を有する半導体装置において、
前記定電圧回路は、
入力された第１制御信号に応じた電流を前記入力端子から前記出力端子に出力する出力電圧制御トランジスタと、
前記出力端子から出力される出力電圧が所定の電圧になるように前記第１制御信号を出力して出力電圧制御トランジスタの動作制御を行う第１制御回路部と、
前記出力電圧が所定値以上変動した場合に、所定の時間、前記第１制御信号に関係なく前記出力電圧制御トランジスタに対して出力電流を増加させる、前記出力電圧の変動に対して前記第１制御回路部よりも応答速度が速い第２制御回路部と、
を備え、
前記第２制御回路部は、
入力された第２制御信号に応じて前記出力電圧制御トランジスタの動作制御を行う制御トランジスタと、
一方の入力端に所定のバイアス電圧が入力され、他方の入力端の電圧が該バイアス電圧になるように前記第２制御信号を出力して、該制御トランジスタの動作制御を行う差動増幅回路と、
該差動増幅回路の他方の入力端と前記出力端子との間に接続されたコンデンサと、
前記差動増幅回路の各入力端との間に接続された固定抵抗と、
を備え、
前記差動増幅回路は、差動対を構成する一方のトランジスタの電流駆動能力が設定可能であり、該電流駆動能力が可変設定されることによって前記所定値の設定が行われるものであり、該差動対を構成する一方のトランジスタの電流駆動能力を他方のトランジスタの電流駆動能力と異なるように設定されてオフセット電圧が設けられることにより前記所定値の設定が行われることを特徴とする半導体装置。
前記差動増幅回路の差動対は、
制御電極が、前記コンデンサが接続された前記入力端をなす第１トランジスタと、
制御電極が、前記所定のバイアス電圧が入力された入力端をなす第２トランジスタと、
制御電極が該第２トランジスタの制御電極に接続された第３トランジスタ及び該第３トランジスタに直列に接続されたトリミング用ヒューズからなる１つ以上の直列回路と、
で構成され、
前記直列回路は、第２トランジスタと並列に接続され、選択された前記トリミング用ヒューズが切断されることによって前記電流駆動能力の設定が行われることを特徴とする請求項４記載の半導体装置。
前記差動増幅回路の差動対は、
制御電極が、前記コンデンサが接続された前記入力端をなす第１トランジスタと、
制御電極が、前記所定のバイアス電圧が入力された入力端をなす第２トランジスタと、
該第２トランジスタと直列に接続された１つ以上の抵抗と、
該抵抗に対応して並列に接続されたトリミング用ヒューズと、
で構成され、
選択された前記トリミング用ヒューズが切断されることによって前記電流駆動能力の設定が行われることを特徴とする請求項４記載の半導体装置。