JP2008211115A - 半導体装置 - Google Patents
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Abstract
【課題】抵抗とキャパシタの接続に関する制限がなく、チップ面積を小さくすることができる半導体装置を得る。
【解決手段】半導体基板２の直ぐ上には細長い複数の単位抵抗３ａが形成されてなる抵抗層３が形成されており、その上には各単位抵抗３ａの接続配線を行うメタル配線層４が形成されている。各単位抵抗３ａの端部は、メタル配線層４により所定の抵抗値になるように配線接続されている。また、メタル配線層４には、ＭＩＭキャパシタ７の一方の電極が形成されており、誘電体層５がメタル配線層４上に密着するように形成され、更に金属膜６が誘電体層５上に密着するように形成されている。金属膜６の上にはメタル配線層９が形成されており、金属膜６とメタル配線層９はスルーホール８で接続されており、メタル配線層９がＭＩＭキャパシタ７の他方の電極をなすようにした。
【選択図】図１
【解決手段】半導体基板２の直ぐ上には細長い複数の単位抵抗３ａが形成されてなる抵抗層３が形成されており、その上には各単位抵抗３ａの接続配線を行うメタル配線層４が形成されている。各単位抵抗３ａの端部は、メタル配線層４により所定の抵抗値になるように配線接続されている。また、メタル配線層４には、ＭＩＭキャパシタ７の一方の電極が形成されており、誘電体層５がメタル配線層４上に密着するように形成され、更に金属膜６が誘電体層５上に密着するように形成されている。金属膜６の上にはメタル配線層９が形成されており、金属膜６とメタル配線層９はスルーホール８で接続されており、メタル配線層９がＭＩＭキャパシタ７の他方の電極をなすようにした。
【選択図】図１
Description
本発明は、半導体装置のレイアウトに関し、特にシリーズレギュレータやスイッチングレギュレータといった定電圧回路を内蔵し、補償用キャパシタにＭＩＭキャパシタを使用した半導体装置のレイアウトに関する。
従来、スイッチングレギュレータやシリーズレギュレータでは、安定に動作させるため、回路内に補償用キャパシタが使用されていた。抵抗と補償用キャパシタとが直列に接続されたＲＣ回路を有する場合は、チップ面積の増加を抑えるために、抵抗部を、容量部を構成するＭＩＭキャパシタの上地金属膜、又は下地金属膜の少なくとも一方に所定のシート抵抗値を有する薄膜抵抗用金属材を用いて形成する技術があった（例えば、特許文献１参照。）。
特開平１−２２３７５７号公報
しかし、このような構成では、抵抗とキャパシタの直列回路しか形成することができないという問題があった。
本発明は、このような問題を解決するためになされたものであり、抵抗とキャパシタの接続に関する制限がなく、チップ面積を小さくすることができる半導体装置を得ることを目的とする。
この発明に係る半導体装置は、抵抗とキャパシタが接続された回路を有する半導体装置において、
前記キャパシタを形成しているキャパシタ領域を、前記抵抗を形成している抵抗領域に重ねて形成するものである。
前記キャパシタを形成しているキャパシタ領域を、前記抵抗を形成している抵抗領域に重ねて形成するものである。
具体的には、半導体基板と、
該半導体基板の上に形成された少なくとも１つの単位抵抗からなる抵抗層と、
該抵抗層の上に形成され、前記キャパシタの一方の電極が形成されると共に前記抵抗を形成するための前記単位抵抗の接続を行う配線が形成された第１メタル配線層と、
該第１メタル配線層の上に形成された、前記キャパシタを構成する誘電体層と、
該誘電体層の上に形成され、前記キャパシタの他方の電極が形成される第３メタル配線層と、
を備えるようにした。
該半導体基板の上に形成された少なくとも１つの単位抵抗からなる抵抗層と、
該抵抗層の上に形成され、前記キャパシタの一方の電極が形成されると共に前記抵抗を形成するための前記単位抵抗の接続を行う配線が形成された第１メタル配線層と、
該第１メタル配線層の上に形成された、前記キャパシタを構成する誘電体層と、
該誘電体層の上に形成され、前記キャパシタの他方の電極が形成される第３メタル配線層と、
を備えるようにした。
また、半導体基板と、
該半導体基板の上に形成された少なくとも１つの単位抵抗からなる抵抗層と、
前記抵抗を形成するための該単位抵抗の接続を行う配線が形成される、該抵抗層の上に形成された第１メタル配線層と、
該第１メタル配線層の上に形成され、前記キャパシタの一方の電極が形成される第２メタル配線層と、
該第２メタル配線層の上に形成された、前記キャパシタを構成する誘電体層と、
該誘電体層の上に形成され、前記キャパシタの他方の電極が形成される第３メタル配線層と、
を備えるようにしてもよい。
該半導体基板の上に形成された少なくとも１つの単位抵抗からなる抵抗層と、
前記抵抗を形成するための該単位抵抗の接続を行う配線が形成される、該抵抗層の上に形成された第１メタル配線層と、
該第１メタル配線層の上に形成され、前記キャパシタの一方の電極が形成される第２メタル配線層と、
該第２メタル配線層の上に形成された、前記キャパシタを構成する誘電体層と、
該誘電体層の上に形成され、前記キャパシタの他方の電極が形成される第３メタル配線層と、
を備えるようにしてもよい。
この場合、更に、前記第１メタル配線層と第２メタル配線層との間に、少なくとも１つの第４メタル配線層を形成するようにしてもよい。
また、この発明に係る半導体装置は、入力端子に入力された入力電圧を所定の定電圧に変換して出力端子から出力する、抵抗とキャパシタが接続された回路を備えた定電圧回路を有する半導体装置において、
前記キャパシタを形成しているキャパシタ領域を、前記抵抗を形成している抵抗領域に重ねて形成するようにした。
前記キャパシタを形成しているキャパシタ領域を、前記抵抗を形成している抵抗領域に重ねて形成するようにした。
具体的には、半導体基板と、
該半導体基板の上に形成された少なくとも１つの単位抵抗からなる抵抗層と、
該抵抗層の上に形成され、前記キャパシタの一方の電極が形成されると共に前記抵抗を形成するための前記単位抵抗の接続を行う配線が形成された第１メタル配線層と、
該第１メタル配線層の上に形成された、前記キャパシタを構成する誘電体層と、
該誘電体層の上に形成され、前記キャパシタの他方の電極が形成される第３メタル配線層と、
を備えるようにした。
該半導体基板の上に形成された少なくとも１つの単位抵抗からなる抵抗層と、
該抵抗層の上に形成され、前記キャパシタの一方の電極が形成されると共に前記抵抗を形成するための前記単位抵抗の接続を行う配線が形成された第１メタル配線層と、
該第１メタル配線層の上に形成された、前記キャパシタを構成する誘電体層と、
該誘電体層の上に形成され、前記キャパシタの他方の電極が形成される第３メタル配線層と、
を備えるようにした。
また、半導体基板と、
該半導体基板の上に形成された少なくとも１つの単位抵抗からなる抵抗層と、
前記抵抗を形成するための該単位抵抗の接続を行う配線が形成される、該抵抗層の上に形成された第１メタル配線層と、
該第１メタル配線層の上に形成され、前記キャパシタの一方の電極が形成される第２メタル配線層と、
該第２メタル配線層の上に形成された、前記キャパシタを構成する誘電体層と、
該誘電体層の上に形成され、前記キャパシタの他方の電極が形成される第３メタル配線層と、
を備えるようにしてもよい。
該半導体基板の上に形成された少なくとも１つの単位抵抗からなる抵抗層と、
前記抵抗を形成するための該単位抵抗の接続を行う配線が形成される、該抵抗層の上に形成された第１メタル配線層と、
該第１メタル配線層の上に形成され、前記キャパシタの一方の電極が形成される第２メタル配線層と、
該第２メタル配線層の上に形成された、前記キャパシタを構成する誘電体層と、
該誘電体層の上に形成され、前記キャパシタの他方の電極が形成される第３メタル配線層と、
を備えるようにしてもよい。
この場合、更に、前記第１メタル配線層と第２メタル配線層との間に、少なくとも１つの第４メタル配線層を形成するようにしてもよい。
具体的には、前記定電圧回路は、
入力された制御信号に応じた電流を前記入力端子から前記出力端子に出力する出力トランジスタと、
前記出力端子から出力された出力電圧を分圧した分圧電圧を生成して出力する複数の抵抗で形成された分圧回路と、
該分圧回路を構成する抵抗の一端に、一端が接続されたキャパシタと、
前記分圧電圧が所定の基準電圧になるように前記出力トランジスタの動作制御を行う制御回路と、
を備え、
前記第１メタル配線層は、前記キャパシタの一方の電極が形成されると共に前記分圧回路の各抵抗を形成するための前記単位抵抗の接続を行う配線が形成されるようにした。
入力された制御信号に応じた電流を前記入力端子から前記出力端子に出力する出力トランジスタと、
前記出力端子から出力された出力電圧を分圧した分圧電圧を生成して出力する複数の抵抗で形成された分圧回路と、
該分圧回路を構成する抵抗の一端に、一端が接続されたキャパシタと、
前記分圧電圧が所定の基準電圧になるように前記出力トランジスタの動作制御を行う制御回路と、
を備え、
前記第１メタル配線層は、前記キャパシタの一方の電極が形成されると共に前記分圧回路の各抵抗を形成するための前記単位抵抗の接続を行う配線が形成されるようにした。
また、前記定電圧回路は、
入力された制御信号に応じた電流を前記入力端子から前記出力端子に出力する出力トランジスタと、
前記出力端子から出力された出力電圧を分圧した分圧電圧を生成して出力する複数の抵抗で形成された分圧回路と、
該分圧回路を構成する抵抗の一端に、一端が接続されたキャパシタと、
前記分圧電圧が所定の基準電圧になるように前記出力トランジスタの動作制御を行う制御回路と、
を備え、
前記第１メタル配線層は、前記分圧回路の各抵抗を形成するための前記単位抵抗の接続を行う配線が形成されるようにしてもよい。
入力された制御信号に応じた電流を前記入力端子から前記出力端子に出力する出力トランジスタと、
前記出力端子から出力された出力電圧を分圧した分圧電圧を生成して出力する複数の抵抗で形成された分圧回路と、
該分圧回路を構成する抵抗の一端に、一端が接続されたキャパシタと、
前記分圧電圧が所定の基準電圧になるように前記出力トランジスタの動作制御を行う制御回路と、
を備え、
前記第１メタル配線層は、前記分圧回路の各抵抗を形成するための前記単位抵抗の接続を行う配線が形成されるようにしてもよい。
また、前記定電圧回路は、
入力された制御信号に応じてスイッチングを行うスイッチング素子と、
該スイッチング素子のスイッチングによって前記入力端子に入力された入力電圧による充電が行われるインダクタと、
該インダクタの放電を行う整流素子と、
前記出力端子から出力された出力電圧を分圧した分圧電圧を生成して出力する複数の抵抗で形成された分圧回路と、
該分圧回路を構成する抵抗の一端に、一端が接続されたキャパシタと、
前記分圧電圧が所定の基準電圧になるように前記スイッチング素子のスイッチング制御を行う制御回路と、
を備え、
前記第１メタル配線層は、前記キャパシタの一方の電極が形成されると共に前記分圧回路の各抵抗を形成するための前記単位抵抗の接続を行う配線が形成されるようにした。
入力された制御信号に応じてスイッチングを行うスイッチング素子と、
該スイッチング素子のスイッチングによって前記入力端子に入力された入力電圧による充電が行われるインダクタと、
該インダクタの放電を行う整流素子と、
前記出力端子から出力された出力電圧を分圧した分圧電圧を生成して出力する複数の抵抗で形成された分圧回路と、
該分圧回路を構成する抵抗の一端に、一端が接続されたキャパシタと、
前記分圧電圧が所定の基準電圧になるように前記スイッチング素子のスイッチング制御を行う制御回路と、
を備え、
前記第１メタル配線層は、前記キャパシタの一方の電極が形成されると共に前記分圧回路の各抵抗を形成するための前記単位抵抗の接続を行う配線が形成されるようにした。
また、前記定電圧回路は、
入力された制御信号に応じてスイッチングを行うスイッチング素子と、
該スイッチング素子のスイッチングによって前記入力端子に入力された入力電圧による充電が行われるインダクタと、
該インダクタの放電を行う整流素子と、
前記出力端子から出力された出力電圧を分圧した分圧電圧を生成して出力する複数の抵抗で形成された分圧回路と、
該分圧回路を構成する抵抗の一端に、一端が接続されたキャパシタと、
前記分圧電圧が所定の基準電圧になるように前記スイッチング素子のスイッチング制御を行う制御回路と、
を備え、
前記第１メタル配線層は、前記分圧回路の各抵抗を形成するための前記単位抵抗の接続を行う配線が形成されるようにしてもよい。
入力された制御信号に応じてスイッチングを行うスイッチング素子と、
該スイッチング素子のスイッチングによって前記入力端子に入力された入力電圧による充電が行われるインダクタと、
該インダクタの放電を行う整流素子と、
前記出力端子から出力された出力電圧を分圧した分圧電圧を生成して出力する複数の抵抗で形成された分圧回路と、
該分圧回路を構成する抵抗の一端に、一端が接続されたキャパシタと、
前記分圧電圧が所定の基準電圧になるように前記スイッチング素子のスイッチング制御を行う制御回路と、
を備え、
前記第１メタル配線層は、前記分圧回路の各抵抗を形成するための前記単位抵抗の接続を行う配線が形成されるようにしてもよい。
また、前記キャパシタは、ＭＩＭキャパシタであるようにした。
本発明の半導体装置によれば、キャパシタを形成しているキャパシタ領域を、抵抗を形成している抵抗領域に重ねて形成したことから、チップ面積の増加を抑えることができ、しかもキャパシタと他の回路要素との間に寄生容量が形成されないため、アナログ回路の精度低下や誤動作を防止することができる。
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における半導体装置の構造例を示した図であり、図１（ａ）は平面図であり、図１（ｂ）は断面構造を示した図である。
図１の半導体装置１において、半導体基板２の直ぐ上には細長い複数の単位抵抗３ａが形成されてなる抵抗層３が形成されており、その上には各単位抵抗３ａの接続配線を行うメタル配線層４が形成されている。各単位抵抗３ａの端部は、メタル配線層４により所定の抵抗値になるように配線接続されている。また、抵抗層３で形成される抵抗は１つとは限らず、単位抵抗３ａの組み合わせによって複数の抵抗が形成されるようにしてもよい。
第１の実施の形態．
図１は、本発明の第１の実施の形態における半導体装置の構造例を示した図であり、図１（ａ）は平面図であり、図１（ｂ）は断面構造を示した図である。
図１の半導体装置１において、半導体基板２の直ぐ上には細長い複数の単位抵抗３ａが形成されてなる抵抗層３が形成されており、その上には各単位抵抗３ａの接続配線を行うメタル配線層４が形成されている。各単位抵抗３ａの端部は、メタル配線層４により所定の抵抗値になるように配線接続されている。また、抵抗層３で形成される抵抗は１つとは限らず、単位抵抗３ａの組み合わせによって複数の抵抗が形成されるようにしてもよい。
また、メタル配線層４には、ＭＩＭキャパシタ７の一方の電極が形成されており、誘電体層５がメタル配線層４上に密着するように形成され、更に金属膜６が誘電体層５上に密着するように形成されている。金属膜６の上にはメタル配線層９が形成されており、金属膜６とメタル配線層９はスルーホール８で接続されており、メタル配線層９がＭＩＭキャパシタ７の他方の電極をなしている。また、半導体基板２と抵抗層３との間、抵抗層３とメタル配線層４との間及び金属膜６とメタル配線層９との間には、図示していないがそれぞれ絶縁膜が形成されている。なお、図１では、メタル配線層４は第１メタル配線層を、金属膜６、スルーホール８及びメタル配線層９は第３メタル配線層をそれぞれなす。
このように、図１の半導体装置１では、ＭＩＭキャパシタ７が、抵抗層３に形成された抵抗の直ぐ上を覆うようにして形成されると共に、該抵抗とＭＩＭキャパシタ７は電気的には完全に分離されている。このため、チップ面積の増加を抑えることができると共に、該抵抗とＭＩＭキャパシタ７との接続は直列でも並列でも行うことができ、更に該抵抗とＭＩＭキャパシタ７との間に寄生容量が形成されず、アナログ回路の精度低下や誤動作を防止することができる。ただし、前記抵抗とＭＩＭキャパシタ７をそれぞれ単独に使用してまったく異なる電位に接続すると、前記抵抗とＭＩＭキャパシタとの間に寄生容量が形成されるため、該寄生容量による精度の低下や誤動作を防止する上では好ましくない。
なお、図１では、ＭＩＭキャパシタ７は抵抗領域のほとんどを覆うように形成されているが、ＭＩＭキャパシタ７に必要な容量が確保できるのであれば、抵抗領域のほとんどすべてを覆うようにＭＩＭキャパシタ７を形成する必要はない。また、形成されるＭＩＭキャパシタ７は、１つに限らず複数のＭＩＭキャパシタが形成されるようにしてもよい。
また、図１では、抵抗層３に重なるように抵抗層３の上にＭＩＭキャパシタ７が形成されるようにしたが、寄生容量の影響を受けにくい場合は、抵抗層３とＭＩＭキャパシタ７との間に少なくとも１つのメタル配線層を形成するようにしてもよく、このようにした場合、図１（ｂ）は図２のようになる。なお、図２では、図１と同じもの又は同様のものは同じ符号で示している。
図２の半導体装置１において、半導体基板２の直ぐ上には細長い複数の単位抵抗３ａが形成されてなる抵抗層３が形成されており、その上には各単位抵抗３ａの接続配線を行うメタル配線層１０が形成されている。各単位抵抗３ａの端部は、メタル配線層１０により所定の抵抗値になるように配線接続されている。また、図２においても、抵抗層３で形成される抵抗は１つとは限らず、単位抵抗３ａの組み合わせによって複数の抵抗が形成されるようにしてもよい。
図２の半導体装置１において、半導体基板２の直ぐ上には細長い複数の単位抵抗３ａが形成されてなる抵抗層３が形成されており、その上には各単位抵抗３ａの接続配線を行うメタル配線層１０が形成されている。各単位抵抗３ａの端部は、メタル配線層１０により所定の抵抗値になるように配線接続されている。また、図２においても、抵抗層３で形成される抵抗は１つとは限らず、単位抵抗３ａの組み合わせによって複数の抵抗が形成されるようにしてもよい。
また、メタル配線層１０の上には、回路用の配線層であるメタル配線層１１が形成されており、同様にメタル配線層１１の上には、回路用の配線層であるメタル配線層１２が形成されている。メタル配線層１２の上には、ＭＩＭキャパシタ７の一方の電極をなすメタル配線層４が形成され、誘電体層５がメタル配線層４上に密着するように形成され、更に金属膜６が誘電体層５上に密着するように形成されている。金属膜６の上にはメタル配線層９が形成されており、金属膜６とメタル配線層９はスルーホール８で接続されており、メタル配線層９がＭＩＭキャパシタ７の他方の電極をなしている。
また、図１の場合と同様に、半導体基板２と抵抗層３との間、抵抗層３とメタル配線層１０との間、メタル配線層１０とメタル配線層１１との間、メタル配線層１１とメタル配線層１２との間、メタル配線層１２とメタル配線層４との間及び金属膜６とメタル配線層９との間には、図示していないがそれぞれ絶縁膜が形成されている。
このように、図２の半導体装置１では、ＭＩＭキャパシタ７が、抵抗層３に形成された抵抗の上を覆うようにして形成されると共に、該抵抗とＭＩＭキャパシタ７は電気的には完全に分離されている。このため、チップ面積の増加を抑えることができると共に、抵抗とＭＩＭキャパシタ７との接続は直列でも並列でも行うことができる。
このように、図２の半導体装置１では、ＭＩＭキャパシタ７が、抵抗層３に形成された抵抗の上を覆うようにして形成されると共に、該抵抗とＭＩＭキャパシタ７は電気的には完全に分離されている。このため、チップ面積の増加を抑えることができると共に、抵抗とＭＩＭキャパシタ７との接続は直列でも並列でも行うことができる。
なお、図２では、メタル配線層１０は第１メタル配線層を、メタル配線層４は第２メタル配線層を、金属膜６、スルーホール８及びメタル配線層９は第３メタル配線層をそれぞれなし、メタル配線層１１及び１２はそれぞれ第４メタル配線層をなす。また、図２では、メタル配線層１０とメタル配線層４との間にメタル配線層１１及び１２を形成するようにしたが、メタル配線層１１及び１２をなくし、メタル配線層１０上にメタル配線層４を形成するようにしてもよいし、メタル配線層１０とメタル配線層４との間に１つのメタル配線層を形成するようにしてもよい。
次に、図３は、図１又は図２の半導体装置１を使用したシリーズレギュレータの回路例を示した図である。
図３において、シリーズレギュレータ２１は、入力端子ＩＮに入力された入力電圧Ｖｄｄを降圧して所定の定電圧に変換し、出力電圧Ｖｏとして出力端子ＯＵＴから出力する。
シリーズレギュレータ２１は、所定の基準電圧Ｖｒｅｆを生成して出力する基準電圧発生回路２２と、誤差増幅回路２３と、ＰＭＯＳトランジスタからなる出力トランジスタＭ２１と、出力電圧検出用の抵抗Ｒ２１，Ｒ２２と、補償用のキャパシタＣ２１とを備えている。なお、抵抗Ｒ２１及びＲ２２は分圧回路を、基準電圧発生回路２２及び誤差増幅回路２３は制御回路をそれぞれなす。また、シリーズレギュレータ２１は、１つのＩＣに集積されるようにしてもよい。
図３において、シリーズレギュレータ２１は、入力端子ＩＮに入力された入力電圧Ｖｄｄを降圧して所定の定電圧に変換し、出力電圧Ｖｏとして出力端子ＯＵＴから出力する。
シリーズレギュレータ２１は、所定の基準電圧Ｖｒｅｆを生成して出力する基準電圧発生回路２２と、誤差増幅回路２３と、ＰＭＯＳトランジスタからなる出力トランジスタＭ２１と、出力電圧検出用の抵抗Ｒ２１，Ｒ２２と、補償用のキャパシタＣ２１とを備えている。なお、抵抗Ｒ２１及びＲ２２は分圧回路を、基準電圧発生回路２２及び誤差増幅回路２３は制御回路をそれぞれなす。また、シリーズレギュレータ２１は、１つのＩＣに集積されるようにしてもよい。
入力電圧Ｖｉｎと出力端子ＯＵＴとの間には出力トランジスタＭ２１が接続され、出力トランジスタＭ２１のゲートは誤差増幅回路２３の出力端に接続されている。出力端子ＯＵＴと接地電圧との間には抵抗Ｒ２１及びＲ２２が直列に接続され、抵抗Ｒ２１には補償用のキャパシタＣ２１が並列に接続されている。抵抗Ｒ２１とＲ２２との接続部からは、出力電圧Ｖｏを分圧した分圧電圧Ｖｆｂが誤差増幅回路２３の非反転入力端に出力され、誤差増幅回路２３の反転入力端には、基準電圧Ｖｒｅｆが入力されている。
このような構成において、誤差増幅回路２３は、基準電圧Ｖｒｅｆと分圧電圧Ｖｆｂの電圧差を増幅して出力トランジスタＭ２１のゲートに出力し、分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆになるように出力トランジスタＭ２１の動作制御を行う。補償用のキャパシタＣ２１は、出力電圧Ｖｏの変化を素早く電圧Ｖｆｂに伝える働きをする、いわゆるスピードアップキャパシタであり、図１及び図２のＭＩＭキャパシタ７に相当する。抵抗Ｒ２１と抵抗Ｒ２２は、同じ抵抗層３に形成されており、例えば、図１及び図２で示した細長い単位抵抗３ａを交互に使用することにより高精度の抵抗比を得ることができる。また、補償用のキャパシタＣ２１は、抵抗Ｒ２１と抵抗Ｒ２２が形成されている抵抗層３の上に、図１で示したＭＩＭキャパシタ７の構成で形成されるようにすると、誤差増幅回路２３等の他の回路との間に寄生容量が形成されることがなく、回路の精度低下や誤動作の発生を防止することができる。
次に、図４は、図１又は図２の半導体装置１を使用したスイッチングレギュレータの回路例を示した図である。なお、図４では、降圧型スイッチングレギュレータを例にして示している。
図４において、スイッチングレギュレータ３１は、入力電圧として入力端子ＩＮに入力された入力電圧Ｖｄｄを所定の定電圧に変換し、出力電圧Ｖｏとして出力端子ＯＵＴから出力する。
スイッチングレギュレータ３１は、入力電圧Ｖｄｄの出力制御を行うためのスイッチング動作を行うＰＭＯＳトランジスタからなるスイッチングトランジスタＭ３１と、ＮＭＯＳトランジスタからなる同期整流用トランジスタＭ３２とを備えている。
図４において、スイッチングレギュレータ３１は、入力電圧として入力端子ＩＮに入力された入力電圧Ｖｄｄを所定の定電圧に変換し、出力電圧Ｖｏとして出力端子ＯＵＴから出力する。
スイッチングレギュレータ３１は、入力電圧Ｖｄｄの出力制御を行うためのスイッチング動作を行うＰＭＯＳトランジスタからなるスイッチングトランジスタＭ３１と、ＮＭＯＳトランジスタからなる同期整流用トランジスタＭ３２とを備えている。
更に、スイッチングレギュレータ３１は、基準電圧発生回路３２と、出力電圧検出用の抵抗Ｒ３１，Ｒ３２と、インダクタＬ３１と、平滑用のコンデンサＣｏと、位相補償用の抵抗Ｒ３３及びキャパシタＣ３１，Ｃ３３と、誤差増幅回路３３と、発振回路３４と、ＰＷＭコンパレータ３５と、バッファＢＦ３１，ＢＦ３２とを備えている。なお、スイッチングトランジスタＭ３１はスイッチング素子を、同期整流用トランジスタＭ３２は整流素子を、抵抗Ｒ３１及びＲ３２は分圧回路を、基準電圧発生回路３２、誤差増幅回路３３、発振回路３４、ＰＷＭコンパレータ３５、バッファＢＦ３１，ＢＦ３２、抵抗Ｒ３３及びコンデンサＣ３３は制御回路をなす。また、スイッチングレギュレータ３１において、インダクタＬ３１及びコンデンサＣｏを除く各回路を１つのＩＣに集積するようにしてもよく、場合によっては、スイッチングトランジスタＭ３１及び／又は同期整流用トランジスタＭ３２、インダクタＬ３１並びにコンデンサＣｏを除く各回路を１つのＩＣに集積するようにしてもよい。
基準電圧発生回路３２は、所定の基準電圧Ｖｒｅｆを生成して出力し、出力電圧検出用の抵抗Ｒ３１，Ｒ３２は、出力電圧Ｖｏを分圧して分圧電圧Ｖｆｂを生成し出力する。また、誤差増幅回路３３は、入力された分圧電圧Ｖｆｂと基準電圧Ｖｒｅｆとの電圧差を増幅して出力信号ＥＡｏを生成し出力する。
また、発振回路３４は、所定の三角波信号ＴＷを生成して出力し、ＰＷＭコンパレータ３５は、誤差増幅回路３３の出力信号ＥＡｏと該三角波信号ＴＷからＰＷＭ制御を行うためのパルス信号Ｓｐｗを生成して出力する。パルス信号Ｓｐｗは、バッファＢＦ３１を介してスイッチングトランジスタＭ３１のゲートに入力されると共に、バッファＢＦ３２を介して同期整流用トランジスタＭ３２のゲートに入力される。
また、発振回路３４は、所定の三角波信号ＴＷを生成して出力し、ＰＷＭコンパレータ３５は、誤差増幅回路３３の出力信号ＥＡｏと該三角波信号ＴＷからＰＷＭ制御を行うためのパルス信号Ｓｐｗを生成して出力する。パルス信号Ｓｐｗは、バッファＢＦ３１を介してスイッチングトランジスタＭ３１のゲートに入力されると共に、バッファＢＦ３２を介して同期整流用トランジスタＭ３２のゲートに入力される。
入力端子ＩＮと接地電圧との間にはスイッチングトランジスタＭ３１と同期整流用トランジスタＭ３２が直列に接続され、スイッチングトランジスタＭ３１と同期整流用トランジスタＭ３２との接続部をＬｘ１とする。接続部Ｌｘ１と出力端子ＯＵＴとの間にはインダクタＬ３１が接続され、出力端子ＯＵＴと接地電圧との間には、抵抗Ｒ３１及びＲ３２が直列に接続されると共にコンデンサＣｏが接続され、抵抗Ｒ３１とＲ３２との接続部から分圧電圧Ｖｆｂが出力される。また、抵抗Ｒ３１には、位相補償用のキャパシタＣ３１が並列に接続されている。誤差増幅回路３３において、反転入力端には分圧電圧Ｖｆｂが、非反転入力端には基準電圧Ｖｒｅｆがそれぞれ入力され、出力端は、ＰＷＭコンパレータ３５の反転入力端に接続されている。
また、誤差増幅回路３３の出力端と接地電圧との間には、抵抗Ｒ３３及びキャパシタＣ３３の直列回路が接続されており、該直列回路は位相補償回路をなす。ＰＷＭコンパレータ３５の非反転入力端には三角波信号ＴＷが入力され、ＰＷＭコンパレータ３５から出力されたパルス信号Ｓｐｗは、バッファＢＦ３１を介してスイッチングトランジスタＭ３１のゲートに、バッファＢＦ３２を介して同期整流用トランジスタＭ３２のゲートにそれぞれ入力されている。
このような構成において、出力電圧Ｖｏが大きくなると、誤差増幅回路３３の出力信号ＥＡｏの電圧が低下し、ＰＷＭコンパレータ３５からのパルス信号Ｓｐｗのデューティサイクルは小さくなる。この結果、スイッチングトランジスタＭ３１がオンする時間が短くなり、それに応じて同期整流用トランジスタＭ３２がオンする時間が長くなって、出力電圧Ｖｏが低下するように制御される。
また、出力電圧Ｖｏが小さくなると、誤差増幅回路３３の出力信号ＥＡｏの電圧が上昇し、ＰＷＭコンパレータ３５からのパルス信号Ｓｐｗのデューティサイクルは大きくなる。この結果、スイッチングトランジスタＭ３１がオンする時間が長くなり、それに応じて同期整流用トランジスタＭ３２がオンする時間が短くなって、出力電圧Ｖｏが上昇するように制御される。このような動作を繰り返して、出力電圧Ｖｏを所定の電圧で一定になるように制御する。
また、出力電圧Ｖｏが小さくなると、誤差増幅回路３３の出力信号ＥＡｏの電圧が上昇し、ＰＷＭコンパレータ３５からのパルス信号Ｓｐｗのデューティサイクルは大きくなる。この結果、スイッチングトランジスタＭ３１がオンする時間が長くなり、それに応じて同期整流用トランジスタＭ３２がオンする時間が短くなって、出力電圧Ｖｏが上昇するように制御される。このような動作を繰り返して、出力電圧Ｖｏを所定の電圧で一定になるように制御する。
キャパシタＣ３１は、出力電圧Ｖｏの変化を素早く電圧Ｖｆｂに伝える働きをする、いわゆるスピードアップキャパシタであり、図１及び図２のＭＩＭキャパシタ７に相当する。抵抗Ｒ３１と抵抗Ｒ３２は、同じ抵抗層３に形成されており、例えば、図１及び図２で示した細長い単位抵抗３ａを交互に使用することにより高精度の抵抗比を得ることができる。また、キャパシタＣ３１は、抵抗Ｒ３１と抵抗Ｒ３２が形成されている抵抗層３の上に、図１で示した構成で形成されるようにすると、誤差増幅回路３３等の他の回路との間に寄生容量が形成されることがなく、回路の精度低下や誤動作の発生を防止することができる。同様に、抵抗Ｒ３３とキャパシタＣ３３の直列回路において、抵抗Ｒ３３が、抵抗層３に形成されており、キャパシタＣ３３が、抵抗Ｒ３３が形成されている抵抗層３の上に、図１又は図２で示したＭＩＭキャパシタ７の構成で形成されるようにしてもよい。
なお、本発明の半導体装置１は、図３及び図４のような定電圧回路に使用するだけではなく、出力電圧を分圧する分圧抵抗と基準電圧を持ち、誤差増幅回路によってその電圧差を増幅する構成のすべての定電圧回路に適用することができ、更に、抵抗とキャパシタが直列又は並列に接続されたすべての回路に適用することができる。
１ 半導体装置
２ 半導体基板
３ 抵抗層
３ａ 単位抵抗
４，９，１０〜１２ メタル配線層
５ 誘電体層
６ 金属膜
７ ＭＩＭキャパシタ
８ スルーホール
２１ シリーズレギュレータ
３１ スイッチングレギュレータ
Ｒ２１，Ｒ２２，Ｒ３１〜Ｒ３３ 抵抗
Ｃ２１，Ｃ３１，Ｃ３３ キャパシタ
２ 半導体基板
３ 抵抗層
３ａ 単位抵抗
４，９，１０〜１２ メタル配線層
５ 誘電体層
６ 金属膜
７ ＭＩＭキャパシタ
８ スルーホール
２１ シリーズレギュレータ
３１ スイッチングレギュレータ
Ｒ２１，Ｒ２２，Ｒ３１〜Ｒ３３ 抵抗
Ｃ２１，Ｃ３１，Ｃ３３ キャパシタ
Claims (13)
- 抵抗とキャパシタが接続された回路を有する半導体装置において、
前記キャパシタを形成しているキャパシタ領域を、前記抵抗を形成している抵抗領域に重ねて形成することを特徴とする半導体装置。 - 半導体基板と、
該半導体基板の上に形成された少なくとも１つの単位抵抗からなる抵抗層と、
該抵抗層の上に形成され、前記キャパシタの一方の電極が形成されると共に前記抵抗を形成するための前記単位抵抗の接続を行う配線が形成された第１メタル配線層と、
該第１メタル配線層の上に形成された、前記キャパシタを構成する誘電体層と、
該誘電体層の上に形成され、前記キャパシタの他方の電極が形成される第３メタル配線層と、
を備えることを特徴とする請求項１記載の半導体装置。 - 半導体基板と、
該半導体基板の上に形成された少なくとも１つの単位抵抗からなる抵抗層と、
前記抵抗を形成するための該単位抵抗の接続を行う配線が形成される、該抵抗層の上に形成された第１メタル配線層と、
該第１メタル配線層の上に形成され、前記キャパシタの一方の電極が形成される第２メタル配線層と、
該第２メタル配線層の上に形成された、前記キャパシタを構成する誘電体層と、
該誘電体層の上に形成され、前記キャパシタの他方の電極が形成される第３メタル配線層と、
を備えることを特徴とする請求項１記載の半導体装置。 - 前記第１メタル配線層と第２メタル配線層との間に、少なくとも１つの第４メタル配線層を形成することを特徴とする請求項３記載の半導体装置。
- 入力端子に入力された入力電圧を所定の定電圧に変換して出力端子から出力する、抵抗とキャパシタが接続された回路を備えた定電圧回路を有する半導体装置において、
前記キャパシタを形成しているキャパシタ領域を、前記抵抗を形成している抵抗領域に重ねて形成することを特徴とする半導体装置。 - 半導体基板と、
該半導体基板の上に形成された少なくとも１つの単位抵抗からなる抵抗層と、
該抵抗層の上に形成され、前記キャパシタの一方の電極が形成されると共に前記抵抗を形成するための前記単位抵抗の接続を行う配線が形成された第１メタル配線層と、
該第１メタル配線層の上に形成された、前記キャパシタを構成する誘電体層と、
該誘電体層の上に形成され、前記キャパシタの他方の電極が形成される第３メタル配線層と、
を備えることを特徴とする請求項５記載の半導体装置。 - 半導体基板と、
該半導体基板の上に形成された少なくとも１つの単位抵抗からなる抵抗層と、
前記抵抗を形成するための該単位抵抗の接続を行う配線が形成される、該抵抗層の上に形成された第１メタル配線層と、
該第１メタル配線層の上に形成され、前記キャパシタの一方の電極が形成される第２メタル配線層と、
該第２メタル配線層の上に形成された、前記キャパシタを構成する誘電体層と、
該誘電体層の上に形成され、前記キャパシタの他方の電極が形成される第３メタル配線層と、
を備えることを特徴とする請求項５記載の半導体装置。 - 前記第１メタル配線層と第２メタル配線層との間に、少なくとも１つの第４メタル配線層を形成することを特徴とする請求項７記載の半導体装置。
- 前記定電圧回路は、
入力された制御信号に応じた電流を前記入力端子から前記出力端子に出力する出力トランジスタと、
前記出力端子から出力された出力電圧を分圧した分圧電圧を生成して出力する複数の抵抗で形成された分圧回路と、
該分圧回路を構成する抵抗の一端に、一端が接続されたキャパシタと、
前記分圧電圧が所定の基準電圧になるように前記出力トランジスタの動作制御を行う制御回路と、
を備え、
前記第１メタル配線層は、前記キャパシタの一方の電極が形成されると共に前記分圧回路の各抵抗を形成するための前記単位抵抗の接続を行う配線が形成されることを特徴とする請求項６記載の半導体装置。 - 前記定電圧回路は、
入力された制御信号に応じた電流を前記入力端子から前記出力端子に出力する出力トランジスタと、
前記出力端子から出力された出力電圧を分圧した分圧電圧を生成して出力する複数の抵抗で形成された分圧回路と、
該分圧回路を構成する抵抗の一端に、一端が接続されたキャパシタと、
前記分圧電圧が所定の基準電圧になるように前記出力トランジスタの動作制御を行う制御回路と、
を備え、
前記第１メタル配線層は、前記分圧回路の各抵抗を形成するための前記単位抵抗の接続を行う配線が形成されることを特徴とする請求項７又は８記載の半導体装置。 - 前記定電圧回路は、
入力された制御信号に応じてスイッチングを行うスイッチング素子と、
該スイッチング素子のスイッチングによって前記入力端子に入力された入力電圧による充電が行われるインダクタと、
該インダクタの放電を行う整流素子と、
前記出力端子から出力された出力電圧を分圧した分圧電圧を生成して出力する複数の抵抗で形成された分圧回路と、
該分圧回路を構成する抵抗の一端に、一端が接続されたキャパシタと、
前記分圧電圧が所定の基準電圧になるように前記スイッチング素子のスイッチング制御を行う制御回路と、
を備え、
前記第１メタル配線層は、前記キャパシタの一方の電極が形成されると共に前記分圧回路の各抵抗を形成するための前記単位抵抗の接続を行う配線が形成されることを特徴とする請求項６記載の半導体装置。 - 前記定電圧回路は、
入力された制御信号に応じてスイッチングを行うスイッチング素子と、
該スイッチング素子のスイッチングによって前記入力端子に入力された入力電圧による充電が行われるインダクタと、
該インダクタの放電を行う整流素子と、
前記出力端子から出力された出力電圧を分圧した分圧電圧を生成して出力する複数の抵抗で形成された分圧回路と、
該分圧回路を構成する抵抗の一端に、一端が接続されたキャパシタと、
前記分圧電圧が所定の基準電圧になるように前記スイッチング素子のスイッチング制御を行う制御回路と、
を備え、
前記第１メタル配線層は、前記分圧回路の各抵抗を形成するための前記単位抵抗の接続を行う配線が形成されることを特徴とする請求項７又は８記載の半導体装置。 - 前記キャパシタは、ＭＩＭキャパシタであることを特徴とする請求項１、２、３、４、５、６、７、８、９、１０、１１又は１２記載の半導体装置。
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