JP2002110923A - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
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- JP2002110923A JP2002110923A JP2000297264A JP2000297264A JP2002110923A JP 2002110923 A JP2002110923 A JP 2002110923A JP 2000297264 A JP2000297264 A JP 2000297264A JP 2000297264 A JP2000297264 A JP 2000297264A JP 2002110923 A JP2002110923 A JP 2002110923A
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Abstract
(57)【要約】
【課題】 製造工程が簡単で、回路素子を効果的に保護
できる大量のエネルギーが吸収可能なＭＩＳサージプロ
テクタを保護素子とする半導体集積回路およびその製造
方法を提供すること。 【解決手段】 基板１０の上全面に絶縁薄膜１３０、隔
離層１１０、誘電層１２０、絶縁層１３０、抵抗層１４
０、拡散障壁層１５０、第１導電層１６０を順に形成
し、一方、基板１０の下全面に第２導電層１７０を形成
すると共に、リソグラフィと選択的エッチングを行うこ
とによって、ＭＩＳサージプロテクタ５１、入力／出力
電極領域、抵抗５２及びコンデンサ５３を形成させる。
できる大量のエネルギーが吸収可能なＭＩＳサージプロ
テクタを保護素子とする半導体集積回路およびその製造
方法を提供すること。 【解決手段】 基板１０の上全面に絶縁薄膜１３０、隔
離層１１０、誘電層１２０、絶縁層１３０、抵抗層１４
０、拡散障壁層１５０、第１導電層１６０を順に形成
し、一方、基板１０の下全面に第２導電層１７０を形成
すると共に、リソグラフィと選択的エッチングを行うこ
とによって、ＭＩＳサージプロテクタ５１、入力／出力
電極領域、抵抗５２及びコンデンサ５３を形成させる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置及びその製造方法に関し、更に詳しくは、抵抗とコン
デンサとＭＩＳサージプロテクタとを半導体基板に集積
することによって、ＭＩＳサージプロテクタで前記コン
デンサを保護する半導体集積回路装置及びその製造方法
に関するものである。
置及びその製造方法に関し、更に詳しくは、抵抗とコン
デンサとＭＩＳサージプロテクタとを半導体基板に集積
することによって、ＭＩＳサージプロテクタで前記コン
デンサを保護する半導体集積回路装置及びその製造方法
に関するものである。
【０００２】
【従来の技術】従来、保護素子を有するＲＣ回路は、通
常離散的な素子によって構成されるが、生産コストが高
く、配線の面積が大きく、そしてテストの際に他の接続
ワイヤを要するなどの欠点がある。また、素子間の隙間
が大きいので操作スピードが落ちる恐れもある。そこで
これらの問題を解決するために、現在、保護素子を有す
るＲＣ回路を集積化する手法が用いられている。
常離散的な素子によって構成されるが、生産コストが高
く、配線の面積が大きく、そしてテストの際に他の接続
ワイヤを要するなどの欠点がある。また、素子間の隙間
が大きいので操作スピードが落ちる恐れもある。そこで
これらの問題を解決するために、現在、保護素子を有す
るＲＣ回路を集積化する手法が用いられている。
【０００３】このような技術としては、例えば、米国特
許第５３５５０１４号公報に開示されている。図１は、
この従来のショットキーダイオードを有するＲＣ回路を
示したものである。図１に示すように、抵抗３２は、コ
ンデンサ３３と直列的に接続されてからショットキーダ
イオード３１と並列的に接続される。ショットキーダイ
オード３１は、カソードが入力端と抵抗３２の一端と接
続され、アノードがグランドに接続される。コンデンサ
３３は、一端が抵抗３２の他端に接続され、他端がグラ
ンドに接続される。このような回路では、ショットキー
ダイオードによって、コンデンサと抵抗を保護し、大電
流の排出経路を提供することで、サージや静電気による
ＲＣ回路の破壊を回避することができる。
許第５３５５０１４号公報に開示されている。図１は、
この従来のショットキーダイオードを有するＲＣ回路を
示したものである。図１に示すように、抵抗３２は、コ
ンデンサ３３と直列的に接続されてからショットキーダ
イオード３１と並列的に接続される。ショットキーダイ
オード３１は、カソードが入力端と抵抗３２の一端と接
続され、アノードがグランドに接続される。コンデンサ
３３は、一端が抵抗３２の他端に接続され、他端がグラ
ンドに接続される。このような回路では、ショットキー
ダイオードによって、コンデンサと抵抗を保護し、大電
流の排出経路を提供することで、サージや静電気による
ＲＣ回路の破壊を回避することができる。
【０００４】図２は、図１の回路に対応する半導体集積
回路装置の断面図である。図２に示すように、半導体基
板に、ショットキーダイオード領域３１、抵抗領域３２
及びコンデンサ領域３３間の配線が形成される。このよ
うにショットキーダイオードを有するＲＣ集積回路を形
成することによって、各素子が離散的になることがなく
配線面積を縮小することができる。
回路装置の断面図である。図２に示すように、半導体基
板に、ショットキーダイオード領域３１、抵抗領域３２
及びコンデンサ領域３３間の配線が形成される。このよ
うにショットキーダイオードを有するＲＣ集積回路を形
成することによって、各素子が離散的になることがなく
配線面積を縮小することができる。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うな構造を有する半導体集積回路装置では保護素子であ
るショットキーダイオードの構成が複雑であるため、集
積回路の製造工程が複雑になり、沈積、イオン注入、さ
らに多重接続などの製造工程を採用する必要があるの
で、生産コストが高くなるといった問題があった。
うな構造を有する半導体集積回路装置では保護素子であ
るショットキーダイオードの構成が複雑であるため、集
積回路の製造工程が複雑になり、沈積、イオン注入、さ
らに多重接続などの製造工程を採用する必要があるの
で、生産コストが高くなるといった問題があった。
【０００６】本発明は、このような事情に鑑みてなされ
たものであり、ＭＩＳ（金属−絶縁体−半導体）サージ
プロテクタを保護素子とする半導体集積回路装置及びそ
の製造方法を提供することを目的とする。
たものであり、ＭＩＳ（金属−絶縁体−半導体）サージ
プロテクタを保護素子とする半導体集積回路装置及びそ
の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】この課題を解決するため
に本発明に係る半導体集積回路装置の製造方法は、基板
を形成する工程と、前記基板の全面に絶縁薄膜を形成
し、前記基板表面における抵抗と入力／出力電極領域に
対応する領域にリソグラフィと選択的エッチングにより
抵抗と入力／出力電極の接続領域と前記基板との導電を
防止するための隔離層を形成する工程と、前記隔離層を
覆うようにコンデンサの誘電材料とする誘電層を形成す
る工程と、リソグラフィと選択的エッチングによりＭＩ
Ｓサージプロテクタを形成する工程と、前記誘電層を覆
うように前記ＭＩＳサージプロテクタ構造の絶縁薄膜と
する絶縁層を薄く形成する工程と、前記絶縁層を覆うよ
うに抵抗層を形成する工程と、前記抵抗層を覆うように
拡散障壁層を形成する工程と、前記拡散障壁層を覆うよ
うにコンデンサの上電極層として、第１導電層を形成す
る工程と、リソグラフィと選択的エッチングにより、前
記拡散障壁層と前記第１導電層で抵抗の２つの電極、Ｍ
ＩＳサージプロテクタ構造の金属層、コンデンサにおけ
る電極板と入力／出力電極接続領域、前記抵抗と前記コ
ンデンサと前記ＭＩＳサージプロテクタ構造との間の要
する配線を形成する工程と、リソグラフィと選択的エッ
チングにより前記抵抗層に抵抗を形成させる工程と、コ
ンデンサの下電極層として、前記基板の下全面に第２導
電層を形成する工程とを備えることを要旨とするもので
ある。
に本発明に係る半導体集積回路装置の製造方法は、基板
を形成する工程と、前記基板の全面に絶縁薄膜を形成
し、前記基板表面における抵抗と入力／出力電極領域に
対応する領域にリソグラフィと選択的エッチングにより
抵抗と入力／出力電極の接続領域と前記基板との導電を
防止するための隔離層を形成する工程と、前記隔離層を
覆うようにコンデンサの誘電材料とする誘電層を形成す
る工程と、リソグラフィと選択的エッチングによりＭＩ
Ｓサージプロテクタを形成する工程と、前記誘電層を覆
うように前記ＭＩＳサージプロテクタ構造の絶縁薄膜と
する絶縁層を薄く形成する工程と、前記絶縁層を覆うよ
うに抵抗層を形成する工程と、前記抵抗層を覆うように
拡散障壁層を形成する工程と、前記拡散障壁層を覆うよ
うにコンデンサの上電極層として、第１導電層を形成す
る工程と、リソグラフィと選択的エッチングにより、前
記拡散障壁層と前記第１導電層で抵抗の２つの電極、Ｍ
ＩＳサージプロテクタ構造の金属層、コンデンサにおけ
る電極板と入力／出力電極接続領域、前記抵抗と前記コ
ンデンサと前記ＭＩＳサージプロテクタ構造との間の要
する配線を形成する工程と、リソグラフィと選択的エッ
チングにより前記抵抗層に抵抗を形成させる工程と、コ
ンデンサの下電極層として、前記基板の下全面に第２導
電層を形成する工程とを備えることを要旨とするもので
ある。
【０００８】この場合に基板の上全面に形成させる隔離
層、誘電層及び絶縁層は、スパッタリングや蒸着やＣＶ
Ｄや熱酸化法のいずれかの方法により形成されることが
望ましく、また、抵抗層、拡散障壁層、第１導電層及び
第２導電層は、スパッタリングや蒸着やＣＶＤのいずれ
かの方法により形成されることが望ましい。
層、誘電層及び絶縁層は、スパッタリングや蒸着やＣＶ
Ｄや熱酸化法のいずれかの方法により形成されることが
望ましく、また、抵抗層、拡散障壁層、第１導電層及び
第２導電層は、スパッタリングや蒸着やＣＶＤのいずれ
かの方法により形成されることが望ましい。
【０００９】また、ＭＩＳサージプロテクタにおける絶
縁層としては、Ｔａ２Ｏ５、ＺｎＯまたはＳｉＯ２から
構成されるものがよく、更にまた、抵抗層としては、Ｔ
ａＮ、ＴａＡｌ、ＮｉＣｒまたはＣｒＳｉなどの抵抗材
料から構成されるものがよい。絶縁層及び抵抗層がこれ
らの材料から構成されることによって回路中の素子をサ
ージや静電気から効果的に保護することができる。
縁層としては、Ｔａ２Ｏ５、ＺｎＯまたはＳｉＯ２から
構成されるものがよく、更にまた、抵抗層としては、Ｔ
ａＮ、ＴａＡｌ、ＮｉＣｒまたはＣｒＳｉなどの抵抗材
料から構成されるものがよい。絶縁層及び抵抗層がこれ
らの材料から構成されることによって回路中の素子をサ
ージや静電気から効果的に保護することができる。
【００１０】上記の製造方法によって得られた半導体集
積回路は、集積回路をサージや静電気から保護する手段
としてＭＩＳサージプロテクタを用いているため、従来
のショットキーダイオードに比べ構成が単純でより簡易
的な製造工程で製造できるため、集積回路の製造工数の
削減ひいては生産コストを削減することが可能である。
積回路は、集積回路をサージや静電気から保護する手段
としてＭＩＳサージプロテクタを用いているため、従来
のショットキーダイオードに比べ構成が単純でより簡易
的な製造工程で製造できるため、集積回路の製造工数の
削減ひいては生産コストを削減することが可能である。
【００１１】
【発明の実施の形態】以下、図面に基づいて、本発明に
係る好適な実施の形態を、詳細に説明する。図４（ａ）
は、本発明の好適な実施の形態に係るＲＣ半導体集積回
路を示す図である。図４（ａ）に示すように、抵抗１２
は一端が入力端に接続される。コンデンサ１３は、一端
を出力端とし抵抗の他端に接続され、他端がグランドに
接続される。サージプロテクタ１１は、１つまたは複数
のＭＩＳを並列的に接続してなり、前記コンデンサに並
列的に接続されることによってコンデンサを保護するＭ
ＩＳサージプロテクタである。コンデンサ１３は、ＭＩ
Ｓサージプロテクタ１１によって保護される。このＭＩ
Ｓサージプロテクタ１１は、コンデンサ１３と並列的に
接続されてから、抵抗１２と直列的に接続される。図４
（ｂ）は、図４（ａ）の回路を応用する実際の回路を示
す図である。図４（ｂ）に示すように、このＲＣ回路に
は８個のブランチ回路が備えられ、必要に応じて対応す
る入力／出力端を選択することができる。
係る好適な実施の形態を、詳細に説明する。図４（ａ）
は、本発明の好適な実施の形態に係るＲＣ半導体集積回
路を示す図である。図４（ａ）に示すように、抵抗１２
は一端が入力端に接続される。コンデンサ１３は、一端
を出力端とし抵抗の他端に接続され、他端がグランドに
接続される。サージプロテクタ１１は、１つまたは複数
のＭＩＳを並列的に接続してなり、前記コンデンサに並
列的に接続されることによってコンデンサを保護するＭ
ＩＳサージプロテクタである。コンデンサ１３は、ＭＩ
Ｓサージプロテクタ１１によって保護される。このＭＩ
Ｓサージプロテクタ１１は、コンデンサ１３と並列的に
接続されてから、抵抗１２と直列的に接続される。図４
（ｂ）は、図４（ａ）の回路を応用する実際の回路を示
す図である。図４（ｂ）に示すように、このＲＣ回路に
は８個のブランチ回路が備えられ、必要に応じて対応す
る入力／出力端を選択することができる。
【００１２】図５は、図４（ｂ）の回路に対応する半導
体集積回路装置の横方向の断面図である。図６は、図５
のＡ−Ａ線の断面図である。図６に示すように、半導体
基板１０には、ＭＩＳサージプロテクタ５１、抵抗５
２、コンデンサ５３などが形成されている。図３は、本
発明に係る半導体集積回路装置の製造工程を示すフロー
チャートである。以下に、図３と図６を参照しながらこ
の半導体集積回路装置を製造する工程及び用いる材料に
ついて詳細に説明する。
体集積回路装置の横方向の断面図である。図６は、図５
のＡ−Ａ線の断面図である。図６に示すように、半導体
基板１０には、ＭＩＳサージプロテクタ５１、抵抗５
２、コンデンサ５３などが形成されている。図３は、本
発明に係る半導体集積回路装置の製造工程を示すフロー
チャートである。以下に、図３と図６を参照しながらこ
の半導体集積回路装置を製造する工程及び用いる材料に
ついて詳細に説明する。
【００１３】まず、高ドープ濃度のＮ型シリコンウェー
ハ又はＰ型シリコンウェーハを基板１０の材料とする。
そして、基板１０の全面にスパッタリング、蒸着、ＣＶ
Ｄあるいは熱酸化などの方法により、抵抗領域５２と入
力／出力電極接続領域５４，５５と基材との導電を防止
するための絶縁薄膜１３０を厚さ約１〜２μｍ形成す
る。それから、リソグラフィ方法により、抵抗領域５２
及び入力／出力電極領域５４，５５以外の領域をエッチ
ングすることによって、抵抗領域５２及び入力／出力電
極接続領域５４，５５との隔離層１１０を形成する。
ハ又はＰ型シリコンウェーハを基板１０の材料とする。
そして、基板１０の全面にスパッタリング、蒸着、ＣＶ
Ｄあるいは熱酸化などの方法により、抵抗領域５２と入
力／出力電極接続領域５４，５５と基材との導電を防止
するための絶縁薄膜１３０を厚さ約１〜２μｍ形成す
る。それから、リソグラフィ方法により、抵抗領域５２
及び入力／出力電極領域５４，５５以外の領域をエッチ
ングすることによって、抵抗領域５２及び入力／出力電
極接続領域５４，５５との隔離層１１０を形成する。
【００１４】続いて、全面にスパッタリング、蒸着、Ｃ
ＶＤあるいは熱酸化の方法により、Ｔａ２Ｏ５またはＳ
ｉＯ２などの金属酸化物からなる誘電層１２０を厚さ約
３００〜２０００Å形成する。それから、リソグラフィ
方法により誘電層１２０をエッチングし、ＭＩＳサージ
プロテクタ５１の要する領域を形成する。その後、全面
にスパッタリング、蒸着、ＣＶＤあるいは熱酸化などの
方法により、ＭＩＳサージプロテクタ５１を覆う絶縁層
１３０を形成する。この絶縁層１３０は、Ｔａ ２Ｏ５、
ＺｎＯまたはＳｉＯ２などの金属酸化物からなり、厚さ
が約５０〜３００Åとかなり薄く形成される。
ＶＤあるいは熱酸化の方法により、Ｔａ２Ｏ５またはＳ
ｉＯ２などの金属酸化物からなる誘電層１２０を厚さ約
３００〜２０００Å形成する。それから、リソグラフィ
方法により誘電層１２０をエッチングし、ＭＩＳサージ
プロテクタ５１の要する領域を形成する。その後、全面
にスパッタリング、蒸着、ＣＶＤあるいは熱酸化などの
方法により、ＭＩＳサージプロテクタ５１を覆う絶縁層
１３０を形成する。この絶縁層１３０は、Ｔａ ２Ｏ５、
ＺｎＯまたはＳｉＯ２などの金属酸化物からなり、厚さ
が約５０〜３００Åとかなり薄く形成される。
【００１５】さらに、全面にスパッタリング、蒸着ある
いはＣＶＤなどの方法により、ＴａＮ、ＴａＡｌ、Ｎｉ
ＣｒまたはＣｒＳｉなどの抵抗材料からなる抵抗層１４
０を厚さ約５００〜２５００Å形成する。そして、抵抗
層１４０の上に、スパッタリング、蒸着あるいはＣＶＤ
などの方法により、抵抗層１４０とその上方にある導電
性の金属材料（Ａｌ、Ｃｕ、ＡｕまたはＡｇなど）から
なる第１導電層１６０との相互作用を避けるための拡散
障壁層１５０を厚さ約３０００〜５０００Å形成する。
この拡散障壁層１５０は、Ｔｉ、ＴｉＮまたはＴｉＷか
ら構成される。
いはＣＶＤなどの方法により、ＴａＮ、ＴａＡｌ、Ｎｉ
ＣｒまたはＣｒＳｉなどの抵抗材料からなる抵抗層１４
０を厚さ約５００〜２５００Å形成する。そして、抵抗
層１４０の上に、スパッタリング、蒸着あるいはＣＶＤ
などの方法により、抵抗層１４０とその上方にある導電
性の金属材料（Ａｌ、Ｃｕ、ＡｕまたはＡｇなど）から
なる第１導電層１６０との相互作用を避けるための拡散
障壁層１５０を厚さ約３０００〜５０００Å形成する。
この拡散障壁層１５０は、Ｔｉ、ＴｉＮまたはＴｉＷか
ら構成される。
【００１６】さらに、上記拡散障壁層１５０の上全面
に、スパッタリング、蒸着あるいはＣＶＤなどの方法に
より、第１導電層１６０を厚さ約１〜２μｍ形成する。
その後、リソグラフィ方法や選択的エッチング方法など
により、第１導電層１６０を処理し、抵抗５２の２つの
電極、ＭＩＳサージプロテクタ５１の第１導電層１６
０、コンデンサ５３の電極板及び入力／出力電極接続領
域５４，５５、抵抗５２とコンデンサ５３とＭＩＳサー
ジプロテクタ５１との間に要する配線をそれぞれ形成す
る。
に、スパッタリング、蒸着あるいはＣＶＤなどの方法に
より、第１導電層１６０を厚さ約１〜２μｍ形成する。
その後、リソグラフィ方法や選択的エッチング方法など
により、第１導電層１６０を処理し、抵抗５２の２つの
電極、ＭＩＳサージプロテクタ５１の第１導電層１６
０、コンデンサ５３の電極板及び入力／出力電極接続領
域５４，５５、抵抗５２とコンデンサ５３とＭＩＳサー
ジプロテクタ５１との間に要する配線をそれぞれ形成す
る。
【００１７】それから、リソグラフィ方法または選択的
エッチング方法により、抵抗５２を形成したい領域の抵
抗層１４０の上にある拡散障壁層１５０と第１導電層１
６０を除去することによって、抵抗領域５２を形成す
る。
エッチング方法により、抵抗５２を形成したい領域の抵
抗層１４０の上にある拡散障壁層１５０と第１導電層１
６０を除去することによって、抵抗領域５２を形成す
る。
【００１８】最後に、シリコン基板１０の下全面に、ス
パッタリング、蒸着あるいはＣＶＤなどの方法により、
下電極層となるＡｌ、ＡｕまたはＡｇなどの金属からな
る第２導電層１７０を厚さ約２０００〜５０００Å形成
する。
パッタリング、蒸着あるいはＣＶＤなどの方法により、
下電極層となるＡｌ、ＡｕまたはＡｇなどの金属からな
る第２導電層１７０を厚さ約２０００〜５０００Å形成
する。
【００１９】以上説明した本発明の実施の形態は、本発
明の技術を詳細に説明するために、開示された具体例で
あり、本発明は上記実施の形態に何ら限定されるもので
はなく、本発明の趣旨を逸脱しない範囲で種々の改変が
可能である。例えば、上記の実施の形態では、各ＲＣブ
ランチ回路に一つのＭＩＳサージプロテクタを有する場
合を例にとって説明したが、ＲＣブランチ回路の数及び
ＭＩＳサージプロテクタの数は、それに制限されること
なく、必要に応じてＲＣブランチ回路の数を変更するこ
とができる。そして、実際に保護しようとするコンデン
サの範囲に応じて、並列的に接続する方法により、回路
のＭＩＳサージプロテクタの数を増加することもでき
る。
明の技術を詳細に説明するために、開示された具体例で
あり、本発明は上記実施の形態に何ら限定されるもので
はなく、本発明の趣旨を逸脱しない範囲で種々の改変が
可能である。例えば、上記の実施の形態では、各ＲＣブ
ランチ回路に一つのＭＩＳサージプロテクタを有する場
合を例にとって説明したが、ＲＣブランチ回路の数及び
ＭＩＳサージプロテクタの数は、それに制限されること
なく、必要に応じてＲＣブランチ回路の数を変更するこ
とができる。そして、実際に保護しようとするコンデン
サの範囲に応じて、並列的に接続する方法により、回路
のＭＩＳサージプロテクタの数を増加することもでき
る。
【００２０】
【発明の効果】本発明の半導体集積回路は、基板の上全
面に絶縁薄膜を形成し、基板表面における抵抗と入力／
出力電極領域に対応する領域にリソグラフィと選択的エ
ッチングにより抵抗と入力／出力電極の接続領域と前記
基板との導電を防止するための隔離層を形成し、前記隔
離層上にコンデンサの誘電材料とする誘電層を形成し、
リソグラフィと選択的エッチングによりＭＩＳ（金属−
絶縁体−半導体）サージプロテクタを形成し、前記誘電
層上に前記ＭＩＳサージプロテクタ構造の絶縁薄膜とす
る絶縁層を薄く形成し、前記絶縁層上に抵抗層を形成
し、前記抵抗層上に拡散障壁層を形成し、前記拡散障壁
層上にコンデンサの上電極層として第１導電層を形成
し、リソグラフィと選択的エッチングにより前記拡散障
壁層と前記第１導電層で抵抗の２つの電極、ＭＩＳサー
ジプロテクタ構造の金属層、コンデンサにおける電極板
と入力／出力電極接続領域、前記抵抗と前記コンデンサ
と前記ＭＩＳサージプロテクタ構造との間の要する配線
を形成し、リソグラフィと選択的エッチングにより前記
抵抗層に抵抗を形成し、さらにコンデンサの下電極層と
して前記基板の下全面に第２導電層を形成したものであ
るから、従来のショットキーダイオードを用いた集積回
路等に比べて製造プロセスが簡単で、しかも複数のＭＩ
Ｓ素子を並列的に接続することによって、サージや静電
気によるＲＣ回路に対する破壊を有効に回避することが
できる。
面に絶縁薄膜を形成し、基板表面における抵抗と入力／
出力電極領域に対応する領域にリソグラフィと選択的エ
ッチングにより抵抗と入力／出力電極の接続領域と前記
基板との導電を防止するための隔離層を形成し、前記隔
離層上にコンデンサの誘電材料とする誘電層を形成し、
リソグラフィと選択的エッチングによりＭＩＳ（金属−
絶縁体−半導体）サージプロテクタを形成し、前記誘電
層上に前記ＭＩＳサージプロテクタ構造の絶縁薄膜とす
る絶縁層を薄く形成し、前記絶縁層上に抵抗層を形成
し、前記抵抗層上に拡散障壁層を形成し、前記拡散障壁
層上にコンデンサの上電極層として第１導電層を形成
し、リソグラフィと選択的エッチングにより前記拡散障
壁層と前記第１導電層で抵抗の２つの電極、ＭＩＳサー
ジプロテクタ構造の金属層、コンデンサにおける電極板
と入力／出力電極接続領域、前記抵抗と前記コンデンサ
と前記ＭＩＳサージプロテクタ構造との間の要する配線
を形成し、リソグラフィと選択的エッチングにより前記
抵抗層に抵抗を形成し、さらにコンデンサの下電極層と
して前記基板の下全面に第２導電層を形成したものであ
るから、従来のショットキーダイオードを用いた集積回
路等に比べて製造プロセスが簡単で、しかも複数のＭＩ
Ｓ素子を並列的に接続することによって、サージや静電
気によるＲＣ回路に対する破壊を有効に回避することが
できる。
【００２１】また、本発明の半導体集積回路において、
ＭＩＳ素子の絶縁層がかなり薄く形成される場合、半導
体素子の理論に基づいてその電気特性がショットキーダ
イオードに類似する。そのため、適切な素材を採用する
ことによりＭＩＳ素子の絶縁層の厚さを適切に制御すれ
ば、製作したＭＩＳ素子は保護素子とすることができ
る。ＭＩＳサージプロテクタは、ショットキーダイオー
ドより、製造工程がかなり簡単で、しかも吸収する電流
範囲に応じてＭＩＳ素子の数を増加することもできるた
め、ＭＩＳサージプロテクタは、より大きい電流を吸収
でき、より効果的な保護を提供することができる。
ＭＩＳ素子の絶縁層がかなり薄く形成される場合、半導
体素子の理論に基づいてその電気特性がショットキーダ
イオードに類似する。そのため、適切な素材を採用する
ことによりＭＩＳ素子の絶縁層の厚さを適切に制御すれ
ば、製作したＭＩＳ素子は保護素子とすることができ
る。ＭＩＳサージプロテクタは、ショットキーダイオー
ドより、製造工程がかなり簡単で、しかも吸収する電流
範囲に応じてＭＩＳ素子の数を増加することもできるた
め、ＭＩＳサージプロテクタは、より大きい電流を吸収
でき、より効果的な保護を提供することができる。
【図１】従来のショットキーダイオードを有するＲＣ回
路を示した図である。
路を示した図である。
【図２】図１の回路に対応する半導体集積回路装置の断
面図である。
面図である。
【図３】本発明に係る半導体集積回路装置の製造工程を
示したフローチャートである。
示したフローチャートである。
【図４】図４（ａ）は本発明の好適な一実施の形態に係
るＲＣ電気回路を示した図、図４（ｂ）は図４（ａ）の
回路を応用する実際の回路を示した図である。
るＲＣ電気回路を示した図、図４（ｂ）は図４（ａ）の
回路を応用する実際の回路を示した図である。
【図５】図４（ｂ）の回路が対応する半導体集積回路装
置の横方向の断面図である。
置の横方向の断面図である。
【図６】図５におけるＡ−Ａ線の断面図である。
１０ 基板 ３１ ショットキーダイオード ５１ ＭＩＳサージプロテクタ ５２ 抵抗 ５３ コンデンサ １１０ 隔離層 １２０ 誘電層 １３０ 絶縁層 １４０ 抵抗層 １５０ 拡散障壁層 １６０ 第１導電層 １７０ 第２導電層
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH07 HH08 HH11 HH13 HH14 HH18 HH21 HH23 HH26 HH32 HH33 MM08 MM13 PP06 PP15 PP19 QQ08 QQ09 QQ10 RR03 RR04 SS08 SS10 SS11 VV09 VV10 XX33 5F038 AC03 AC05 AC15 AR07 AR08 AZ03 BH02 BH03 BH07 BH13 CA02 EZ14 EZ15 EZ16 EZ20
Claims (6)
- 【請求項１】 基板を形成する工程と、 前記基板の全面に絶縁薄膜を形成し、前記基板表面にお
ける抵抗と入力／出力電極領域に対応する領域にリソグ
ラフィと選択的エッチングにより、抵抗と入力／出力電
極の接続領域と前記基板との導電を防止するための隔離
層を形成する工程と、 前記隔離層を覆うようにコンデンサの誘電材料とする誘
電層を形成する工程と、 リソグラフィと選択的エッチングによりＭＩＳ（金属−
絶縁体−半導体）サージプロテクタを形成する工程と、 前記誘電層を覆うように前記ＭＩＳサージプロテクタ構
造の絶縁薄膜とする絶縁層を薄く形成する工程と、 前記絶縁層を覆うように抵抗層を形成する工程と、 前記抵抗層を覆うように拡散障壁層を形成する工程と、 前記拡散障壁層を覆うようにコンデンサの上電極層とし
て、第１導電層を形成する工程と、 リソグラフィと選択的エッチングにより、前記拡散障壁
層と前記第１導電層で抵抗の２つの電極、ＭＩＳサージ
プロテクタ構造の金属層、コンデンサにおける電極板と
入力／出力電極接続領域、前記抵抗と前記コンデンサと
前記ＭＩＳサージプロテクタ構造との間の要する配線を
形成する工程と、 リソグラフィと選択的エッチングにより前記抵抗層に抵
抗を形成させる工程と、 コンデンサの下電極層として、前記基板の下全面に第２
導電層を形成する工程とを備えることを特徴とした半導
体集積回路装置の製造方法。 - 【請求項２】 前記隔離層と前記誘電層と前記絶縁層
が、スパッタリングや蒸着やＣＶＤや熱酸化法のいずれ
かの方法により形成されることを特徴とした請求項１に
記載の半導体集積回路装置の製造方法。 - 【請求項３】 前記抵抗層と前記拡散障壁層と前記第１
導電層と前記第２導電層が、スパッタリングや蒸着やＣ
ＶＤのいずれかの方法により形成されることを特徴とし
た請求項１に記載の半導体集積回路装置の製造方法。 - 【請求項４】 前記ＭＩＳサージプロテクタにおける前
記絶縁層が、Ｔａ２Ｏ５、ＺｎＯまたはＳｉＯ２から構
成されることを特徴とした請求項１に記載の半導体集積
回路装置の製造方法。 - 【請求項５】 前記抵抗層が、ＴａＮ、ＴａＡｌ、Ｎｉ
ＣｒまたはＣｒＳｉなどの抵抗材料から構成されること
を特徴とした請求項１に記載の半導体集積回路装置の製
造方法。 - 【請求項６】 請求項１に記載の半導体集積回路装置の
製造方法によって製造されることを特徴とした半導体集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000297264A JP2002110923A (ja) | 2000-09-28 | 2000-09-28 | 半導体集積回路装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000297264A JP2002110923A (ja) | 2000-09-28 | 2000-09-28 | 半導体集積回路装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002110923A true JP2002110923A (ja) | 2002-04-12 |
Family
ID=18779401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000297264A Pending JP2002110923A (ja) | 2000-09-28 | 2000-09-28 | 半導体集積回路装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002110923A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7551417B2 (en) | 2004-04-22 | 2009-06-23 | Sharp Kabushiki Kaisha | Thin film circuit substrate, piezoelectric speaker device, display device, and sound-generating display device |
| KR100979986B1 (ko) | 2007-02-28 | 2010-09-03 | 가부시키가이샤 리코 | 반도체 장치 |
| CN111370564A (zh) * | 2020-04-15 | 2020-07-03 | 广东鸿芯科技有限公司 | 一种具有精密恒温控制功能的光电模块组件及其制造方法 |
| US20220059260A1 (en) * | 2018-12-28 | 2022-02-24 | Dingsense Electronics Technology Co., Ltd | Thermistor chip and preparation method thereof |
-
2000
- 2000-09-28 JP JP2000297264A patent/JP2002110923A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7551417B2 (en) | 2004-04-22 | 2009-06-23 | Sharp Kabushiki Kaisha | Thin film circuit substrate, piezoelectric speaker device, display device, and sound-generating display device |
| KR100979986B1 (ko) | 2007-02-28 | 2010-09-03 | 가부시키가이샤 리코 | 반도체 장치 |
| US20220059260A1 (en) * | 2018-12-28 | 2022-02-24 | Dingsense Electronics Technology Co., Ltd | Thermistor chip and preparation method thereof |
| US11631511B2 (en) * | 2018-12-28 | 2023-04-18 | Dingsense Electronics Technology Co., Ltd | Thermistor chip and preparation method thereof |
| CN111370564A (zh) * | 2020-04-15 | 2020-07-03 | 广东鸿芯科技有限公司 | 一种具有精密恒温控制功能的光电模块组件及其制造方法 |
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