JPH09312387A - 半導体装置 - Google Patents
半導体装置Info
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- JPH09312387A JPH09312387A JP8128765A JP12876596A JPH09312387A JP H09312387 A JPH09312387 A JP H09312387A JP 8128765 A JP8128765 A JP 8128765A JP 12876596 A JP12876596 A JP 12876596A JP H09312387 A JPH09312387 A JP H09312387A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】本発明の目的は、保護層中に発生する残留電荷
の影響を除去し、特性劣化や耐圧変動を防止することが
できる半導体装置を提供することである。 【構成】フィールドプレート電極を有する高耐圧ＭＯＳ
ＦＥＴ等の半導体装置においては、フィールドプレート
電極の端部近傍において、電界集中が発生し易いので、
少なくともフィールドプレート電極の端部の上方の保護
膜を除去して開口部を形成して、電界の影響による保護
層内の電荷の発生を抑制することができる。
の影響を除去し、特性劣化や耐圧変動を防止することが
できる半導体装置を提供することである。 【構成】フィールドプレート電極を有する高耐圧ＭＯＳ
ＦＥＴ等の半導体装置においては、フィールドプレート
電極の端部近傍において、電界集中が発生し易いので、
少なくともフィールドプレート電極の端部の上方の保護
膜を除去して開口部を形成して、電界の影響による保護
層内の電荷の発生を抑制することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、パワーＭＯＳＦＥ
Ｔ集積回路（ＩＣ）に適応されるのみならず、個別部品
としてのパワーＭＯＳＦＥＴ素子にも好適に用いられる
半導体装置に関する。
Ｔ集積回路（ＩＣ）に適応されるのみならず、個別部品
としてのパワーＭＯＳＦＥＴ素子にも好適に用いられる
半導体装置に関する。
【０００２】
【従来の技術】典型的な半導体装置は、例えば図５に示
されるように、Ｎ型シリコン基板１にＮ＋領域１ａ及び
Ｐ型領域２が形成される。基板１上には、ＳｉＯ2から
なる絶縁膜３が形成され、この絶縁膜３にそれぞれ形成
されたコンタクトホール４、５を介して電極６、７が設
けられる。絶縁層３及び各々の電極６、７上には、この
半導体装置を保護する保護膜８が形成される。
されるように、Ｎ型シリコン基板１にＮ＋領域１ａ及び
Ｐ型領域２が形成される。基板１上には、ＳｉＯ2から
なる絶縁膜３が形成され、この絶縁膜３にそれぞれ形成
されたコンタクトホール４、５を介して電極６、７が設
けられる。絶縁層３及び各々の電極６、７上には、この
半導体装置を保護する保護膜８が形成される。
【０００３】このようなＰＮ接合９を有する半導体装置
で、電極６、７間に逆バイアス電圧を印加したとき、こ
のＰＮ接合の境界には、空乏層１０が形成される。この
とき、空乏層１０のＮ型基板１内に形成された境界面１
０ａと、空乏層１０のＰ型領域２内に形成された境界面
１０ｂとの間には、境界面１０ａから境界面１０ｂに向
けて電界が発生する。この電界は、基板１の内部のみな
らず、基板１上の表面を越えて絶縁膜３や保護膜８にも
及ぶ。特に、電力用半導体装置等では、電極６、７間に
印加された逆バイアス電圧が数百ボルトに達する場合が
あり、基板１の表面上に発生する極めて大きな電界の影
響によって、保護膜８内に電荷が発生することがある。
で、電極６、７間に逆バイアス電圧を印加したとき、こ
のＰＮ接合の境界には、空乏層１０が形成される。この
とき、空乏層１０のＮ型基板１内に形成された境界面１
０ａと、空乏層１０のＰ型領域２内に形成された境界面
１０ｂとの間には、境界面１０ａから境界面１０ｂに向
けて電界が発生する。この電界は、基板１の内部のみな
らず、基板１上の表面を越えて絶縁膜３や保護膜８にも
及ぶ。特に、電力用半導体装置等では、電極６、７間に
印加された逆バイアス電圧が数百ボルトに達する場合が
あり、基板１の表面上に発生する極めて大きな電界の影
響によって、保護膜８内に電荷が発生することがある。
【０００４】保護膜８内に発生した電荷は、逆バイアス
電圧の印加を止めて電界が無くなっても、その場にとど
まると、半導体装置の特性を劣化させ、耐圧を変動さ
せ、また製品寿命を劣化させることがある。また、この
ような電界集中を防止するために、たとえば図６に示さ
れるようなフィールドプレート電極１１を設ける構成が
知られている。フィールドプレート電極１１を設ける
と、ＰＮ接合で生じた空乏層の基板表面近傍の曲がりを
補正して電界の集中を防止することができ、上述した残
留電荷の問題も緩和できる。
電圧の印加を止めて電界が無くなっても、その場にとど
まると、半導体装置の特性を劣化させ、耐圧を変動さ
せ、また製品寿命を劣化させることがある。また、この
ような電界集中を防止するために、たとえば図６に示さ
れるようなフィールドプレート電極１１を設ける構成が
知られている。フィールドプレート電極１１を設ける
と、ＰＮ接合で生じた空乏層の基板表面近傍の曲がりを
補正して電界の集中を防止することができ、上述した残
留電荷の問題も緩和できる。
【０００５】しかしながら、フィールドプレート電極１
１を形成すると、ＰＮ接合部での電界集中を緩和するこ
とができる反面、フィールドプレート電極１１の端部１
１ａに電界が集中するという問題が生じる。この電界
は、絶縁膜３や保護膜８にも及ぶ。特に、電力用半導体
装置等では、電極６、７間に印加された逆バイアス電圧
が数百ボルトに達する場合があり、フィールドプレート
電極１１の端部１１ａに集中する大きな電界の影響によ
って、保護膜８内に電荷が発生することがある。
１を形成すると、ＰＮ接合部での電界集中を緩和するこ
とができる反面、フィールドプレート電極１１の端部１
１ａに電界が集中するという問題が生じる。この電界
は、絶縁膜３や保護膜８にも及ぶ。特に、電力用半導体
装置等では、電極６、７間に印加された逆バイアス電圧
が数百ボルトに達する場合があり、フィールドプレート
電極１１の端部１１ａに集中する大きな電界の影響によ
って、保護膜８内に電荷が発生することがある。
【０００６】保護膜８内に発生した電荷は、逆バイアス
電圧の印加を止めて電界が無くなっても、その場にとど
まると、半導体装置の特性を劣化させ、耐圧を変動さ
せ、また製品寿命を劣化させることがある。
電圧の印加を止めて電界が無くなっても、その場にとど
まると、半導体装置の特性を劣化させ、耐圧を変動さ
せ、また製品寿命を劣化させることがある。
【０００７】
【発明が解決しようとする課題】一度、保護膜８の内部
に電荷が発生すると、逆バイアス電圧の印加を止めて
も、保護膜８が絶縁性材料であるため、電荷がリークせ
ずに、残留してしまう。このような電荷が残留すると、
Ｐ型領域２やＮ型シリコン基板１の不純物分布や空乏層
１０の形状が変形し、ＰＮ接合の曲率半径が小さくなる
ために、ＰＮ接合の耐圧が低下する。
に電荷が発生すると、逆バイアス電圧の印加を止めて
も、保護膜８が絶縁性材料であるため、電荷がリークせ
ずに、残留してしまう。このような電荷が残留すると、
Ｐ型領域２やＮ型シリコン基板１の不純物分布や空乏層
１０の形状が変形し、ＰＮ接合の曲率半径が小さくなる
ために、ＰＮ接合の耐圧が低下する。
【０００８】残留電荷の問題を解決するために、保護膜
８に導伝性の材料を用いて残留電荷を徐々に消滅させて
しまうことが考えられる。しかしながら、保護膜８を導
伝性にすると、電極６、１１間のリーク電流が増大して
しまうという問題が生じる。そこで、本発明の目的は、
保護膜中に発生する残留電荷の影響を除去し、特性劣化
や耐圧変動を防止することができる半導体装置を提供す
ることを目的とする。
８に導伝性の材料を用いて残留電荷を徐々に消滅させて
しまうことが考えられる。しかしながら、保護膜８を導
伝性にすると、電極６、１１間のリーク電流が増大して
しまうという問題が生じる。そこで、本発明の目的は、
保護膜中に発生する残留電荷の影響を除去し、特性劣化
や耐圧変動を防止することができる半導体装置を提供す
ることを目的とする。
【０００９】
【課題を解決するための手段】請求項１記載の発明は、
半導体基板に形成された第１の導電型の第１の領域と、
前記半導体基板に形成された第２の導電型の第２の領域
と、前記半導体基板の表面を覆う絶縁膜と、前記絶縁膜
に選択的に形成されたコンタクトホールを介して前記第
１の領域に接続されるとともに、前記絶縁膜を介して前
記第１の領域の接合部の上方を覆うフィールドプレート
電極と、前記絶縁膜に選択的に形成されたコンタクトホ
ールを介して第２の領域に接続するように形成された第
２の電極と、前記各電極及び前記保護膜を覆う保護膜と
を有し、少なくとも前記フィールドプレート電極の端部
上方の保護膜を除去して開口部を形成したことを特徴と
する半導体装置である。
半導体基板に形成された第１の導電型の第１の領域と、
前記半導体基板に形成された第２の導電型の第２の領域
と、前記半導体基板の表面を覆う絶縁膜と、前記絶縁膜
に選択的に形成されたコンタクトホールを介して前記第
１の領域に接続されるとともに、前記絶縁膜を介して前
記第１の領域の接合部の上方を覆うフィールドプレート
電極と、前記絶縁膜に選択的に形成されたコンタクトホ
ールを介して第２の領域に接続するように形成された第
２の電極と、前記各電極及び前記保護膜を覆う保護膜と
を有し、少なくとも前記フィールドプレート電極の端部
上方の保護膜を除去して開口部を形成したことを特徴と
する半導体装置である。
【００１０】請求項１記載の発明に従えば、少なくとも
フィールドプレート電極の端部上方の保護膜を除去して
開口部を形成して、少なくとも電界集中が発生し易い部
分の保護膜を除去するようにしたので、電界の影響によ
る保護膜内の電荷の発生を抑制することができる。請求
項２記載の発明では、半導体基板に形成された第１の導
電型の第１の領域と、前記半導体基板に形成された第２
の導電型の第２の領域と、前記半導体基板の表面を覆う
絶縁膜と、前記絶縁膜上に形成された埋め込み導電層
と、前記埋め込み導電層および前記絶縁膜を覆う層間絶
縁膜と、前記絶縁膜および層間絶縁膜に選択的に形成さ
れたコンタクトホールを介して前記第１及び第２の領域
のそれぞれに接続するように形成された第１及び第２の
電極と、前記各電極及び前記層間絶縁膜を覆う保護膜と
を有し、前記第１の電極は、前記埋め込み導電層と電気
的に接続され、少なくとも前記埋め込み導電層の端部上
方の保護膜を除去して開口部を形成したことを特徴とす
る半導体装置である。
フィールドプレート電極の端部上方の保護膜を除去して
開口部を形成して、少なくとも電界集中が発生し易い部
分の保護膜を除去するようにしたので、電界の影響によ
る保護膜内の電荷の発生を抑制することができる。請求
項２記載の発明では、半導体基板に形成された第１の導
電型の第１の領域と、前記半導体基板に形成された第２
の導電型の第２の領域と、前記半導体基板の表面を覆う
絶縁膜と、前記絶縁膜上に形成された埋め込み導電層
と、前記埋め込み導電層および前記絶縁膜を覆う層間絶
縁膜と、前記絶縁膜および層間絶縁膜に選択的に形成さ
れたコンタクトホールを介して前記第１及び第２の領域
のそれぞれに接続するように形成された第１及び第２の
電極と、前記各電極及び前記層間絶縁膜を覆う保護膜と
を有し、前記第１の電極は、前記埋め込み導電層と電気
的に接続され、少なくとも前記埋め込み導電層の端部上
方の保護膜を除去して開口部を形成したことを特徴とす
る半導体装置である。
【００１１】請求項２記載の発明に従えば、少なくとも
埋め込み導電層の端部上方の保護膜を除去して開口部を
形成して、少なくとも電界集中が発生し易い部分の保護
膜を除去するようにしたので、電界の影響による保護膜
内の電荷の発生を抑制することができる。請求項３記載
の発明では、絶縁膜上の開口部が形成される部分にエッ
チングストッパを設けたようにしたので、たとえばドラ
イエッチングによって開口部を形成する際の絶縁膜の劣
化を防止できる構造が得られる。
埋め込み導電層の端部上方の保護膜を除去して開口部を
形成して、少なくとも電界集中が発生し易い部分の保護
膜を除去するようにしたので、電界の影響による保護膜
内の電荷の発生を抑制することができる。請求項３記載
の発明では、絶縁膜上の開口部が形成される部分にエッ
チングストッパを設けたようにしたので、たとえばドラ
イエッチングによって開口部を形成する際の絶縁膜の劣
化を防止できる構造が得られる。
【００１２】請求項４記載の発明では、層間絶縁膜上の
開口部が形成される部分にエッチングストッパを設けた
ようにしたので、たとえばドライエッチングによって開
口部を形成する際の層間絶縁膜の劣化を防止できる構造
が得られる。請求項５記載の発明では、保護膜の材質と
して導電性材料を選ぶようにしたので、保護膜内に電荷
が発生しても、電荷が内部で移動できるので、徐々に消
滅する。
開口部が形成される部分にエッチングストッパを設けた
ようにしたので、たとえばドライエッチングによって開
口部を形成する際の層間絶縁膜の劣化を防止できる構造
が得られる。請求項５記載の発明では、保護膜の材質と
して導電性材料を選ぶようにしたので、保護膜内に電荷
が発生しても、電荷が内部で移動できるので、徐々に消
滅する。
【００１３】
【発明の実施の形態】図１は、本発明の半導体装置の実
施の形態を示す図である。この半導体装置は、Ｎ型シリ
コン基板２０にＮ＋領域２１及びＰ型領域２２が形成さ
れる。基板２０上には、ＳｉＯ2からなる絶縁膜２３が
形成され、この絶縁膜２３にそれぞれ形成されたコンタ
クトホール２４、２５が形成される。コンタクトホール
２４を介して設けられた電極２６およびコンタクトホー
ル２５を介して設けられたフィールドプレート電極２７
によって、Ｎ型基板２０及びＰ領域２２とのコンタクト
がとられる。絶縁膜２３及び各々の電極２６、２７上に
は、この半導体装置を保護する保護膜２８が形成され
る。保護膜２８は、窒化シリコン（ＳｉＮ）によって形
成されるが、その他にも、ＳｉＯ、ＳｉＯＮ、ＰＳＧ，
ポリイミドなどが使用される。また、これらの積層膜の
場合もある。
施の形態を示す図である。この半導体装置は、Ｎ型シリ
コン基板２０にＮ＋領域２１及びＰ型領域２２が形成さ
れる。基板２０上には、ＳｉＯ2からなる絶縁膜２３が
形成され、この絶縁膜２３にそれぞれ形成されたコンタ
クトホール２４、２５が形成される。コンタクトホール
２４を介して設けられた電極２６およびコンタクトホー
ル２５を介して設けられたフィールドプレート電極２７
によって、Ｎ型基板２０及びＰ領域２２とのコンタクト
がとられる。絶縁膜２３及び各々の電極２６、２７上に
は、この半導体装置を保護する保護膜２８が形成され
る。保護膜２８は、窒化シリコン（ＳｉＮ）によって形
成されるが、その他にも、ＳｉＯ、ＳｉＯＮ、ＰＳＧ，
ポリイミドなどが使用される。また、これらの積層膜の
場合もある。
【００１４】保護膜２８には、フィールドプレート電極
２７の端部３０に沿って、一定の幅Ｗ１でエッチング除
去された開口部３１が設けられている。この開口部３１
は、前記端部３０によって電界集中が発生し易い部分の
上部近傍をカバーする領域に設けられる。逆バイアスが
印加されると、前記端部３０には、電界が集中し、この
電界は、絶縁膜２３やさらにその上方の保護層膜２８に
も及ぶ。しかしながら、保護膜２８には、電界集中が発
生し易い部分に、開口部３１が設けられ、この部分には
保護膜２８が形成されていないので、電界の影響による
保護膜２８内の電荷の発生を抑制することができる。
２７の端部３０に沿って、一定の幅Ｗ１でエッチング除
去された開口部３１が設けられている。この開口部３１
は、前記端部３０によって電界集中が発生し易い部分の
上部近傍をカバーする領域に設けられる。逆バイアスが
印加されると、前記端部３０には、電界が集中し、この
電界は、絶縁膜２３やさらにその上方の保護層膜２８に
も及ぶ。しかしながら、保護膜２８には、電界集中が発
生し易い部分に、開口部３１が設けられ、この部分には
保護膜２８が形成されていないので、電界の影響による
保護膜２８内の電荷の発生を抑制することができる。
【００１５】特に、電力用半導体装置等では、電極２
６、２７間に印加された逆バイアス電圧が数百ボルトに
達する場合があり、前記端部３０に発生する電界が極め
て大きくなるが、開口部３１によって、保護膜２８内の
電荷の残留を防止し、半導体装置の特性劣化、耐圧変
動、また寿命劣化を防止することができる。図２は、本
発明の半導体装置の製造方法を説明するための図であ
る。まず、Ｎ型のシリコン基板２０上に、たとえば熱酸
化によって、酸化膜２３を形成する（図２（１）参照） 次に、酸化膜２３に開口（図示せず）を形成し、この開
口からシリコン基板２０中に熱拡散によってリン（Ｐ）
及びほう素（Ｂ）をドーピングし、Ｎ＋領域２１及びＰ
型領域２２を形成する。その後、図２（２）に示すよう
に、酸化膜２３にコンタクトホール２４、２５を形成す
る。
６、２７間に印加された逆バイアス電圧が数百ボルトに
達する場合があり、前記端部３０に発生する電界が極め
て大きくなるが、開口部３１によって、保護膜２８内の
電荷の残留を防止し、半導体装置の特性劣化、耐圧変
動、また寿命劣化を防止することができる。図２は、本
発明の半導体装置の製造方法を説明するための図であ
る。まず、Ｎ型のシリコン基板２０上に、たとえば熱酸
化によって、酸化膜２３を形成する（図２（１）参照） 次に、酸化膜２３に開口（図示せず）を形成し、この開
口からシリコン基板２０中に熱拡散によってリン（Ｐ）
及びほう素（Ｂ）をドーピングし、Ｎ＋領域２１及びＰ
型領域２２を形成する。その後、図２（２）に示すよう
に、酸化膜２３にコンタクトホール２４、２５を形成す
る。
【００１６】次に、配線材料としてアルミニウムを基板
全面に蒸着し、ホトレジスト加工によって図２（３）に
示すように、電極２６、２７を形成する。このように電
極２６、２７を形成した基板上で、アンモニア（Ｎ
Ｈ3）とシラン（ＳｉＨ4）を用いたプラズマＣＶＤ法に
よって、窒化シリコン（ＳｉＮ）からなる保護膜２８を
形成し、これによって電極２６、２７を被覆する（図２
（４）参照）。
全面に蒸着し、ホトレジスト加工によって図２（３）に
示すように、電極２６、２７を形成する。このように電
極２６、２７を形成した基板上で、アンモニア（Ｎ
Ｈ3）とシラン（ＳｉＨ4）を用いたプラズマＣＶＤ法に
よって、窒化シリコン（ＳｉＮ）からなる保護膜２８を
形成し、これによって電極２６、２７を被覆する（図２
（４）参照）。
【００１７】次に、図２（５）に示すように、保護膜２
８上にホトレジスト膜３５を塗布し、保護膜２８の開口
部３１に対応する部分をフォトリソグラフ処理して開口
３１ａを形成する。その後、ドライエッチングによっ
て、開口３１ａを介して、保護膜２８をエッチング除去
し、開口部３１を形成し、第１図に示す構成の半導体装
置が得られる。
８上にホトレジスト膜３５を塗布し、保護膜２８の開口
部３１に対応する部分をフォトリソグラフ処理して開口
３１ａを形成する。その後、ドライエッチングによっ
て、開口３１ａを介して、保護膜２８をエッチング除去
し、開口部３１を形成し、第１図に示す構成の半導体装
置が得られる。
【００１８】図３は、本発明の半導体装置の他の実施の
形態を示す図であり、第１図の構成と対応する部分には
同一の参照符を付す。この半導体装置は、基板２０上に
絶縁膜４３が形成され、この絶縁膜４３はＰ型領域２２
上においてその他の部分より厚みが薄くなっており、こ
れによって段差部４４が形成される。この段差部４４に
多結晶シリコンからなる埋め込み導電層４５が形成され
る。埋め込み導電層４５および前記絶縁膜４３上には、
層間絶縁膜４６が形成される。この層間絶縁膜４６は、
たとえばＰＳＧなどによって形成されるが、その他に
も、ＢＰＳＧ、窒化シリコン（ＳｉＮ）、またはこれら
の積層膜を用いてよい。
形態を示す図であり、第１図の構成と対応する部分には
同一の参照符を付す。この半導体装置は、基板２０上に
絶縁膜４３が形成され、この絶縁膜４３はＰ型領域２２
上においてその他の部分より厚みが薄くなっており、こ
れによって段差部４４が形成される。この段差部４４に
多結晶シリコンからなる埋め込み導電層４５が形成され
る。埋め込み導電層４５および前記絶縁膜４３上には、
層間絶縁膜４６が形成される。この層間絶縁膜４６は、
たとえばＰＳＧなどによって形成されるが、その他に
も、ＢＰＳＧ、窒化シリコン（ＳｉＮ）、またはこれら
の積層膜を用いてよい。
【００１９】前記絶縁膜４３および層間絶縁膜４６に
は、コンタクトホール４７、４８が形成される。これら
のコンタクトホール４７、４８を介して設けられた電極
４９、５０によって、Ｎ型基板２０及びＰ領域２２との
コンタクトがとられる。また、電極５０は、層間絶縁膜
４６に形成されたコンタクトホール５１を介して前記埋
め込み導電層４５と電気的に接続され、この埋め込み導
電層４５および前記電極５０によって、フィールドプレ
ート電極が構成される。
は、コンタクトホール４７、４８が形成される。これら
のコンタクトホール４７、４８を介して設けられた電極
４９、５０によって、Ｎ型基板２０及びＰ領域２２との
コンタクトがとられる。また、電極５０は、層間絶縁膜
４６に形成されたコンタクトホール５１を介して前記埋
め込み導電層４５と電気的に接続され、この埋め込み導
電層４５および前記電極５０によって、フィールドプレ
ート電極が構成される。
【００２０】層間絶縁膜４６及び各々の電極４９、５０
上には、この半導体装置を保護する保護膜５３が形成さ
れる。保護膜５３は、窒化シリコン（ＳｉＮ）によって
形成されるが、その他にも、ＳｉＯ、ＳｉＯＮ、ＰＳ
Ｇ，ポリイミド、またはっこれらの積層膜などが使用さ
れる。保護膜５３には、埋め込み導電層４５の端部５４
に沿って、一定の幅Ｗ２でエッチング除去された開口部
５５が設けられている。このような構成では、前記端部
３０に電界が集中しても、保護膜２８の電界集中が発生
し易い部分には保護膜２８が形成されていないので、電
界の影響による保護膜２８内の電荷の発生を抑制するこ
とができる。
上には、この半導体装置を保護する保護膜５３が形成さ
れる。保護膜５３は、窒化シリコン（ＳｉＮ）によって
形成されるが、その他にも、ＳｉＯ、ＳｉＯＮ、ＰＳ
Ｇ，ポリイミド、またはっこれらの積層膜などが使用さ
れる。保護膜５３には、埋め込み導電層４５の端部５４
に沿って、一定の幅Ｗ２でエッチング除去された開口部
５５が設けられている。このような構成では、前記端部
３０に電界が集中しても、保護膜２８の電界集中が発生
し易い部分には保護膜２８が形成されていないので、電
界の影響による保護膜２８内の電荷の発生を抑制するこ
とができる。
【００２１】図４は、本発明の半導体装置のさらに他の
実施の形態を示す図であり、第３図の構成と対応する部
分には同一の参照符を付す。上述した実施の形態では、
各開口部は、それぞれドライエッチングによって形成さ
れるが、ドライエッチングでは、エッチングが過度に進
行すると、プラズマが直接、層間絶縁膜４６と接触し層
間絶縁膜４６に損傷やオーバエッチングが生じることが
ある。
実施の形態を示す図であり、第３図の構成と対応する部
分には同一の参照符を付す。上述した実施の形態では、
各開口部は、それぞれドライエッチングによって形成さ
れるが、ドライエッチングでは、エッチングが過度に進
行すると、プラズマが直接、層間絶縁膜４６と接触し層
間絶縁膜４６に損傷やオーバエッチングが生じることが
ある。
【００２２】そこで、図４に示すように、層間絶縁膜４
６上において、開口部５５を形成する部分に、たとえば
導伝性の多結晶シリコン等からなるエッチングストッパ
６０を形成してもよい。これによって、過度のエッチン
グを防止し、層間絶縁膜４６の損傷を防止することがで
きる。このエッチングストッパ６０は、電極４９、５０
を短絡しないように、電極との間、およびエッチングス
トッパ同士が相互に離間するように、ホトレジスト加工
によって形成される。
６上において、開口部５５を形成する部分に、たとえば
導伝性の多結晶シリコン等からなるエッチングストッパ
６０を形成してもよい。これによって、過度のエッチン
グを防止し、層間絶縁膜４６の損傷を防止することがで
きる。このエッチングストッパ６０は、電極４９、５０
を短絡しないように、電極との間、およびエッチングス
トッパ同士が相互に離間するように、ホトレジスト加工
によって形成される。
【００２３】開口部５５は、エッチングストッパ６０の
形成領域より僅かに小さく形成される。したがって、開
口部５５の下方側端部は、エッチングストッパ６０より
上に配置されるので、開口部５５を介して層間絶縁膜４
６が露出することはない。このようなエッチングストッ
パは、図４のような構成のみに適用されるものではな
く、図１または図３に示される構成に適用するようにし
てもよい。
形成領域より僅かに小さく形成される。したがって、開
口部５５の下方側端部は、エッチングストッパ６０より
上に配置されるので、開口部５５を介して層間絶縁膜４
６が露出することはない。このようなエッチングストッ
パは、図４のような構成のみに適用されるものではな
く、図１または図３に示される構成に適用するようにし
てもよい。
【００２４】なお、このエッチングストッパの材質とし
ては、導伝性の多結晶シリコンのみならず、絶縁性の多
結晶シリコン、アルミニウム、銅、シリコン含有アルミ
ニウム、シリコン・銅含有アルミニウム、タングステン
（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、ニッケ
ル（Ｎｉ）等が選ばれる。また、タングステン（Ｗ）、
モリブデン（Ｍｏ）、チタン（Ｔｉ）、ニッケル（Ｎ
ｉ）等に代えて、これらのシリサイド、または窒化物を
用いてもよい。
ては、導伝性の多結晶シリコンのみならず、絶縁性の多
結晶シリコン、アルミニウム、銅、シリコン含有アルミ
ニウム、シリコン・銅含有アルミニウム、タングステン
（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、ニッケ
ル（Ｎｉ）等が選ばれる。また、タングステン（Ｗ）、
モリブデン（Ｍｏ）、チタン（Ｔｉ）、ニッケル（Ｎ
ｉ）等に代えて、これらのシリサイド、または窒化物を
用いてもよい。
【００２５】また、上述した各々の実施の形態では、保
護膜２８、５の材料として、窒化シリコン（ＳｉＮ）等
の絶縁材料について説明したが、これに代えて導伝性材
料を用いてもよい。保護膜の材質として導伝性材料を用
いた場合には、たとえ保護膜に残留電荷が発生しても、
これらの電荷は内部で移動することができ、各々の電極
のいずれかに引き寄せられ、徐々に消滅してしまう。し
かも、各々の電極をそれぞれ覆う保護膜の間には、開口
部が設けられているので、各々の電極間で電荷のやりと
りは起こらない。この場合、導伝性材料としては、導伝
性シリコン窒化膜、導伝性シリコン酸化膜、導伝性多結
晶シリコン等が選ばれる。
護膜２８、５の材料として、窒化シリコン（ＳｉＮ）等
の絶縁材料について説明したが、これに代えて導伝性材
料を用いてもよい。保護膜の材質として導伝性材料を用
いた場合には、たとえ保護膜に残留電荷が発生しても、
これらの電荷は内部で移動することができ、各々の電極
のいずれかに引き寄せられ、徐々に消滅してしまう。し
かも、各々の電極をそれぞれ覆う保護膜の間には、開口
部が設けられているので、各々の電極間で電荷のやりと
りは起こらない。この場合、導伝性材料としては、導伝
性シリコン窒化膜、導伝性シリコン酸化膜、導伝性多結
晶シリコン等が選ばれる。
【００２６】また、本発明の半導体装置では、樹脂封止
の際に、開口部を含む半導体装置表面に、ＪＣＲ（ジャ
ンクション・コート・レジン）等の樹脂を被覆するよう
にしてもよい。本発明の半導体装置は、パワーＭＯＳＦ
ＥＴ集積回路（ＩＣ）に適応されるのみならず、個別部
品としてのパワーＭＯＳＦＥＴ素子にも好適に実施され
るものである。
の際に、開口部を含む半導体装置表面に、ＪＣＲ（ジャ
ンクション・コート・レジン）等の樹脂を被覆するよう
にしてもよい。本発明の半導体装置は、パワーＭＯＳＦ
ＥＴ集積回路（ＩＣ）に適応されるのみならず、個別部
品としてのパワーＭＯＳＦＥＴ素子にも好適に実施され
るものである。
【００２７】
【発明の効果】以上のように本発明に従えば、少なくと
も電界集中が発生し易い保護膜を除去するようにしたの
で、電界の影響による保護膜内の電荷の発生を抑制する
ことができ、特に高耐圧用半導体装置等の特性劣化や耐
圧変動を防止することができるる。
も電界集中が発生し易い保護膜を除去するようにしたの
で、電界の影響による保護膜内の電荷の発生を抑制する
ことができ、特に高耐圧用半導体装置等の特性劣化や耐
圧変動を防止することができるる。
【００２８】また、保護膜の材質として導電性材料を選
ぶと、保護膜内に残留電荷が発生しても、徐々に消滅さ
せることができ、保護膜中に発生する残留電荷の影響を
除去して電極間のリークをなくすことができる。
ぶと、保護膜内に残留電荷が発生しても、徐々に消滅さ
せることができ、保護膜中に発生する残留電荷の影響を
除去して電極間のリークをなくすことができる。
【図１】本発明の実施の態様である半導体装置の構成を
示す図、
示す図、
【図２】本発明の半導体装置の製造方法を説明するため
の図
の図
【図３】本発明の第２の実施の態様である半導体装置の
構成を示す図
構成を示す図
【図４】本発明の第３の実施の態様である半導体装置の
構成を示す図
構成を示す図
【図５】典型的な先行技術である半導体装置の構成を示
す図
す図
【図６】典型的な他の先行技術である半導体装置の構成
を示す図
を示す図
２０ ・・Ｎ型基板、 ２２・・・Ｐ型領域 ２３、４３・・・絶縁膜 ２４、２５、４７、４８、５１・・・コンタクトホール ２６、２７、４９、５０・・・電極 ２８、５３・・・保護膜 ４５・・・埋め込み絶縁層 ４６・・・層間絶縁膜 ６０・・・エッチングストッパ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8234 Ｈ０１Ｌ 29/44 Ｅ 27/088 29/78 ３０１Ｘ 27/10 ４９１ 9447−4Ｍ ６５２Ｐ 29/41 29/78
Claims (5)
- 【請求項１】半導体基板に形成された第１の導電型の第
１の領域と、 前記半導体基板に形成された第２の導電型の第２の領域
と、 前記半導体基板の表面を覆う絶縁膜と、 前記絶縁膜に選択的に形成されたコンタクトホールを介
して前記第１の領域に接続されるとともに、前記絶縁膜
を介して前記第１の領域の接合部の上方を覆うフィール
ドプレート電極と、 前記絶縁膜に選択的に形成されたコンタクトホールを介
して第２の領域に接続するように形成された第２の電極
と、 前記各電極及び前記保護膜を覆う保護膜と、 を有し、 少なくとも前記フィールドプレート電極の端部上方の保
護膜を除去して開口部を形成したことを特徴とする半導
体装置。 - 【請求項２】半導体基板に形成された第１の導電型の第
１の領域と、 前記半導体基板に形成された第２の導電型の第２の領域
と、 前記半導体基板の表面を覆う絶縁膜と、 前記絶縁膜上に形成された埋め込み導電層と、 前記埋め込み導電層および前記絶縁膜を覆う層間絶縁膜
と、 前記絶縁膜および層間絶縁膜に選択的に形成されたコン
タクトホールを介して前記第１及び第２の領域のそれぞ
れに接続するように形成された第１及び第２の電極と、 前記各電極及び前記層間絶縁膜を覆う保護膜と、 を有し、 前記第１の電極は、前記埋め込み導電層と電気的に接続
され、 少なくとも前記埋め込み導電層の端部上方の保護膜を除
去して開口部を形成したことを特徴とする半導体装置。 - 【請求項３】請求項１の半導体装置において、絶縁膜上
の開口部が形成される部分にエッチングストッパを設け
たことを特徴とする半導体装置。 - 【請求項４】請求項２の半導体装置において、層間絶縁
膜上の開口部が形成される部分にエッチングストッパを
設けたことを特徴とする半導体装置。 - 【請求項５】前記保護膜は、導電性材料からなることを
特徴とする請求項１乃至請求項４記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8128765A JP3035215B2 (ja) | 1996-05-23 | 1996-05-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8128765A JP3035215B2 (ja) | 1996-05-23 | 1996-05-23 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09312387A true JPH09312387A (ja) | 1997-12-02 |
| JP3035215B2 JP3035215B2 (ja) | 2000-04-24 |
Family
ID=14992925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8128765A Expired - Lifetime JP3035215B2 (ja) | 1996-05-23 | 1996-05-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3035215B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006086370A (ja) * | 2004-09-16 | 2006-03-30 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP2006253395A (ja) * | 2005-03-10 | 2006-09-21 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2007201413A (ja) * | 2006-01-25 | 2007-08-09 | Toshiba Corp | 半導体装置 |
| JP2012028386A (ja) * | 2010-07-20 | 2012-02-09 | Dainippon Printing Co Ltd | Ｅｓｄ保護素子を備える半導体装置およびｅｓｄ保護素子を備える半導体装置の製造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102676318B1 (ko) | 2021-12-15 | 2024-06-19 | 대양에스씨 주식회사 | 김 패각 사상체가 구비된 김 양식 채묘봉투 |
-
1996
- 1996-05-23 JP JP8128765A patent/JP3035215B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006086370A (ja) * | 2004-09-16 | 2006-03-30 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP4546796B2 (ja) * | 2004-09-16 | 2010-09-15 | パナソニック株式会社 | 半導体装置 |
| JP2006253395A (ja) * | 2005-03-10 | 2006-09-21 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2007201413A (ja) * | 2006-01-25 | 2007-08-09 | Toshiba Corp | 半導体装置 |
| JP2012028386A (ja) * | 2010-07-20 | 2012-02-09 | Dainippon Printing Co Ltd | Ｅｓｄ保護素子を備える半導体装置およびｅｓｄ保護素子を備える半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3035215B2 (ja) | 2000-04-24 |
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