JPH09289305A - 半導体装置 - Google Patents
半導体装置Info
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- JPH09289305A JPH09289305A JP8098474A JP9847496A JPH09289305A JP H09289305 A JPH09289305 A JP H09289305A JP 8098474 A JP8098474 A JP 8098474A JP 9847496 A JP9847496 A JP 9847496A JP H09289305 A JPH09289305 A JP H09289305A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
Abstract
(57)【要約】 （修正有）
【課題】 半導体装置におけるＰＮ接合の耐圧を上げる
ための、ＰＮ接合上に設けられるフィールドプレート電
極の新しい構造を提供する。 【解決手段】 半導体基板上において、フィールドプレ
ート電極７端下の２層の絶縁層５、６間に部分的に絶縁
体プレート８を設けることにより、フィールドプレート
電極７端と半導体基板１との間の絶縁層の厚みを増して
フィールドプレート電極端近傍の電界集中が生じ易い領
域での電界集中を緩和させるようにした。
ための、ＰＮ接合上に設けられるフィールドプレート電
極の新しい構造を提供する。 【解決手段】 半導体基板上において、フィールドプレ
ート電極７端下の２層の絶縁層５、６間に部分的に絶縁
体プレート８を設けることにより、フィールドプレート
電極７端と半導体基板１との間の絶縁層の厚みを増して
フィールドプレート電極端近傍の電界集中が生じ易い領
域での電界集中を緩和させるようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に高電圧バイアス及び高電界状態になる高集積化
半導体装置に関する。より詳しくは、フィールドプレー
ト電極近傍部の新しい構造に関する。
し、特に高電圧バイアス及び高電界状態になる高集積化
半導体装置に関する。より詳しくは、フィールドプレー
ト電極近傍部の新しい構造に関する。
【０００２】
【従来の技術】従来、高耐圧半導体装置において、高電
圧が印加される拡散領域と接続されるか、或いはこの拡
散領域と近い値の電位をもつ領域に接続される電極は、
ＰＮ接合上に絶縁層を介してＰＮ接合より広い領域を覆
うように配置され、ＰＮ接合の耐圧を上げるようにされ
ている。この電極は、通常フィールドプレート電極と呼
ばれている。図６に一般的な高耐圧半導体装置の構造の
一部を示す。ここでは、Ｎ型半導体基板２１中にＰ型拡
散領域２２を設けることによりＰＮ接合２３が形成さ
れ、上記半導体基板２１上に形成された表面絶縁層２４
の上記拡散領域２２上にコンタクトホール２５を設け、
これにより上記拡散領域２２と接続された電極たるフィ
ールドプレート電極２６を上記表面絶縁層２４上に形成
し、上記フィールドプレート電極２６及び表面絶縁層２
４全体を覆う保護層２７が形成されているという構造と
されている。また、上記Ｐ型拡散領域２２と一定距離隔
てた半導体基板２１表面にはＮ+型拡散領域２８が設け
られ、これと接続する電極２９が表面絶縁層２４のコン
タクトホールを介して設けられている。このようなＰＮ
接合２３を有する半導体装置で、電極２６，２９間に逆
バイアス電圧を印加したとき、このＰＮ接合２３の境界
には、空乏層３０（図６中破線で囲まれた領域）が形成
される。このとき、空乏層３０の半導体基板２１内に形
成された境界面３０ａと、空乏層３０のＰ型拡散領域２
２内に形成された境界面３０ｂとの間には、境界面３０
ａから境界面３０ｂに向けて電界が発生する。この電界
は、半導体基板２１の内部のみならず、半導体基板２１
上の表面を越えて表面絶縁層２４や保護層２７にも及
ぶ。そこで、上記フィールドプレート電極２６は、上記
ＰＮ接合２３から広がる空乏層３０（図５中破線で囲ま
れた領域）の広がりにくい半導体基板２１表面での空乏
層の広がりを助長し、空乏層の表面部分での電界集中を
緩和するために、上記拡散領域２２から上記ＰＮ接合を
越える領域へという広い面積にわたって形成されてい
る。
圧が印加される拡散領域と接続されるか、或いはこの拡
散領域と近い値の電位をもつ領域に接続される電極は、
ＰＮ接合上に絶縁層を介してＰＮ接合より広い領域を覆
うように配置され、ＰＮ接合の耐圧を上げるようにされ
ている。この電極は、通常フィールドプレート電極と呼
ばれている。図６に一般的な高耐圧半導体装置の構造の
一部を示す。ここでは、Ｎ型半導体基板２１中にＰ型拡
散領域２２を設けることによりＰＮ接合２３が形成さ
れ、上記半導体基板２１上に形成された表面絶縁層２４
の上記拡散領域２２上にコンタクトホール２５を設け、
これにより上記拡散領域２２と接続された電極たるフィ
ールドプレート電極２６を上記表面絶縁層２４上に形成
し、上記フィールドプレート電極２６及び表面絶縁層２
４全体を覆う保護層２７が形成されているという構造と
されている。また、上記Ｐ型拡散領域２２と一定距離隔
てた半導体基板２１表面にはＮ+型拡散領域２８が設け
られ、これと接続する電極２９が表面絶縁層２４のコン
タクトホールを介して設けられている。このようなＰＮ
接合２３を有する半導体装置で、電極２６，２９間に逆
バイアス電圧を印加したとき、このＰＮ接合２３の境界
には、空乏層３０（図６中破線で囲まれた領域）が形成
される。このとき、空乏層３０の半導体基板２１内に形
成された境界面３０ａと、空乏層３０のＰ型拡散領域２
２内に形成された境界面３０ｂとの間には、境界面３０
ａから境界面３０ｂに向けて電界が発生する。この電界
は、半導体基板２１の内部のみならず、半導体基板２１
上の表面を越えて表面絶縁層２４や保護層２７にも及
ぶ。そこで、上記フィールドプレート電極２６は、上記
ＰＮ接合２３から広がる空乏層３０（図５中破線で囲ま
れた領域）の広がりにくい半導体基板２１表面での空乏
層の広がりを助長し、空乏層の表面部分での電界集中を
緩和するために、上記拡散領域２２から上記ＰＮ接合を
越える領域へという広い面積にわたって形成されてい
る。
【０００３】
【発明が解決しようとする課題】しかしながら、上記の
ようにフィールドプレート電極２６を設けることにより
ＰＮ接合の耐圧は向上するが、上記フィールドプレート
電極２６により強制的に電界を曲げるという構造のため
に、上記フィールドプレート電極２６端下のＡ及びＢ地
点での電界集中が顕著になり、特にフィールドプレート
電極２６端下の表面絶縁膜２４の膜厚が薄い場合にはＢ
地点で表面絶縁層２４の破壊が生じ易くなる。
ようにフィールドプレート電極２６を設けることにより
ＰＮ接合の耐圧は向上するが、上記フィールドプレート
電極２６により強制的に電界を曲げるという構造のため
に、上記フィールドプレート電極２６端下のＡ及びＢ地
点での電界集中が顕著になり、特にフィールドプレート
電極２６端下の表面絶縁膜２４の膜厚が薄い場合にはＢ
地点で表面絶縁層２４の破壊が生じ易くなる。
【０００４】上記表面絶縁層２４の厚みを増せば上記Ｂ
地点での電界集中を緩和することができるが、絶縁層２
４を厚くするとフィールドプレート電極２６近傍以外の
領域でのコンタクトホール等の形成が困難になる等微細
化の妨げになるという弊害が生じるのである。
地点での電界集中を緩和することができるが、絶縁層２
４を厚くするとフィールドプレート電極２６近傍以外の
領域でのコンタクトホール等の形成が困難になる等微細
化の妨げになるという弊害が生じるのである。
【０００５】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板表面に形成される拡散領域と、上記半導体基
板上に形成される第１の絶縁層と、上記第１の絶縁層上
に形成される第２の絶縁層と、上記第２の絶縁層上に、
上記拡散領域に接続されて形成されるフィールドプレー
ト電極と、上記フィールドプレート電極の端下の第１の
絶縁層と第２の絶縁層との間に埋め込まれた絶縁体プレ
ートと、を備えることを特徴とする。
半導体基板表面に形成される拡散領域と、上記半導体基
板上に形成される第１の絶縁層と、上記第１の絶縁層上
に形成される第２の絶縁層と、上記第２の絶縁層上に、
上記拡散領域に接続されて形成されるフィールドプレー
ト電極と、上記フィールドプレート電極の端下の第１の
絶縁層と第２の絶縁層との間に埋め込まれた絶縁体プレ
ートと、を備えることを特徴とする。
【０００６】このように本発明では、半導体基板上にお
けるフィールドプレート電極の端下の第１の絶縁層と第
２の絶縁層との間に絶縁体プレートが部分的に埋め込ま
れることになるから、半導体基板上全体の絶縁層の厚み
を比較的増大させることなく、上記フィールドプレート
電極と半導体基板との間に形成された絶縁層の厚みを段
階的及び／又は連続的に変化させることができフィール
ドプレート電極端での電界集中を緩和できるのである。
けるフィールドプレート電極の端下の第１の絶縁層と第
２の絶縁層との間に絶縁体プレートが部分的に埋め込ま
れることになるから、半導体基板上全体の絶縁層の厚み
を比較的増大させることなく、上記フィールドプレート
電極と半導体基板との間に形成された絶縁層の厚みを段
階的及び／又は連続的に変化させることができフィール
ドプレート電極端での電界集中を緩和できるのである。
【０００７】また、本発明は、上記半導体装置におい
て、拡散領域による少なくとも絶縁体プレート側のＰＮ
接合を覆う領域の第１の絶縁層の厚みが、上記絶縁体プ
レート下の上記第１の絶縁層の厚みよりも薄く形成され
ているものを包含する。このようにすることにより、上
記拡散領域上に形成される導電層と半導体基板との間の
絶縁層の厚みを更に多様に変化し得るのである。
て、拡散領域による少なくとも絶縁体プレート側のＰＮ
接合を覆う領域の第１の絶縁層の厚みが、上記絶縁体プ
レート下の上記第１の絶縁層の厚みよりも薄く形成され
ているものを包含する。このようにすることにより、上
記拡散領域上に形成される導電層と半導体基板との間の
絶縁層の厚みを更に多様に変化し得るのである。
【０００８】更に、本発明は、拡散領域による少なくと
も絶縁体プレート側のＰＮ接合上に位置する第１の絶縁
層と第２の絶縁層との間に、導電体プレートが埋め込ま
れているものをも包含する。更にまた、本発明は、拡散
領域内にこれと反対導電型の拡散領域が形成され、フィ
ールドプレート電極がこの反対導電型の拡散領域と電気
的に接続されているものをも包含する。
も絶縁体プレート側のＰＮ接合上に位置する第１の絶縁
層と第２の絶縁層との間に、導電体プレートが埋め込ま
れているものをも包含する。更にまた、本発明は、拡散
領域内にこれと反対導電型の拡散領域が形成され、フィ
ールドプレート電極がこの反対導電型の拡散領域と電気
的に接続されているものをも包含する。
【０００９】
【発明の実施の形態】以下本発明の実施例を示し、本発
明の特徴とするところを詳細に説明するが、本発明がこ
れら実施例に限定されるものではない。図１は、第１の
実施例である半導体装置の要部を示す。尚、ここでは本
発明の特徴である要部を示し説明するが、本発明がこの
要部を含むもの、例えば高耐圧ＭＯＳＦＥＴ等の高耐圧
半導体装置をはじめ半導体装置全般に広く適用できるこ
とは言うまでもない。
明の特徴とするところを詳細に説明するが、本発明がこ
れら実施例に限定されるものではない。図１は、第１の
実施例である半導体装置の要部を示す。尚、ここでは本
発明の特徴である要部を示し説明するが、本発明がこの
要部を含むもの、例えば高耐圧ＭＯＳＦＥＴ等の高耐圧
半導体装置をはじめ半導体装置全般に広く適用できるこ
とは言うまでもない。
【００１０】図１において、Ｎ型の半導体基板１の表面
にはＰ型の拡散領域２が形成されることによりＰＮ接合
３が形成されており、この拡散領域２と所定距離隔てた
半導体基板１の表面には半導体基板１よりも不純物濃度
の高いＮ+型の拡散領域４が形成されている。半導体基
板１の表面には熱ＳｉＯ2膜等の第１の絶縁層５が形成
され、この第１の絶縁層５上にＣＶＤ−ＳｉＯ2、ＢＰ
ＳＧ、ＰＳＧ等の第２の絶縁層６が形成されている。第
２の絶縁層６上にはアルミニウム等のフィールドプレー
ト電極７が形成され、第１の絶縁層５及び第２の絶縁層
６に設けられたコンタクトホール８により拡散領域２と
接続されている。フィールドプレート電極７は、Ｐ型の
拡散領域２からＰＮ接合３を越えて延出され、その端下
の第１の絶縁層５と第２の絶縁層６との間にはノンドー
プド多結晶シリコン等からなる絶縁体プレート８が埋め
込まれて、フィールドプレート電極７端が持ち上げられ
るようになっている。また、Ｎ+型の拡散領域４上の第
１の絶縁層５及び第２の絶縁層６にコンタクトホールが
設けられ、これにより電極９がＮ+型の拡散領域４と接
続されて形成されている。
にはＰ型の拡散領域２が形成されることによりＰＮ接合
３が形成されており、この拡散領域２と所定距離隔てた
半導体基板１の表面には半導体基板１よりも不純物濃度
の高いＮ+型の拡散領域４が形成されている。半導体基
板１の表面には熱ＳｉＯ2膜等の第１の絶縁層５が形成
され、この第１の絶縁層５上にＣＶＤ−ＳｉＯ2、ＢＰ
ＳＧ、ＰＳＧ等の第２の絶縁層６が形成されている。第
２の絶縁層６上にはアルミニウム等のフィールドプレー
ト電極７が形成され、第１の絶縁層５及び第２の絶縁層
６に設けられたコンタクトホール８により拡散領域２と
接続されている。フィールドプレート電極７は、Ｐ型の
拡散領域２からＰＮ接合３を越えて延出され、その端下
の第１の絶縁層５と第２の絶縁層６との間にはノンドー
プド多結晶シリコン等からなる絶縁体プレート８が埋め
込まれて、フィールドプレート電極７端が持ち上げられ
るようになっている。また、Ｎ+型の拡散領域４上の第
１の絶縁層５及び第２の絶縁層６にコンタクトホールが
設けられ、これにより電極９がＮ+型の拡散領域４と接
続されて形成されている。
【００１１】このような構成とすることにより、フィー
ルドプレート電極７と半導体基板１との間の絶縁層の厚
みを、ＰＮ接合３から、拡散領域２外へ遠ざかるにつれ
てｄ 1、ｄ2へと厚くできる。従って、ＰＮ接合３の周辺
に空乏層１０が形成され電界が生じた場合であっても、
フィールドプレート電極７端での電界集中を緩和でき、
ＰＮ接合３及びフィールドプレート電極７端下の絶縁層
の破壊電界強度を向上でき、ＰＮ接合の理想的な耐圧に
限りなく近づけることができる。
ルドプレート電極７と半導体基板１との間の絶縁層の厚
みを、ＰＮ接合３から、拡散領域２外へ遠ざかるにつれ
てｄ 1、ｄ2へと厚くできる。従って、ＰＮ接合３の周辺
に空乏層１０が形成され電界が生じた場合であっても、
フィールドプレート電極７端での電界集中を緩和でき、
ＰＮ接合３及びフィールドプレート電極７端下の絶縁層
の破壊電界強度を向上でき、ＰＮ接合の理想的な耐圧に
限りなく近づけることができる。
【００１２】上記第１の実施例の半導体装置は、たとえ
ば以下のようにして製造することができる。まず、図２
（ａ）に示すように、Ｎ型のシリコン基板１ａの表面に
熱ＳｉＯ2層を形成し、エッチングによりこの熱ＳｉＯ2
層を部分的に開口し熱拡散によって、たとえばほう素
（Ｂ）及びリン（Ｐ）をそれぞれドーピングしてＰ型拡
散領域２ａ及びＮ+拡散領域４ａを形成し、このＮ型の
シリコン基板１ａ上に、たとえば熱酸化によってＳｉＯ
2層５ａを形成し、更にＣＶＤ法によるシラン（Ｓｉ
Ｈ4）の熱分解により多結晶シリコン層を形成した後エ
ッチングによりパターニングして多結晶シリコン層８ａ
を形成する。
ば以下のようにして製造することができる。まず、図２
（ａ）に示すように、Ｎ型のシリコン基板１ａの表面に
熱ＳｉＯ2層を形成し、エッチングによりこの熱ＳｉＯ2
層を部分的に開口し熱拡散によって、たとえばほう素
（Ｂ）及びリン（Ｐ）をそれぞれドーピングしてＰ型拡
散領域２ａ及びＮ+拡散領域４ａを形成し、このＮ型の
シリコン基板１ａ上に、たとえば熱酸化によってＳｉＯ
2層５ａを形成し、更にＣＶＤ法によるシラン（Ｓｉ
Ｈ4）の熱分解により多結晶シリコン層を形成した後エ
ッチングによりパターニングして多結晶シリコン層８ａ
を形成する。
【００１３】次に、図２（ｂ）に示すように、シリコン
基板１ａ上にＣＶＤ法によりＳｉＯ 2層６ａを形成し、
エッチングによりＰ型拡散領域２ａ及びＮ+型拡散領域
４ａ上に開口を形成する。次に、図２（ｃ）に示すよう
に、配線材料としてアルミニウムをシリコン基板１ａ上
全面に蒸着し、ホトレジスト加工によってフィールドプ
レート電極７ａ及び電極９ａを形成する。そして、フィ
ールドプレート電極７ａ及び電極９ａを形成したシリコ
ン基板１ａ上に、保護層（図示しない）を形成する。具
体的には、たとえばシラン（ＳｉＨ4）とアンモニア
（ＮＨ4）によるプラズマＣＶＤ法による窒化シリコン
からなる保護膜を形成する。斯くして図１に示す構成の
半導体装置が得られる。
基板１ａ上にＣＶＤ法によりＳｉＯ 2層６ａを形成し、
エッチングによりＰ型拡散領域２ａ及びＮ+型拡散領域
４ａ上に開口を形成する。次に、図２（ｃ）に示すよう
に、配線材料としてアルミニウムをシリコン基板１ａ上
全面に蒸着し、ホトレジスト加工によってフィールドプ
レート電極７ａ及び電極９ａを形成する。そして、フィ
ールドプレート電極７ａ及び電極９ａを形成したシリコ
ン基板１ａ上に、保護層（図示しない）を形成する。具
体的には、たとえばシラン（ＳｉＨ4）とアンモニア
（ＮＨ4）によるプラズマＣＶＤ法による窒化シリコン
からなる保護膜を形成する。斯くして図１に示す構成の
半導体装置が得られる。
【００１４】以上、図１の構成について説明したが、本
発明は第１の実施例のような構成に限定されるものでは
なく、図３及び図４に本発明の別の実施例を示す。尚、
これら図面において、図１の構成と対応する部分には同
一の符号を付す。図３に示す第２の実施例では、半導体
基板１上の第１の絶縁層５がＰ型の拡散領域２によるＰ
Ｎ接合３上を覆う領域の薄い部分と、フィールドプレー
ト電極７端の絶縁体プレート８下の領域の厚い部分との
２種類の厚みを有し、ＰＮ接合３と絶縁体プレート８と
の間の半導体基板１上に段部が形成されている。この第
１の絶縁層５の段部は、たとえば比較的厚い熱酸化層を
形成し拡散領域２上の部分を開口し、その後熱酸化して
薄い酸化層を形成して設けることができる。本実施例で
は、フィールドプレート電極７と半導体基板１との間の
絶縁層の厚みが、ＰＮ接合３から遠ざかるにつれて
ｄ3、ｄ4、ｄ5へと増大することになる。
発明は第１の実施例のような構成に限定されるものでは
なく、図３及び図４に本発明の別の実施例を示す。尚、
これら図面において、図１の構成と対応する部分には同
一の符号を付す。図３に示す第２の実施例では、半導体
基板１上の第１の絶縁層５がＰ型の拡散領域２によるＰ
Ｎ接合３上を覆う領域の薄い部分と、フィールドプレー
ト電極７端の絶縁体プレート８下の領域の厚い部分との
２種類の厚みを有し、ＰＮ接合３と絶縁体プレート８と
の間の半導体基板１上に段部が形成されている。この第
１の絶縁層５の段部は、たとえば比較的厚い熱酸化層を
形成し拡散領域２上の部分を開口し、その後熱酸化して
薄い酸化層を形成して設けることができる。本実施例で
は、フィールドプレート電極７と半導体基板１との間の
絶縁層の厚みが、ＰＮ接合３から遠ざかるにつれて
ｄ3、ｄ4、ｄ5へと増大することになる。
【００１５】図４に示す第３の実施例では、第２の実施
例における第１の絶縁層５の段部の下段から上段に亘っ
て導電体プレート１１を設けた以外は第２の実施例のも
のと同様の構成となっている。ここでは、第１の絶縁層
５と第２の絶縁層６との間に設けられた絶縁体プレート
８及び導電体プレート１１が離間されているが、絶縁体
プレート８及び導電体プレート１１を第１の絶縁層５と
第２の絶縁層６との間に連続して設けてもよい。この導
電体プレート１１は、絶縁体プレート８の形成時に同時
に形成できる。即ち、上記絶縁体プレート８の形成にお
いて、ＣＶＤ法により多結晶シリコン層を第１の絶縁層
５上に形成し、導電体プレート１１となる部分に選択的
に不純物をドーピングし、パターンニングして導電体プ
レート１１及び絶縁体プレート８を形成できる。本実施
例では、フィールドプレート電極７と半導体基板１との
間の絶縁層の厚みが、ＰＮ接合３から遠ざかるにつれて
（ｄ6＋ｄ7）、（ｄ8＋ｄ9）、ｄ10へと増大することに
なる。
例における第１の絶縁層５の段部の下段から上段に亘っ
て導電体プレート１１を設けた以外は第２の実施例のも
のと同様の構成となっている。ここでは、第１の絶縁層
５と第２の絶縁層６との間に設けられた絶縁体プレート
８及び導電体プレート１１が離間されているが、絶縁体
プレート８及び導電体プレート１１を第１の絶縁層５と
第２の絶縁層６との間に連続して設けてもよい。この導
電体プレート１１は、絶縁体プレート８の形成時に同時
に形成できる。即ち、上記絶縁体プレート８の形成にお
いて、ＣＶＤ法により多結晶シリコン層を第１の絶縁層
５上に形成し、導電体プレート１１となる部分に選択的
に不純物をドーピングし、パターンニングして導電体プ
レート１１及び絶縁体プレート８を形成できる。本実施
例では、フィールドプレート電極７と半導体基板１との
間の絶縁層の厚みが、ＰＮ接合３から遠ざかるにつれて
（ｄ6＋ｄ7）、（ｄ8＋ｄ9）、ｄ10へと増大することに
なる。
【００１６】尚、上記第１乃至３の実施例では、断面的
にフィールドプレート電極７の片側にのみ絶縁体プレー
ト８或いは絶縁体プレート８及び導電体プレート１１を
設けているが、本発明では、たとえば図１に示す第１の
実施例においてフィールドプレート電極７下の拡散領域
２上のコンタクトホールのほぼ中心を通る垂線Ｘを線対
称とした構造、即ち絶縁体プレート８を拡散領域２の両
側にそれぞれ対称に設け、フィールドプレート電極７を
も拡散領域２の両側の絶縁体プレート８上にまで延設さ
せた構造とするのがより好ましい。
にフィールドプレート電極７の片側にのみ絶縁体プレー
ト８或いは絶縁体プレート８及び導電体プレート１１を
設けているが、本発明では、たとえば図１に示す第１の
実施例においてフィールドプレート電極７下の拡散領域
２上のコンタクトホールのほぼ中心を通る垂線Ｘを線対
称とした構造、即ち絶縁体プレート８を拡散領域２の両
側にそれぞれ対称に設け、フィールドプレート電極７を
も拡散領域２の両側の絶縁体プレート８上にまで延設さ
せた構造とするのがより好ましい。
【００１７】図５に第４の実施例として、ラテラルＮチ
ャネルＭＯＳ構造を示す。Ｎ型ウェル１’を有する半導
体基板１のウェル１’表面の２箇所にＰ型の拡散領域１
２，１２が形成され、更にこれら拡散領域１２，１２間
にＮ+型の拡散領域１４が形成されている。Ｐ型の拡散
領域１２，１２内には、Ｎ+型及びＰ+型の拡散領域１
２’，１２”がそれぞれ形成されている。半導体基板１
上には上記３つの拡散領域１２，１４，１２の間に厚い
層厚の第１の絶縁層１５、いわゆるＬＯＣＯＳ、が形成
され、第１の絶縁層１５は拡散領域１２，１４，１２上
に薄い膜厚として延設されている。第１の絶縁層１５上
には第２の絶縁層１６が形成され、この第２の絶縁層１
６と第１の絶縁層１５との間には、部分的に絶縁体プレ
ート１８及び導電体プレート１１’が形成されている。
そして、拡散領域１２，１４，１２上の第２の絶縁層１
６上にはフィールドプレート電極１７，１９，１７が第
１の絶縁層１５の薄い領域及び第２の絶縁層１６に設け
られたコンタクトホールによりそれぞれ拡散領域１２，
１４，１２と接続して形成されている。絶縁体プレート
１８は、Ｐ型の拡散領域１２とＮ+の拡散領域１４との
間の厚い層厚のＬＯＣＯＳ上の２箇所に設けられ、一方
の絶縁体プレート１８直上にはＰ型の拡散領域１２上の
ソース電極（バックゲート電極）としてのフィールドプ
レート電極１７のＮ+型の拡散領域１２の端が位置する
ように、また他方の絶縁体プレート１８直上にはＮ+型
の拡散領域１２上のドレイン電極としてのフィールドプ
レート電極１８の端が位置するように構成されている。
また、ゲート電極としての導電体プレート１１’は、Ｐ
型の拡散領域１２の境界を跨ぎ、第１の絶縁層１５の薄
い領域から、厚い領域のＬＯＣＯＳ上へと形成され、フ
ィールドプレート電極１７端下の絶縁体プレート１８と
連続している。このような構造とすることにより、フィ
ールドプレート電極１７と半導体基板１との間の絶縁層
の厚みが、Ｐ型の拡散領域１２の境界から遠ざかるにつ
れて（ｄ11＋ｄ12）、（ｄ13＋ｄ14）、ｄ15へと連続的
且つ段階的に増大することになる。また、フィールドプ
レート電極１８と半導体基板１との間の絶縁層の厚み
が、Ｎ+型の拡散領域１２の境界から遠ざかるにつれて
ｄ16、ｄ17へと連続的に増大することになる。
ャネルＭＯＳ構造を示す。Ｎ型ウェル１’を有する半導
体基板１のウェル１’表面の２箇所にＰ型の拡散領域１
２，１２が形成され、更にこれら拡散領域１２，１２間
にＮ+型の拡散領域１４が形成されている。Ｐ型の拡散
領域１２，１２内には、Ｎ+型及びＰ+型の拡散領域１
２’，１２”がそれぞれ形成されている。半導体基板１
上には上記３つの拡散領域１２，１４，１２の間に厚い
層厚の第１の絶縁層１５、いわゆるＬＯＣＯＳ、が形成
され、第１の絶縁層１５は拡散領域１２，１４，１２上
に薄い膜厚として延設されている。第１の絶縁層１５上
には第２の絶縁層１６が形成され、この第２の絶縁層１
６と第１の絶縁層１５との間には、部分的に絶縁体プレ
ート１８及び導電体プレート１１’が形成されている。
そして、拡散領域１２，１４，１２上の第２の絶縁層１
６上にはフィールドプレート電極１７，１９，１７が第
１の絶縁層１５の薄い領域及び第２の絶縁層１６に設け
られたコンタクトホールによりそれぞれ拡散領域１２，
１４，１２と接続して形成されている。絶縁体プレート
１８は、Ｐ型の拡散領域１２とＮ+の拡散領域１４との
間の厚い層厚のＬＯＣＯＳ上の２箇所に設けられ、一方
の絶縁体プレート１８直上にはＰ型の拡散領域１２上の
ソース電極（バックゲート電極）としてのフィールドプ
レート電極１７のＮ+型の拡散領域１２の端が位置する
ように、また他方の絶縁体プレート１８直上にはＮ+型
の拡散領域１２上のドレイン電極としてのフィールドプ
レート電極１８の端が位置するように構成されている。
また、ゲート電極としての導電体プレート１１’は、Ｐ
型の拡散領域１２の境界を跨ぎ、第１の絶縁層１５の薄
い領域から、厚い領域のＬＯＣＯＳ上へと形成され、フ
ィールドプレート電極１７端下の絶縁体プレート１８と
連続している。このような構造とすることにより、フィ
ールドプレート電極１７と半導体基板１との間の絶縁層
の厚みが、Ｐ型の拡散領域１２の境界から遠ざかるにつ
れて（ｄ11＋ｄ12）、（ｄ13＋ｄ14）、ｄ15へと連続的
且つ段階的に増大することになる。また、フィールドプ
レート電極１８と半導体基板１との間の絶縁層の厚み
が、Ｎ+型の拡散領域１２の境界から遠ざかるにつれて
ｄ16、ｄ17へと連続的に増大することになる。
【００１８】
【発明の効果】以上説明したように、本発明によれば、
部分的に絶縁体プレートを設けることにより、フィール
ドプレート電極近傍以外の半導体基板上の領域の絶縁層
厚みを比較的薄くして、拡散領域上のフィールドプレー
ト電極と半導体基板との間の絶縁層の厚みを徐々に変化
でき、電界集中を緩和できるので、耐圧の高い半導体装
置を提供できるのである。
部分的に絶縁体プレートを設けることにより、フィール
ドプレート電極近傍以外の半導体基板上の領域の絶縁層
厚みを比較的薄くして、拡散領域上のフィールドプレー
ト電極と半導体基板との間の絶縁層の厚みを徐々に変化
でき、電界集中を緩和できるので、耐圧の高い半導体装
置を提供できるのである。
【００１９】また、本発明によれば、半導体基板の表面
方向及び半導体基板上の絶縁層内の電界集中を緩和でき
るので、拡散領域の不純物濃度を高くでき、絶縁層の膜
厚を比較的薄く形成できる。よって、半導体装置の特性
向上や微細化を図れるのである。更に、拡散領域の底部
コーナーの曲率効果によるＰＮ接合耐圧の低下を改善で
きるので、浅い拡散領域で高いＰＮ接合耐圧を得ること
ができる。
方向及び半導体基板上の絶縁層内の電界集中を緩和でき
るので、拡散領域の不純物濃度を高くでき、絶縁層の膜
厚を比較的薄く形成できる。よって、半導体装置の特性
向上や微細化を図れるのである。更に、拡散領域の底部
コーナーの曲率効果によるＰＮ接合耐圧の低下を改善で
きるので、浅い拡散領域で高いＰＮ接合耐圧を得ること
ができる。
【図１】本発明の第１の実施例の半導体装置を示す要部
断面図である。
断面図である。
【図２】第１の実施例の半導体装置の製造工程例の説明
図である。
図である。
【図３】本発明の第２の実施例の半導体装置を示す要部
断面図である。
断面図である。
【図４】本発明の第３の実施例の半導体装置を示す要部
断面図である。
断面図である。
【図５】本発明の第４の実施例の半導体装置を示す要部
断面図である。
断面図である。
【図６】従来の半導体装置を示す要部断面図である。
１ Ｎ型の半導体基板 ２ Ｐ型の拡散領域 ３ ＰＮ接合 ５ 第１の絶縁層 ６ 第１の絶縁層 ７ フィールドプレート電極 ８ 絶縁体プレート １１ 導電体プレート
Claims (4)
- 【請求項１】 半導体基板表面に形成される拡散領域
と、上記半導体基板上に形成される第１の絶縁層と、上
記第１の絶縁層上に形成される第２の絶縁層と、上記第
２の絶縁層上に、上記拡散領域に接続されて形成される
フィールドプレート電極と、上記フィールドプレート電
極の端下の第１の絶縁層と第２の絶縁層との間に埋め込
まれた絶縁体プレートと、を備えることを特徴とする半
導体装置。 - 【請求項２】 拡散領域による少なくとも絶縁体プレー
ト側のＰＮ接合を覆う領域の第１の絶縁層の厚みが、上
記絶縁体プレート下の上記第１の絶縁層の厚みよりも薄
く形成されていることを特徴とする請求項１に記載の半
導体装置。 - 【請求項３】 拡散領域による少なくとも絶縁体プレー
ト側のＰＮ接合上に位置する第１の絶縁層と第２の絶縁
層との間に、導電体プレートが埋め込まれていることを
特徴とする請求項１又は２に記載の半導体装置。 - 【請求項４】 拡散領域内にこれと反対導電型の拡散領
域が形成され、フィールドプレート電極がこの反対導電
型の拡散領域と電気的に接続されていることを特徴とす
る請求項１乃至３のいずれかに記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8098474A JPH09289305A (ja) | 1996-04-19 | 1996-04-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8098474A JPH09289305A (ja) | 1996-04-19 | 1996-04-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09289305A true JPH09289305A (ja) | 1997-11-04 |
Family
ID=14220663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8098474A Pending JPH09289305A (ja) | 1996-04-19 | 1996-04-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09289305A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003031804A (ja) * | 2001-05-11 | 2003-01-31 | Fuji Electric Co Ltd | 半導体装置 |
| US7157772B2 (en) | 2004-07-22 | 2007-01-02 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of fabricating the same |
| JP2013069845A (ja) * | 2011-09-22 | 2013-04-18 | Lapis Semiconductor Co Ltd | 半導体装置及びその製造方法 |
| JP2014022487A (ja) * | 2012-07-17 | 2014-02-03 | Fujitsu Semiconductor Ltd | 半導体装置 |
| JP2016062944A (ja) * | 2014-09-16 | 2016-04-25 | 株式会社東芝 | 半導体装置 |
-
1996
- 1996-04-19 JP JP8098474A patent/JPH09289305A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003031804A (ja) * | 2001-05-11 | 2003-01-31 | Fuji Electric Co Ltd | 半導体装置 |
| US7157772B2 (en) | 2004-07-22 | 2007-01-02 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of fabricating the same |
| JP2013069845A (ja) * | 2011-09-22 | 2013-04-18 | Lapis Semiconductor Co Ltd | 半導体装置及びその製造方法 |
| JP2014022487A (ja) * | 2012-07-17 | 2014-02-03 | Fujitsu Semiconductor Ltd | 半導体装置 |
| JP2016062944A (ja) * | 2014-09-16 | 2016-04-25 | 株式会社東芝 | 半導体装置 |
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