JPH08298322A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08298322A JPH08298322A JP10350495A JP10350495A JPH08298322A JP H08298322 A JPH08298322 A JP H08298322A JP 10350495 A JP10350495 A JP 10350495A JP 10350495 A JP10350495 A JP 10350495A JP H08298322 A JPH08298322 A JP H08298322A
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Abstract
(57)【要約】
【目的】 チャネル部を溝の側面にもつＭＯＳＦＥＴを
ユニットセルとしてこのユニットセルを複数個形成した
ユニットセル形成領域の周囲に形成される外周部領域
を、ユニットセルのＭＯＳＦＥＴの製造方法と整合性よ
く、かつ簡単な工程で形成できる半導体装置の製造方法
を提供する。 【構成】 ユニットセル１５のチャネル部形成のための
ＬＯＣＯＳ酸化膜６５と外周部に形成されるフィールド
酸化膜１０７を同時に形成することにより、選択酸化膜
形成工程に必要な耐酸化性絶縁膜の堆積、ホト・エッチ
ング工程および酸化工程が１回で行うことができ、工程
が簡略化され製造コストが低減できる。
ユニットセルとしてこのユニットセルを複数個形成した
ユニットセル形成領域の周囲に形成される外周部領域
を、ユニットセルのＭＯＳＦＥＴの製造方法と整合性よ
く、かつ簡単な工程で形成できる半導体装置の製造方法
を提供する。 【構成】 ユニットセル１５のチャネル部形成のための
ＬＯＣＯＳ酸化膜６５と外周部に形成されるフィールド
酸化膜１０７を同時に形成することにより、選択酸化膜
形成工程に必要な耐酸化性絶縁膜の堆積、ホト・エッチ
ング工程および酸化工程が１回で行うことができ、工程
が簡略化され製造コストが低減できる。
Description
【０００１】
【産業上の利用分野】本発明は、電力用半導体素子とし
て用いられる半導体装置、すなわち縦型ＭＯＳＦＥＴ(M
etal Oxide Semiconductor Field Effect Transistor)
およびＩＧＢＴ（Insulated Gate Bipolar Transistor
）の製造方法に関し、その単体または電力用半導体素
子を組み込んだＭＯＳＩＣ等に採用して好適である。
て用いられる半導体装置、すなわち縦型ＭＯＳＦＥＴ(M
etal Oxide Semiconductor Field Effect Transistor)
およびＩＧＢＴ（Insulated Gate Bipolar Transistor
）の製造方法に関し、その単体または電力用半導体素
子を組み込んだＭＯＳＩＣ等に採用して好適である。
【０００２】
【従来の技術】縦型パワーＭＯＳＦＥＴは、周波数特性
が優れ、スイッチング速度が速く、かつ低電力で駆動で
きる等多くの特長を有することから、近年多くの産業分
野で使用されている。たとえば、日経マグロウヒル社発
行“日経エレクトロニクス”の１９８６年５月１９日
号，pp.165-188には、パワーＭＯＳＦＥＴの開発の焦点
が低耐圧品および高耐圧品に移行している旨記載されて
いる。さらに、この文献には、耐圧１００Ｖ以下のパワ
ーＭＯＳＦＥＴチップのオン抵抗は、１０ｍΩレベルま
で低くなってきていることが記載されており、この理由
として、パワーＭＯＳＦＥＴの製造にＬＳＩの微細加工
技術を利用したり、そのセルの形状を工夫したりするこ
とにより、面積当たりのチャネル幅が大きくとれるよう
になったことにある旨述べられている。また、この文献
には主流であるＤＭＯＳ型（二重拡散型）セルを使用し
た縦型パワーＭＯＳＦＥＴを中心にのべられている。そ
の理由は、ＤＭＯＳ型はチャネル部分にシリコンウエハ
の平坦な主表面をそのまま使用することを特長とするプ
レーナプロセスにより作製されるため、歩留まりが良く
コストが安いという製造上の利点があるからである。
が優れ、スイッチング速度が速く、かつ低電力で駆動で
きる等多くの特長を有することから、近年多くの産業分
野で使用されている。たとえば、日経マグロウヒル社発
行“日経エレクトロニクス”の１９８６年５月１９日
号，pp.165-188には、パワーＭＯＳＦＥＴの開発の焦点
が低耐圧品および高耐圧品に移行している旨記載されて
いる。さらに、この文献には、耐圧１００Ｖ以下のパワ
ーＭＯＳＦＥＴチップのオン抵抗は、１０ｍΩレベルま
で低くなってきていることが記載されており、この理由
として、パワーＭＯＳＦＥＴの製造にＬＳＩの微細加工
技術を利用したり、そのセルの形状を工夫したりするこ
とにより、面積当たりのチャネル幅が大きくとれるよう
になったことにある旨述べられている。また、この文献
には主流であるＤＭＯＳ型（二重拡散型）セルを使用し
た縦型パワーＭＯＳＦＥＴを中心にのべられている。そ
の理由は、ＤＭＯＳ型はチャネル部分にシリコンウエハ
の平坦な主表面をそのまま使用することを特長とするプ
レーナプロセスにより作製されるため、歩留まりが良く
コストが安いという製造上の利点があるからである。
【０００３】一方、縦型パワーＭＯＳＦＥＴの普及に伴
って低損失化、低コスト化がさらに求められているが、
微細加工やセルの形状の工夫によるオン抵抗低減は限界
にきている。たとえば、特開昭６３−２６６８８２号公
報によると、ＤＭＯＳ型においては微細加工によりユニ
ットセルの寸法を小さくしてもオン抵抗がそれ以上減少
しない極小点があり、その主原因がオン抵抗の成分を成
すＪＦＥＴ抵抗の増加であることが分かっている。また
ＤＭＯＳ型において、特開平２−８６１３６号公報に示
されているように、現在の微細加工技術の下ではオン抵
抗が極小点をとるユニットセルの寸法は１５μｍ付近で
ある。
って低損失化、低コスト化がさらに求められているが、
微細加工やセルの形状の工夫によるオン抵抗低減は限界
にきている。たとえば、特開昭６３−２６６８８２号公
報によると、ＤＭＯＳ型においては微細加工によりユニ
ットセルの寸法を小さくしてもオン抵抗がそれ以上減少
しない極小点があり、その主原因がオン抵抗の成分を成
すＪＦＥＴ抵抗の増加であることが分かっている。また
ＤＭＯＳ型において、特開平２−８６１３６号公報に示
されているように、現在の微細加工技術の下ではオン抵
抗が極小点をとるユニットセルの寸法は１５μｍ付近で
ある。
【０００４】この限界を突破するために種々の構造が提
案されている。それらに共通した特徴は素子表面に溝を
形成し、その溝の側面にチャネル部を形成した構造であ
り、この構造により前述のＪＦＥＴ抵抗を大幅に減少さ
せることができる。さらに、この溝の側面にチャネル部
を形成した構造においては、ユニットセル寸法を小さく
してもＪＦＥＴ抵抗の増大は無視することができるた
め、特開昭６３−２６６８８２号公報に記載されたよう
なユニットセル寸法の縮小に対してオン抵抗が極小点を
とるという限界が無く、１５μｍを切って微細加工の限
界まで小さくすることができる。
案されている。それらに共通した特徴は素子表面に溝を
形成し、その溝の側面にチャネル部を形成した構造であ
り、この構造により前述のＪＦＥＴ抵抗を大幅に減少さ
せることができる。さらに、この溝の側面にチャネル部
を形成した構造においては、ユニットセル寸法を小さく
してもＪＦＥＴ抵抗の増大は無視することができるた
め、特開昭６３−２６６８８２号公報に記載されたよう
なユニットセル寸法の縮小に対してオン抵抗が極小点を
とるという限界が無く、１５μｍを切って微細加工の限
界まで小さくすることができる。
【０００５】このように、溝の側面にチャネル部を形成
する構造の従来の製造方法として例えば特開昭61-19966
6 号公報に開示されたようにＲＩＥで溝を形成し、その
溝の側面にチャネル部を形成するものがある。ＲＩＥに
おいては電離したガスをある一定方向に加速させるた
め、非常に優れた異方性を有しサイドエッチが起こりに
くいという特徴がある。しかしながら、ＲＩＥにおいて
は、物理的に電離されたガスを半導体装置に衝突させる
ため、エッチングされた面に格子欠陥が必然的に発生
し、表面再結合が起こることで移動度が下がり結果とし
てオン抵抗が増加してしまうという問題がある。
する構造の従来の製造方法として例えば特開昭61-19966
6 号公報に開示されたようにＲＩＥで溝を形成し、その
溝の側面にチャネル部を形成するものがある。ＲＩＥに
おいては電離したガスをある一定方向に加速させるた
め、非常に優れた異方性を有しサイドエッチが起こりに
くいという特徴がある。しかしながら、ＲＩＥにおいて
は、物理的に電離されたガスを半導体装置に衝突させる
ため、エッチングされた面に格子欠陥が必然的に発生
し、表面再結合が起こることで移動度が下がり結果とし
てオン抵抗が増加してしまうという問題がある。
【０００６】ここで格子欠陥が発生しにくい製造方法と
して、例えば特開昭62-12167号や本出願人による国際公
開WO93/03502号に開示されたようにウエットエッチング
を用いた製造方法がある。しかしながら上記WO93/03502
号公報や特開昭62-12167号公報に開示された製造方法
は、等方性エッチングであるウエットエッチングを用い
ているため、所望の幅以上にエッチングする所謂サイド
エッチが起こり、また液ムラによりウエハ面内で均一に
安定した深さの溝を形成することができず、プロセスの
制御性が悪いという問題がある。
して、例えば特開昭62-12167号や本出願人による国際公
開WO93/03502号に開示されたようにウエットエッチング
を用いた製造方法がある。しかしながら上記WO93/03502
号公報や特開昭62-12167号公報に開示された製造方法
は、等方性エッチングであるウエットエッチングを用い
ているため、所望の幅以上にエッチングする所謂サイド
エッチが起こり、また液ムラによりウエハ面内で均一に
安定した深さの溝を形成することができず、プロセスの
制御性が悪いという問題がある。
【０００７】そこで本出願人は特願平6-324693号にてチ
ャネル部を溝の側面に持つＭＯＳＦＥＴの製造方法にお
いて、チャネル部の欠陥を少なくし、また溝形状を正確
に制御できる製造方法を提案している。
ャネル部を溝の側面に持つＭＯＳＦＥＴの製造方法にお
いて、チャネル部の欠陥を少なくし、また溝形状を正確
に制御できる製造方法を提案している。
【０００８】
【発明が解決しようとする課題】しかしながら電力用半
導体素子として用いられる半導体装置、所謂半導体チッ
プを製造する場合、上記公報に記載された素子をユニッ
トセルとしてこのユニットセルを複数個形成されたユニ
ットセル形成領域と、ユニットセル形成領域の最外周で
ユニットセルの素子特性を安定的に終端させる外周部領
域を形成する必要がある。また、素子を外部に電気的に
接続するため外部接続用ボンデイングパッド等を形成す
る必要があるが、これも外周部領域に形成する必要があ
る。
導体素子として用いられる半導体装置、所謂半導体チッ
プを製造する場合、上記公報に記載された素子をユニッ
トセルとしてこのユニットセルを複数個形成されたユニ
ットセル形成領域と、ユニットセル形成領域の最外周で
ユニットセルの素子特性を安定的に終端させる外周部領
域を形成する必要がある。また、素子を外部に電気的に
接続するため外部接続用ボンデイングパッド等を形成す
る必要があるが、これも外周部領域に形成する必要があ
る。
【０００９】本発明の目的は、チャネル部を溝の側面に
もつＭＯＳＦＥＴをユニットセルとしてこのユニットセ
ルを複数個形成したユニットセル形成領域の周囲に形成
される外周部領域を、ユニットセルのＭＯＳＦＥＴの製
造方法と整合性よく、かつ簡単な工程で形成できる半導
体装置の製造方法を提供することである。
もつＭＯＳＦＥＴをユニットセルとしてこのユニットセ
ルを複数個形成したユニットセル形成領域の周囲に形成
される外周部領域を、ユニットセルのＭＯＳＦＥＴの製
造方法と整合性よく、かつ簡単な工程で形成できる半導
体装置の製造方法を提供することである。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に構成された請求項１記載の発明は、半導体基板の一主
面側に該半導体基板よりも低不純物濃度の第１導電型の
半導体層を形成する工程と、前記半導体層の表面を複数
の領域に分割する第１の選択酸化膜と、前記第１の選択
酸化膜と離間して前記第１の選択酸化膜を囲んで形成さ
れる第２の選択酸化膜を形成する選択酸化膜形成工程
と、前記複数に分割された領域の前記半導体層に第２導
電型の不純物を拡散してベース層を形成するベース層形
成工程と、前記ベース層内に第１導電型の不純物を拡散
してソース層を形成することにより、前記第１導電型半
導体層と前記ソース層との間の前記第１選択酸化膜の側
面に接する前記ベース層表面にチャネルとして使用され
る領域が形成されるソース層形成工程と、前記第２選択
酸化膜を耐エッチング層で被覆し前記第１選択酸化膜を
エッチングして前記複数に分割された領域間に溝を形成
する溝形成工程と、前記溝の内壁を酸化してゲート酸化
膜とするゲート酸化膜形成工程と、前記ゲート酸化膜上
にゲート電極を形成するゲート電極形成工程と、前記ソ
ース層および前記ベース層に電気的に接触するソース電
極を形成するソース電極形成工程と、前記半導体基板の
他主表面に電気的に接触するドレイン電極とを形成する
ドレイン電極形成工程とを含むことを特徴としている。
に構成された請求項１記載の発明は、半導体基板の一主
面側に該半導体基板よりも低不純物濃度の第１導電型の
半導体層を形成する工程と、前記半導体層の表面を複数
の領域に分割する第１の選択酸化膜と、前記第１の選択
酸化膜と離間して前記第１の選択酸化膜を囲んで形成さ
れる第２の選択酸化膜を形成する選択酸化膜形成工程
と、前記複数に分割された領域の前記半導体層に第２導
電型の不純物を拡散してベース層を形成するベース層形
成工程と、前記ベース層内に第１導電型の不純物を拡散
してソース層を形成することにより、前記第１導電型半
導体層と前記ソース層との間の前記第１選択酸化膜の側
面に接する前記ベース層表面にチャネルとして使用され
る領域が形成されるソース層形成工程と、前記第２選択
酸化膜を耐エッチング層で被覆し前記第１選択酸化膜を
エッチングして前記複数に分割された領域間に溝を形成
する溝形成工程と、前記溝の内壁を酸化してゲート酸化
膜とするゲート酸化膜形成工程と、前記ゲート酸化膜上
にゲート電極を形成するゲート電極形成工程と、前記ソ
ース層および前記ベース層に電気的に接触するソース電
極を形成するソース電極形成工程と、前記半導体基板の
他主表面に電気的に接触するドレイン電極とを形成する
ドレイン電極形成工程とを含むことを特徴としている。
【００１１】また、上記目的を達成するために構成され
た請求項２記載の発明は、請求項１記載の発明における
前記選択酸化膜形成工程が、前記第１選択酸化膜および
前記第２選択酸化膜の形成予定領域の前記半導体層の表
面をエッチングして窪みを形成し、該窪みを含んで選択
酸化されることを特徴としている。また、上記目的を達
成するために構成された請求項３記載の発明は、請求項
１および２記載の発明において前記ゲート電極形成工程
が、前記ゲート電極を前記溝部から前記第２選択酸化膜
上まで延在して形成することを特徴としている。
た請求項２記載の発明は、請求項１記載の発明における
前記選択酸化膜形成工程が、前記第１選択酸化膜および
前記第２選択酸化膜の形成予定領域の前記半導体層の表
面をエッチングして窪みを形成し、該窪みを含んで選択
酸化されることを特徴としている。また、上記目的を達
成するために構成された請求項３記載の発明は、請求項
１および２記載の発明において前記ゲート電極形成工程
が、前記ゲート電極を前記溝部から前記第２選択酸化膜
上まで延在して形成することを特徴としている。
【００１２】また、上記目的を達成するために構成され
た請求項４記載の発明は、半導体基板の一主面側に該半
導体基板よりも低不純物濃度の第１導電型の半導体層を
形成する工程と、前記半導体層の表面を複数の領域に分
割する第１の選択酸化膜を形成する第１選択酸化膜形成
工程と、前記第１の選択酸化膜と離間して前記第１の選
択酸化膜を囲って形成される第２の選択酸化膜を形成す
る第２選択酸化膜形成工程と、前記複数に分割された領
域の前記半導体層に第２導電型の不純物を拡散してベー
ス層を形成するベース層形成工程と、前記ベース層内に
第１導電型の不純物を拡散してソース層を形成すること
により、前記第１導電型半導体層と前記ソース層との間
の前記第１選択酸化膜の側面に接する前記ベース層表面
にチャネルとして使用される領域が形成されるソース層
形成工程と、前記第２選択酸化膜を耐エッチング層で被
覆し前記第１選択酸化膜をエッチングして前記複数に分
割された領域間に溝を形成する溝形成工程と、前記溝の
内壁を酸化してゲート酸化膜とするゲート酸化膜形成工
程と、前記ゲート酸化膜上にゲート電極を形成するゲー
ト電極形成工程と、前記ソース層および前記ベース層に
電気的に接触するソース電極を形成するソース電極形成
工程と、前記半導体基板の他主表面に電気的に接触する
ドレイン電極とを形成するドレイン電極形成工程とを含
むことを特徴としている。
た請求項４記載の発明は、半導体基板の一主面側に該半
導体基板よりも低不純物濃度の第１導電型の半導体層を
形成する工程と、前記半導体層の表面を複数の領域に分
割する第１の選択酸化膜を形成する第１選択酸化膜形成
工程と、前記第１の選択酸化膜と離間して前記第１の選
択酸化膜を囲って形成される第２の選択酸化膜を形成す
る第２選択酸化膜形成工程と、前記複数に分割された領
域の前記半導体層に第２導電型の不純物を拡散してベー
ス層を形成するベース層形成工程と、前記ベース層内に
第１導電型の不純物を拡散してソース層を形成すること
により、前記第１導電型半導体層と前記ソース層との間
の前記第１選択酸化膜の側面に接する前記ベース層表面
にチャネルとして使用される領域が形成されるソース層
形成工程と、前記第２選択酸化膜を耐エッチング層で被
覆し前記第１選択酸化膜をエッチングして前記複数に分
割された領域間に溝を形成する溝形成工程と、前記溝の
内壁を酸化してゲート酸化膜とするゲート酸化膜形成工
程と、前記ゲート酸化膜上にゲート電極を形成するゲー
ト電極形成工程と、前記ソース層および前記ベース層に
電気的に接触するソース電極を形成するソース電極形成
工程と、前記半導体基板の他主表面に電気的に接触する
ドレイン電極とを形成するドレイン電極形成工程とを含
むことを特徴としている。
【００１３】また、上記目的を達成するために構成され
た請求項５記載の発明は、請求項４記載の発明における
前記第２選択酸化膜形成工程が、前記第１選択酸化膜形
成工程の前に行われることを特徴としている。また、上
記目的を達成するために構成された請求項６記載の発明
は、請求項４および５記載の発明において前記第１選択
酸化膜形成工程が、前記第１選択酸化膜形成予定領域の
前記半導体層の表面をエッチングして窪みを形成した
後、該窪みを含んで選択酸化されることを特徴としてい
る。
た請求項５記載の発明は、請求項４記載の発明における
前記第２選択酸化膜形成工程が、前記第１選択酸化膜形
成工程の前に行われることを特徴としている。また、上
記目的を達成するために構成された請求項６記載の発明
は、請求項４および５記載の発明において前記第１選択
酸化膜形成工程が、前記第１選択酸化膜形成予定領域の
前記半導体層の表面をエッチングして窪みを形成した
後、該窪みを含んで選択酸化されることを特徴としてい
る。
【００１４】また、上記目的を達成するために構成され
た請求項７記載の発明は、請求項１乃至６記載の発明に
おいて前記ベース層形成工程が、前記半導体層の表面全
域にイオン注入により行われることを特徴としている。
た請求項７記載の発明は、請求項１乃至６記載の発明に
おいて前記ベース層形成工程が、前記半導体層の表面全
域にイオン注入により行われることを特徴としている。
【００１５】
【作用および発明の効果】上記のように構成された請求
項１の発明によれば、半導体層の表面を複数の領域に分
割する第１の選択酸化膜と、前記第１の選択酸化膜と離
間して第１の選択酸化膜を囲むように形成される第２の
選択酸化膜を同時に形成する。これにより、チャネル部
を規定するためのベース層およびソース層の拡散マスク
となる選択酸化膜と、半導体素子のフィールド酸化膜が
同時に形成できるため、選択酸化膜形成に必要な耐酸化
性絶縁膜の堆積、ホト・エッチング工程および酸化工程
が１回に省略でき工程が簡略となり製造コストが低減で
きる。
項１の発明によれば、半導体層の表面を複数の領域に分
割する第１の選択酸化膜と、前記第１の選択酸化膜と離
間して第１の選択酸化膜を囲むように形成される第２の
選択酸化膜を同時に形成する。これにより、チャネル部
を規定するためのベース層およびソース層の拡散マスク
となる選択酸化膜と、半導体素子のフィールド酸化膜が
同時に形成できるため、選択酸化膜形成に必要な耐酸化
性絶縁膜の堆積、ホト・エッチング工程および酸化工程
が１回に省略でき工程が簡略となり製造コストが低減で
きる。
【００１６】また、請求項２記載の発明によれば、第１
の選択酸化膜を除去して形成されるチャネル領域用の溝
を、選択酸化膜形成前に半導体層表面をエッチングして
窪みを設けこれを含んで選択酸化するという２段階の工
程を踏んだ後形成するため、エッチングの条件と選択酸
化の条件を適当に選択・組み合せることにより、所望の
溝形状を容易に得ることができるようになる。
の選択酸化膜を除去して形成されるチャネル領域用の溝
を、選択酸化膜形成前に半導体層表面をエッチングして
窪みを設けこれを含んで選択酸化するという２段階の工
程を踏んだ後形成するため、エッチングの条件と選択酸
化の条件を適当に選択・組み合せることにより、所望の
溝形状を容易に得ることができるようになる。
【００１７】また、請求項３記載の発明によれば、フィ
ールド酸化膜がエッチングと選択酸化により形成される
ため、フィールド酸化膜の段差がなめらかになり、段差
部での電界集中が緩和されゲート酸化膜の絶縁耐圧を増
加できる。また、請求項４記載の発明によれば、半導体
層の表面を複数の領域に分割する第１の選択酸化膜と、
前記第１の選択酸化膜と離間して第１の選択酸化膜を囲
むように形成される第２の選択酸化膜を別々に形成す
る。これにより、半導体素子のフィールド酸化膜となる
第２の選択酸化膜の膜厚をチャネル領域用の溝を形成す
るための第１の選択酸化膜とは独立に設定できる。この
フィールド酸化膜にはその上に形成されるボンデイング
パッドへのワイヤボンデイングを行う際のボンデイング
衝撃等を十分に緩和する膜厚、および素子へのサージ入
力に対して入力サージに耐えるための膜厚が要求される
が、これらの膜厚をチャネル領域用の溝の形成とは独立
に制御でき、信頼性の高い半導体装置が製造できる。
ールド酸化膜がエッチングと選択酸化により形成される
ため、フィールド酸化膜の段差がなめらかになり、段差
部での電界集中が緩和されゲート酸化膜の絶縁耐圧を増
加できる。また、請求項４記載の発明によれば、半導体
層の表面を複数の領域に分割する第１の選択酸化膜と、
前記第１の選択酸化膜と離間して第１の選択酸化膜を囲
むように形成される第２の選択酸化膜を別々に形成す
る。これにより、半導体素子のフィールド酸化膜となる
第２の選択酸化膜の膜厚をチャネル領域用の溝を形成す
るための第１の選択酸化膜とは独立に設定できる。この
フィールド酸化膜にはその上に形成されるボンデイング
パッドへのワイヤボンデイングを行う際のボンデイング
衝撃等を十分に緩和する膜厚、および素子へのサージ入
力に対して入力サージに耐えるための膜厚が要求される
が、これらの膜厚をチャネル領域用の溝の形成とは独立
に制御でき、信頼性の高い半導体装置が製造できる。
【００１８】また、請求項５記載の発明によれば、半導
体層の表面を複数の領域に分割する第１の選択酸化膜の
形成より前に、前記第１の選択酸化膜形成予定領域と離
間して第１の選択酸化膜形成予定領域を囲んで第２の選
択酸化膜を形成する。これにより、チャネルが形成され
る溝の部分の半導体層への高温での熱処理を少なくする
ことができ、溝の部分の半導体層表面の欠陥の発生を抑
制できる。
体層の表面を複数の領域に分割する第１の選択酸化膜の
形成より前に、前記第１の選択酸化膜形成予定領域と離
間して第１の選択酸化膜形成予定領域を囲んで第２の選
択酸化膜を形成する。これにより、チャネルが形成され
る溝の部分の半導体層への高温での熱処理を少なくする
ことができ、溝の部分の半導体層表面の欠陥の発生を抑
制できる。
【００１９】また、請求項６記載の発明によれば、第１
の選択酸化膜を除去して形成されるチャネル領域用の溝
を、選択酸化膜形成前に半導体層表面をエッチングして
窪みを設けこれを含んで選択酸化するという２段階の工
程を踏んだ後形成するため、エッチングの条件と選択酸
化の条件を適当に選択・組み合せることにより、所望の
溝形状を容易に得ることができるようになる。
の選択酸化膜を除去して形成されるチャネル領域用の溝
を、選択酸化膜形成前に半導体層表面をエッチングして
窪みを設けこれを含んで選択酸化するという２段階の工
程を踏んだ後形成するため、エッチングの条件と選択酸
化の条件を適当に選択・組み合せることにより、所望の
溝形状を容易に得ることができるようになる。
【００２０】また、請求項７記載の発明によれば、ベー
ス層形成における不純物導入を半導体層の表面全域に対
して第１の選択酸化膜および第２の選択酸化膜をマスク
としてイオン注入する。これにより、ベース層形成時の
ホトマスクおよびホト工程が省略でき工程が簡略化され
製造コストが低減できる。
ス層形成における不純物導入を半導体層の表面全域に対
して第１の選択酸化膜および第２の選択酸化膜をマスク
としてイオン注入する。これにより、ベース層形成時の
ホトマスクおよびホト工程が省略でき工程が簡略化され
製造コストが低減できる。
【００２１】
（第１実施例）以下、図面を参照して本発明の一実施例
を説明する。図１（ａ）は本発明により製造される半導
体チップの平面図であり、同図（ｂ）は同図（ａ）にお
けるチップ端部の断面拡大図である。
を説明する。図１（ａ）は本発明により製造される半導
体チップの平面図であり、同図（ｂ）は同図（ａ）にお
けるチップ端部の断面拡大図である。
【００２２】図１（ａ）において、１０１はゲートパッ
ド、１０２はソースパッドであり、１０４はユニットセ
ル領域、１０５はユニットセル領域を取り囲んで形成さ
れた外周部である。また、同図（ｂ）に示すようにドレ
イン電極２０はウェハ２１の素子形成領域とは反対の面
に半導体基板１と接して形成されている。まず、ユニッ
トセル領域１０４に形成されるユニットセルについて図
２を参照して簡単に説明する。図２（ａ）はユニットセ
ル領域１０４の拡大図であり、同図（ｂ）は同図（ａ）
におけるＡ−Ａ断面図である。図２において、ウェハ２
１は不純物濃度が１０19ｃｍ-3程度で厚さが２００〜５
００μｍのｎ+ 型シリコンからなる半導体基板１上に不
純物濃度が１０16ｃｍ-3程度の厚さ７μｍ前後のｎー 型
エピタキシャル層２が構成されたものであり、このウェ
ハ２１の主表面にユニットセル１５がピッチ幅（ユニッ
トセル寸法）ａで平面上縦横に規則正しく多数配置され
た構造となっている。ウェハ２１の主表面に１２μｍ程
度のユニットセル寸法ａでＵ溝５０を形成するために、
厚さ３μｍ程度のＬＯＣＯＳ酸化膜を形成し、この酸化
膜をマスクとして自己整合的な二重拡散により接合深さ
が３μｍ程度のｐ型ベース層１６と、接合深さが１μｍ
程度のｎ+ 型ソース層４とが形成されており、それによ
りＵ溝５０の側壁部５１にチャネル５が設定されてい
る。なお、ｐ型ベース層の接合深さはＵ溝５０底辺のエ
ッジ部１２でブレークダウンによる破壊が生じない深さ
に設定されている。また、ｐ型ベース層１６の中央部の
接合深さが周囲よりも深くなるように、あらかじめｐ型
ベース層１６の中央部にボロンが拡散されており、ドレ
イン・ソース間に高電圧が印加されたときに、ｐ型ベー
ス層１６の底面の中央部でブレークダウンがおこるよう
に設定されている。また、二重拡散後にこの拡散マスク
およびＵ溝５０形成用として使用したＬＯＣＯＳ酸化膜
は除去されて、Ｕ溝５０の内壁には厚さが６０ｎｍ程度
のゲート酸化膜８が形成され、さらに、その上に厚さが
４００ｎｍ程度のポリシリコンからなるゲート電極９、
厚さが１μｍ程度のＢＰＳＧからなる層間絶縁膜１８が
形成されている。さらにｐ型ベース層１６の中央部表面
に０．５μｍ程度のｐ+型ベースコンタクト層１７が形
成され、層間絶縁膜１８の上に形成されたソース電極１
９とｎ+ 型ソース層４およびｐ+ 型ベースコンタクト層
１７がコンタクト穴を介してオーミック接触している。
また、半導体基板１の裏面にオーミック接触するように
ドレイン電極２０が形成されている。
ド、１０２はソースパッドであり、１０４はユニットセ
ル領域、１０５はユニットセル領域を取り囲んで形成さ
れた外周部である。また、同図（ｂ）に示すようにドレ
イン電極２０はウェハ２１の素子形成領域とは反対の面
に半導体基板１と接して形成されている。まず、ユニッ
トセル領域１０４に形成されるユニットセルについて図
２を参照して簡単に説明する。図２（ａ）はユニットセ
ル領域１０４の拡大図であり、同図（ｂ）は同図（ａ）
におけるＡ−Ａ断面図である。図２において、ウェハ２
１は不純物濃度が１０19ｃｍ-3程度で厚さが２００〜５
００μｍのｎ+ 型シリコンからなる半導体基板１上に不
純物濃度が１０16ｃｍ-3程度の厚さ７μｍ前後のｎー 型
エピタキシャル層２が構成されたものであり、このウェ
ハ２１の主表面にユニットセル１５がピッチ幅（ユニッ
トセル寸法）ａで平面上縦横に規則正しく多数配置され
た構造となっている。ウェハ２１の主表面に１２μｍ程
度のユニットセル寸法ａでＵ溝５０を形成するために、
厚さ３μｍ程度のＬＯＣＯＳ酸化膜を形成し、この酸化
膜をマスクとして自己整合的な二重拡散により接合深さ
が３μｍ程度のｐ型ベース層１６と、接合深さが１μｍ
程度のｎ+ 型ソース層４とが形成されており、それによ
りＵ溝５０の側壁部５１にチャネル５が設定されてい
る。なお、ｐ型ベース層の接合深さはＵ溝５０底辺のエ
ッジ部１２でブレークダウンによる破壊が生じない深さ
に設定されている。また、ｐ型ベース層１６の中央部の
接合深さが周囲よりも深くなるように、あらかじめｐ型
ベース層１６の中央部にボロンが拡散されており、ドレ
イン・ソース間に高電圧が印加されたときに、ｐ型ベー
ス層１６の底面の中央部でブレークダウンがおこるよう
に設定されている。また、二重拡散後にこの拡散マスク
およびＵ溝５０形成用として使用したＬＯＣＯＳ酸化膜
は除去されて、Ｕ溝５０の内壁には厚さが６０ｎｍ程度
のゲート酸化膜８が形成され、さらに、その上に厚さが
４００ｎｍ程度のポリシリコンからなるゲート電極９、
厚さが１μｍ程度のＢＰＳＧからなる層間絶縁膜１８が
形成されている。さらにｐ型ベース層１６の中央部表面
に０．５μｍ程度のｐ+型ベースコンタクト層１７が形
成され、層間絶縁膜１８の上に形成されたソース電極１
９とｎ+ 型ソース層４およびｐ+ 型ベースコンタクト層
１７がコンタクト穴を介してオーミック接触している。
また、半導体基板１の裏面にオーミック接触するように
ドレイン電極２０が形成されている。
【００２３】次に、外周部１０５について図１を参照し
ながら説明する。外周部１０５は図１（ｂ）に示したよ
うに前述したユニットセル領域１０４の最外周のユニッ
トセル１５の中央部分より外側の領域であり、ＬＯＣＯ
Ｓ酸化法にて形成されたフィールド酸化膜１０７とこれ
を囲むように形成されたユニットセル１５のｐ型ベース
１６と同電位に電気的に接続されたｐ型ウェル１０６か
ら構成されている。このｐ型ウェル１０６は、このｐ型
ウェル１０６とｎー 型エピタキシャル層２で形成するｐ
ｎ接合のブレークダウン電圧が、ドレイン・ソース間に
高電圧が印加されたときの、ユニットセル１５のｐ型ベ
ース層１６のブレークダウン電圧より高くなるよう不純
物濃度およびその深さが設定されている。また、フィー
ルド酸化膜１０７上にはユニットセル１５のゲート電極
９を構成するポリシリコンが延在し、このポリシリコン
１０８にＢＰＳＧからなる層間絶縁膜１８を介してユニ
ットセル１５のゲート電極９へ電位を与えるためのゲー
トコンタクト用アルミニウム配線１０９が形成されてい
る。このゲートコンタクト用アルミニウム配線１０９は
フィールド酸化膜１０７上に形成されたゲートパッド１
０１に接続されている。そして、フィールド酸化膜１０
７の膜厚はゲートパッド１０１に外部接続ワイヤをボン
デイングしたときその衝撃を吸収し、また、外部よりゲ
ートパッドを介してサージや静電気が入力された際、静
電破壊を起さない膜厚に設定されている。
ながら説明する。外周部１０５は図１（ｂ）に示したよ
うに前述したユニットセル領域１０４の最外周のユニッ
トセル１５の中央部分より外側の領域であり、ＬＯＣＯ
Ｓ酸化法にて形成されたフィールド酸化膜１０７とこれ
を囲むように形成されたユニットセル１５のｐ型ベース
１６と同電位に電気的に接続されたｐ型ウェル１０６か
ら構成されている。このｐ型ウェル１０６は、このｐ型
ウェル１０６とｎー 型エピタキシャル層２で形成するｐ
ｎ接合のブレークダウン電圧が、ドレイン・ソース間に
高電圧が印加されたときの、ユニットセル１５のｐ型ベ
ース層１６のブレークダウン電圧より高くなるよう不純
物濃度およびその深さが設定されている。また、フィー
ルド酸化膜１０７上にはユニットセル１５のゲート電極
９を構成するポリシリコンが延在し、このポリシリコン
１０８にＢＰＳＧからなる層間絶縁膜１８を介してユニ
ットセル１５のゲート電極９へ電位を与えるためのゲー
トコンタクト用アルミニウム配線１０９が形成されてい
る。このゲートコンタクト用アルミニウム配線１０９は
フィールド酸化膜１０７上に形成されたゲートパッド１
０１に接続されている。そして、フィールド酸化膜１０
７の膜厚はゲートパッド１０１に外部接続ワイヤをボン
デイングしたときその衝撃を吸収し、また、外部よりゲ
ートパッドを介してサージや静電気が入力された際、静
電破壊を起さない膜厚に設定されている。
【００２４】次に本実施例の製造方法を述べる。まず、
図３，図４に示されるように、ｎ+ 型シリコンからなる
面方位が（１００）である半導体基板１の主表面にｎ-
型のエピタキシャル層２を成長させたウエハ２１を用意
する。この半導体基板１（半導体基板に相当）はその不
純物濃度が１０19ｃｍ-3程度になっている。また、エピ
タキシャル層２（半導体層に相当）はその厚さが７μｍ
程度で、その不純物濃度は１０16ｃｍ-3程度となってい
る次に、図５に示されるように、このウエハ２１の主表
面を熱酸化して厚さ４５０ｎｍ程度の熱酸化膜１１０を
形成し、周知のホト・エッチング工程を用いて外周部１
０５のｐ型ウェル１０６形成予定領域とユニットセル領
域１０４内のユニットセル１５形成予定領域の中央部と
を開口しウェハ２１の主表面を露出させる。次に、露出
したウェハ２１の主表面に４５ｎｍ程度の薄い酸化膜を
形成した後、熱酸化膜１１０をマスクとして薄い酸化膜
の形成された領域にボロン（Ｂ+ ）をイオン注入し、熱
拡散して接合深さが３μｍ程度のｐ型ウェル１０６およ
びｐ型拡散層１１１を形成する。このｐ型拡散層１１１
は最終的には後述するｐ型ベース層１６の一部となる。
そして、ドレイン・ソース間に高電圧が印加されたと
き、ｐ型ウェル１０６のブレークダウンより低い電圧で
ｐ型拡散層１１１の底辺部分で安定にブレークダウンを
起こさせることができ、耐サージ性および破壊耐量を向
上させる。
図３，図４に示されるように、ｎ+ 型シリコンからなる
面方位が（１００）である半導体基板１の主表面にｎ-
型のエピタキシャル層２を成長させたウエハ２１を用意
する。この半導体基板１（半導体基板に相当）はその不
純物濃度が１０19ｃｍ-3程度になっている。また、エピ
タキシャル層２（半導体層に相当）はその厚さが７μｍ
程度で、その不純物濃度は１０16ｃｍ-3程度となってい
る次に、図５に示されるように、このウエハ２１の主表
面を熱酸化して厚さ４５０ｎｍ程度の熱酸化膜１１０を
形成し、周知のホト・エッチング工程を用いて外周部１
０５のｐ型ウェル１０６形成予定領域とユニットセル領
域１０４内のユニットセル１５形成予定領域の中央部と
を開口しウェハ２１の主表面を露出させる。次に、露出
したウェハ２１の主表面に４５ｎｍ程度の薄い酸化膜を
形成した後、熱酸化膜１１０をマスクとして薄い酸化膜
の形成された領域にボロン（Ｂ+ ）をイオン注入し、熱
拡散して接合深さが３μｍ程度のｐ型ウェル１０６およ
びｐ型拡散層１１１を形成する。このｐ型拡散層１１１
は最終的には後述するｐ型ベース層１６の一部となる。
そして、ドレイン・ソース間に高電圧が印加されたと
き、ｐ型ウェル１０６のブレークダウンより低い電圧で
ｐ型拡散層１１１の底辺部分で安定にブレークダウンを
起こさせることができ、耐サージ性および破壊耐量を向
上させる。
【００２５】次に、図６に示すように、ウエハ２１の主
表面にパッド酸化膜１１２を形成しその上に窒化シリコ
ン膜１１３を約２００ｎｍ堆積する。この窒化シリコン
膜１１３上にレジスト膜（図示せず）を形成し周知のホ
ト・エッチング工程を用いて外周部１０５のフィールド
酸化膜形成予定領域およびユニットセル領域１０４内の
Ｕ溝５０形成予定領域上の窒化シリコン膜１１３に開口
を形成する。このときユニットセル領域１０４内の窒化
シリコン膜１１３のパターンは図１５に示すように＜０
１１＞方向に垂直及び平行になるようにパターニングし
てピッチ幅（ユニットセル１５の寸法）ａの格子状開口
パターンを形成する。なお、この開口パターンは上述の
ｐ型拡散層１１１がそのピッチ間隔の中央部に位置する
ようにする。
表面にパッド酸化膜１１２を形成しその上に窒化シリコ
ン膜１１３を約２００ｎｍ堆積する。この窒化シリコン
膜１１３上にレジスト膜（図示せず）を形成し周知のホ
ト・エッチング工程を用いて外周部１０５のフィールド
酸化膜形成予定領域およびユニットセル領域１０４内の
Ｕ溝５０形成予定領域上の窒化シリコン膜１１３に開口
を形成する。このときユニットセル領域１０４内の窒化
シリコン膜１１３のパターンは図１５に示すように＜０
１１＞方向に垂直及び平行になるようにパターニングし
てピッチ幅（ユニットセル１５の寸法）ａの格子状開口
パターンを形成する。なお、この開口パターンは上述の
ｐ型拡散層１１１がそのピッチ間隔の中央部に位置する
ようにする。
【００２６】次に、窒化シリコン膜１１３をマスクとし
てパッド酸化膜１１１をエッチングし、ひきつづき図７
に示すように、エッチングによりｎ- 型エピタキシャル
層２の表面に窪み１１５および１１４を形成する。この
エッチングは、四フッ化炭素と酸素ガスを用いたケミカ
ルドライエッチングで行う。次に、図８に示すように、
窒化シリコン膜１１３をマスクとして溝１１５および１
１４の部分を選択酸化する。これはＬＯＣＯＳ(Local O
xidation of Silicon)法として良く知られた酸化方法で
あり、この酸化によりＬＯＣＯＳ酸化膜６５およびフィ
ールド酸化膜１０７が形成され、同時にＬＯＣＯＳ酸化
膜６５によって喰われたｎ- 型エピタキシャル層２の表
面にＵ溝５０が形成され、かつＵ溝５０の形状が確定す
る。
てパッド酸化膜１１１をエッチングし、ひきつづき図７
に示すように、エッチングによりｎ- 型エピタキシャル
層２の表面に窪み１１５および１１４を形成する。この
エッチングは、四フッ化炭素と酸素ガスを用いたケミカ
ルドライエッチングで行う。次に、図８に示すように、
窒化シリコン膜１１３をマスクとして溝１１５および１
１４の部分を選択酸化する。これはＬＯＣＯＳ(Local O
xidation of Silicon)法として良く知られた酸化方法で
あり、この酸化によりＬＯＣＯＳ酸化膜６５およびフィ
ールド酸化膜１０７が形成され、同時にＬＯＣＯＳ酸化
膜６５によって喰われたｎ- 型エピタキシャル層２の表
面にＵ溝５０が形成され、かつＵ溝５０の形状が確定す
る。
【００２７】この時、Ｕ溝５０の側面のチャネル形成部
の面方位が（１１１）に近い面となるようにケミカルド
ライエッチングの条件とＬＯＣＯＳ酸化の条件を選ぶ。
このようにしてＬＯＣＯＳ酸化により形成されたＵ溝５
０の内壁表面は平坦で欠陥が少なく、その表面は図３に
示されるウエハ２１の初期の主表面と同程度に表面状態
が良い。また、この状態でのｎ- 型エピタキシャル層２
の表面は図１６に示すように、格子状に形成されたＬＯ
ＣＯＳ酸化膜６５と、これと離間してかつ格子状のＬＯ
ＣＯＳ酸化膜６５を取り囲むようにフィールド酸化膜１
０７が形成されている。
の面方位が（１１１）に近い面となるようにケミカルド
ライエッチングの条件とＬＯＣＯＳ酸化の条件を選ぶ。
このようにしてＬＯＣＯＳ酸化により形成されたＵ溝５
０の内壁表面は平坦で欠陥が少なく、その表面は図３に
示されるウエハ２１の初期の主表面と同程度に表面状態
が良い。また、この状態でのｎ- 型エピタキシャル層２
の表面は図１６に示すように、格子状に形成されたＬＯ
ＣＯＳ酸化膜６５と、これと離間してかつ格子状のＬＯ
ＣＯＳ酸化膜６５を取り囲むようにフィールド酸化膜１
０７が形成されている。
【００２８】次に、窒化シリコン膜１１３とパッド酸化
膜１１１を除去した後、ｎ- 型エピタキシャル層２の表
面に薄い酸化膜６０を形成し、図９に示すように、ＬＯ
ＣＯＳ酸化膜６５をマスクとして、薄い酸化膜６０を透
過させてｐ型ベース層１６を形成するためのボロンをイ
オン注入する。このとき、ＬＯＣＯＳ酸化膜６５と酸化
膜６０の境界部分が自己整合位置になり、イオン注入さ
れる領域が正確に規定される。また、外周部１０５の領
域にはフィールド酸化膜１０７がすでに形成されてお
り、これをマスクとしてイオン注入できるためボロンの
イオン注入はホトマスクを使用せずに実施することがで
きる。続いて、接合深さ３μｍ程度までボロンを熱拡散
する。この熱拡散により、図５に示す工程において前も
って形成したｐ型拡散層１１１と注入されたボロンの拡
散層が一体になり、一つのｐ型ベース層１６（ベース層
に相当）を形成する。また、ｐ型ベース層１６の領域の
両端面はＵ溝５０の側壁の位置で自己整合的に規定され
る。
膜１１１を除去した後、ｎ- 型エピタキシャル層２の表
面に薄い酸化膜６０を形成し、図９に示すように、ＬＯ
ＣＯＳ酸化膜６５をマスクとして、薄い酸化膜６０を透
過させてｐ型ベース層１６を形成するためのボロンをイ
オン注入する。このとき、ＬＯＣＯＳ酸化膜６５と酸化
膜６０の境界部分が自己整合位置になり、イオン注入さ
れる領域が正確に規定される。また、外周部１０５の領
域にはフィールド酸化膜１０７がすでに形成されてお
り、これをマスクとしてイオン注入できるためボロンの
イオン注入はホトマスクを使用せずに実施することがで
きる。続いて、接合深さ３μｍ程度までボロンを熱拡散
する。この熱拡散により、図５に示す工程において前も
って形成したｐ型拡散層１１１と注入されたボロンの拡
散層が一体になり、一つのｐ型ベース層１６（ベース層
に相当）を形成する。また、ｐ型ベース層１６の領域の
両端面はＵ溝５０の側壁の位置で自己整合的に規定され
る。
【００２９】次に、図１０に示すように、格子状のパタ
ーンでｎ- 型エピタキシャル層２表面に形成されている
ＬＯＣＯＳ酸化膜６５により囲まれたｐ型ベース層１６
表面中央部に残されたパターンでパターニングされたレ
ジスト膜６６とＬＯＣＯＳ酸化膜６５を共にマスクとし
て、薄い酸化膜６０を透過させてｎ+ 型ソース層４（ソ
ース層に相当）を形成するためのリンをイオン注入す
る。この場合も図９に示す工程においてボロンをイオン
注入した場合と同様に、ＬＯＣＯＳ酸化膜６５と酸化膜
６０の境界部分が自己整合位置になり、イオン注入され
る領域が正確に規定される。
ーンでｎ- 型エピタキシャル層２表面に形成されている
ＬＯＣＯＳ酸化膜６５により囲まれたｐ型ベース層１６
表面中央部に残されたパターンでパターニングされたレ
ジスト膜６６とＬＯＣＯＳ酸化膜６５を共にマスクとし
て、薄い酸化膜６０を透過させてｎ+ 型ソース層４（ソ
ース層に相当）を形成するためのリンをイオン注入す
る。この場合も図９に示す工程においてボロンをイオン
注入した場合と同様に、ＬＯＣＯＳ酸化膜６５と酸化膜
６０の境界部分が自己整合位置になり、イオン注入され
る領域が正確に規定される。
【００３０】次に、図１１に示すように、接合深さ０．
５〜１μｍ熱拡散し、ｎ+ 型ソース層４を形成し、同時
にチャネル５（チャネル領域に相当）も設定する。この
熱拡散において、ｎ+ 型ソース層４の領域のＵ溝５０に
接した端面は、Ｕ溝５０の側壁の位置で自己整合的に規
定される。以上、図９〜図１１の工程によりｐ型ベース
層１６の接合深さとその形状が確定する。このｐ型ベー
ス層１６の形状において重要なことは、ｐ型ベース層１
６の側面の位置がＵ溝５０の側面により規定され、自己
整合されて熱拡散するため、Ｕ溝５０に対してｐ型ベー
ス層１６の形状は完全に左右対称になる。
５〜１μｍ熱拡散し、ｎ+ 型ソース層４を形成し、同時
にチャネル５（チャネル領域に相当）も設定する。この
熱拡散において、ｎ+ 型ソース層４の領域のＵ溝５０に
接した端面は、Ｕ溝５０の側壁の位置で自己整合的に規
定される。以上、図９〜図１１の工程によりｐ型ベース
層１６の接合深さとその形状が確定する。このｐ型ベー
ス層１６の形状において重要なことは、ｐ型ベース層１
６の側面の位置がＵ溝５０の側面により規定され、自己
整合されて熱拡散するため、Ｕ溝５０に対してｐ型ベー
ス層１６の形状は完全に左右対称になる。
【００３１】次に、図１２に示すように、フィールド酸
化膜１０７をレジストで覆ったのち、ＬＯＣＯＳ酸化膜
６５を弗酸を含むエッチング液でエッチング除去してＵ
溝５０の内壁５１を露出させた後、Ｕ溝５０の側面及び
底面に熱酸化により厚さ６０ｎｍ程度のゲート酸化膜８
を形成する。この酸化工程は、約１０００℃に保持され
ている酸化炉にウエハ２１を徐々に挿入して行われる。
このようにすると、酸化の初期は比較的低い温度で行わ
れるため、ｐ型ベース領域１６、ｎ+ 型ソース領域４の
不純物が、酸化工程中にウエハ外部に飛散することを抑
えられる。ゲート酸化膜８の膜質や、厚さの均一性、チ
ャネル５の界面の界面準位密度，キャリア移動度は従来
のＤＭＯＳと同程度に良好である。
化膜１０７をレジストで覆ったのち、ＬＯＣＯＳ酸化膜
６５を弗酸を含むエッチング液でエッチング除去してＵ
溝５０の内壁５１を露出させた後、Ｕ溝５０の側面及び
底面に熱酸化により厚さ６０ｎｍ程度のゲート酸化膜８
を形成する。この酸化工程は、約１０００℃に保持され
ている酸化炉にウエハ２１を徐々に挿入して行われる。
このようにすると、酸化の初期は比較的低い温度で行わ
れるため、ｐ型ベース領域１６、ｎ+ 型ソース領域４の
不純物が、酸化工程中にウエハ外部に飛散することを抑
えられる。ゲート酸化膜８の膜質や、厚さの均一性、チ
ャネル５の界面の界面準位密度，キャリア移動度は従来
のＤＭＯＳと同程度に良好である。
【００３２】つづいて、図１３に示すように、ウエハ２
１の主表面に厚さ４００ｎｍ程度のポリシリコン膜を堆
積し、隣接した二つのＵ溝５０の上端の距離ｂよりも２
βだけ短い距離ｃだけ離間するようにパターニングして
ゲート電極９を形成する。次にゲート電極９の端部にお
いてゲート酸化膜８が厚くなるよう酸化する。また、こ
のポリシリコンはゲート電極９からフィールド酸化膜１
０７上まで延在してパターニングされる。そして、この
後工程にてゲートコンタクト用アルミニウム配線１０９
に接続される。このとき、ポリシリコン膜１０８の下の
フィールド酸化膜１０７の段差部での電界集中によるゲ
ート酸化膜絶縁破壊に対し本実施例においては、フィー
ルド酸化膜１０７を窪み１１５を形成した後選択酸化を
行っていることでフィールド酸化膜１０７とゲート酸化
膜８との境界での段差がなめらかになり、電界集中が緩
和され絶縁破壊が抑制されることとなる。
１の主表面に厚さ４００ｎｍ程度のポリシリコン膜を堆
積し、隣接した二つのＵ溝５０の上端の距離ｂよりも２
βだけ短い距離ｃだけ離間するようにパターニングして
ゲート電極９を形成する。次にゲート電極９の端部にお
いてゲート酸化膜８が厚くなるよう酸化する。また、こ
のポリシリコンはゲート電極９からフィールド酸化膜１
０７上まで延在してパターニングされる。そして、この
後工程にてゲートコンタクト用アルミニウム配線１０９
に接続される。このとき、ポリシリコン膜１０８の下の
フィールド酸化膜１０７の段差部での電界集中によるゲ
ート酸化膜絶縁破壊に対し本実施例においては、フィー
ルド酸化膜１０７を窪み１１５を形成した後選択酸化を
行っていることでフィールド酸化膜１０７とゲート酸化
膜８との境界での段差がなめらかになり、電界集中が緩
和され絶縁破壊が抑制されることとなる。
【００３３】次に、図１４に示すように、パターニング
されたレジスト膜６８をマスクとして酸化膜６７を透過
してｐ+ 型ベースコンタクト層１７を形成するためのボ
ロンをイオン注入する。そして、図１（ｂ）に示すよう
に、注入されたボロンを熱拡散して接合深さ０．５μｍ
程度の拡散しｐ+ 型ベースコンタクト層１７を形成す
る。なお、この領域にはｐ型ベース層１６とｐ型拡散層
１１１とが重なって形成されているため、このｐ型不純
物濃度がオーミック接合を形成するに十分な濃度であれ
ばこのｐ+型ベースコンタクト層１７の形成工程は省略
することができる。
されたレジスト膜６８をマスクとして酸化膜６７を透過
してｐ+ 型ベースコンタクト層１７を形成するためのボ
ロンをイオン注入する。そして、図１（ｂ）に示すよう
に、注入されたボロンを熱拡散して接合深さ０．５μｍ
程度の拡散しｐ+ 型ベースコンタクト層１７を形成す
る。なお、この領域にはｐ型ベース層１６とｐ型拡散層
１１１とが重なって形成されているため、このｐ型不純
物濃度がオーミック接合を形成するに十分な濃度であれ
ばこのｐ+型ベースコンタクト層１７の形成工程は省略
することができる。
【００３４】その後引き続いて ウエハ２１の主表面に
ＢＰＳＧからなる層間絶縁膜１８を形成し、その一部に
コンタクト穴開けを行いｐ+ 型ベースコンタクト層１７
とｎ + 型ソース層４およびフィールド酸化膜１０７上の
ポリシリコン膜１０８を露出させる。さらに、アルミニ
ウム膜からなるソース電極１９を形成し、前記コンタク
ト穴を介してｐ+ 型ベースコンタクト層１７とｎ+ 型ソ
ース層４とにオーミック接触させ、フィールド酸化膜１
０７上のポリシリコン膜１０８にはゲートコンタクト用
アルミニウム配線１０９をオーミック接触させる。さら
に、アルミニウム膜保護用としてプラズマＣＶＤ法等に
より窒化シリコン等よりなるパッシベーション膜（図示
略）を形成し、また、ウエハ２１の裏面にはＴｉ／Ｎｉ
／Ａｕの３層膜からなるドレイン電極２０を形成し、ｎ
+ 型半導体基板１にオーミック接触をとる。なお、ドレ
イン電極２０は、半導体基板１の裏面を研削した後、形
成するようにしてもよい。
ＢＰＳＧからなる層間絶縁膜１８を形成し、その一部に
コンタクト穴開けを行いｐ+ 型ベースコンタクト層１７
とｎ + 型ソース層４およびフィールド酸化膜１０７上の
ポリシリコン膜１０８を露出させる。さらに、アルミニ
ウム膜からなるソース電極１９を形成し、前記コンタク
ト穴を介してｐ+ 型ベースコンタクト層１７とｎ+ 型ソ
ース層４とにオーミック接触させ、フィールド酸化膜１
０７上のポリシリコン膜１０８にはゲートコンタクト用
アルミニウム配線１０９をオーミック接触させる。さら
に、アルミニウム膜保護用としてプラズマＣＶＤ法等に
より窒化シリコン等よりなるパッシベーション膜（図示
略）を形成し、また、ウエハ２１の裏面にはＴｉ／Ｎｉ
／Ａｕの３層膜からなるドレイン電極２０を形成し、ｎ
+ 型半導体基板１にオーミック接触をとる。なお、ドレ
イン電極２０は、半導体基板１の裏面を研削した後、形
成するようにしてもよい。
【００３５】上記のように構成された本実施例の半導体
装置の製造方法によれば、ユニットセル１５のチャネル
部形成のためのＬＯＣＯＳ酸化膜６５と外周部１０５に
形成されるフィールド酸化膜１０７を同時に形成するこ
とにより、選択酸化膜形成工程に必要な耐酸化性絶縁膜
の堆積、ホト・エッチング工程および酸化工程が１回で
行うことができ、工程が簡略化され製造コストが低減で
きる。また、ＬＯＣＯＳ酸化膜６５とフィールド酸化膜
１０７の酸化工程の前に窪み１１４および１１５を形成
する。これにより、ＬＯＣＯＳ酸化膜６５を除去して形
成されるチャネル形成用の溝５０の形状が、窪み１１４
を形成するためのエッチング工程とこの窪み１１４の選
択酸化工程の２段階の工程で決定されるようになり、各
工程の条件を適当に選択することにより所望の溝形状を
容易に得ることができるようになる。また、フィールド
酸化膜１０７も窪み１１５を形成した後選択酸化して形
成されることで、フィールド酸化膜１０７の膜厚が厚い
場合でもフィールド酸化膜１０７の段差は低く形成でき
るため段差形状がなめらかになり、ｐ型ウェル層１０６
とポリシリコン膜１０８との間に形成されているゲート
酸化膜８への電界集中が緩和されゲート酸化膜８の信頼
性が高まる。
装置の製造方法によれば、ユニットセル１５のチャネル
部形成のためのＬＯＣＯＳ酸化膜６５と外周部１０５に
形成されるフィールド酸化膜１０７を同時に形成するこ
とにより、選択酸化膜形成工程に必要な耐酸化性絶縁膜
の堆積、ホト・エッチング工程および酸化工程が１回で
行うことができ、工程が簡略化され製造コストが低減で
きる。また、ＬＯＣＯＳ酸化膜６５とフィールド酸化膜
１０７の酸化工程の前に窪み１１４および１１５を形成
する。これにより、ＬＯＣＯＳ酸化膜６５を除去して形
成されるチャネル形成用の溝５０の形状が、窪み１１４
を形成するためのエッチング工程とこの窪み１１４の選
択酸化工程の２段階の工程で決定されるようになり、各
工程の条件を適当に選択することにより所望の溝形状を
容易に得ることができるようになる。また、フィールド
酸化膜１０７も窪み１１５を形成した後選択酸化して形
成されることで、フィールド酸化膜１０７の膜厚が厚い
場合でもフィールド酸化膜１０７の段差は低く形成でき
るため段差形状がなめらかになり、ｐ型ウェル層１０６
とポリシリコン膜１０８との間に形成されているゲート
酸化膜８への電界集中が緩和されゲート酸化膜８の信頼
性が高まる。
【００３６】次に、本発明の第２実施例の製造工程につ
いて図１７乃至１９を参照して説明する。第１実施例と
同様に、ｎ+ 型シリコンからなる面方位が（１００）で
ある半導体基板１の主表面にｎ- 型のエピタキシャル層
２を成長させたウエハ２１の主表面を熱酸化して厚さ４
５０ｎｍ程度の熱酸化膜１１０を形成し、周知のホト・
エッチング工程を用いて外周部１０５のｐ型ウェル１０
６形成予定領域とユニットセル領域１０４内のユニット
セル１５形成予定領域の中央部とを開口しウェハ２１の
主表面を露出させた後、露出したウェハ２１の主表面に
４５ｎｍ程度の薄い酸化膜を形成し、熱酸化膜１１０を
マスクとして薄い酸化膜の形成された領域にボロン（Ｂ
+ ）をイオン注入、熱拡散して接合深さが３μｍ程度の
ｐ型ウェル１０６およびｐ型拡散層１１１を形成する。
いて図１７乃至１９を参照して説明する。第１実施例と
同様に、ｎ+ 型シリコンからなる面方位が（１００）で
ある半導体基板１の主表面にｎ- 型のエピタキシャル層
２を成長させたウエハ２１の主表面を熱酸化して厚さ４
５０ｎｍ程度の熱酸化膜１１０を形成し、周知のホト・
エッチング工程を用いて外周部１０５のｐ型ウェル１０
６形成予定領域とユニットセル領域１０４内のユニット
セル１５形成予定領域の中央部とを開口しウェハ２１の
主表面を露出させた後、露出したウェハ２１の主表面に
４５ｎｍ程度の薄い酸化膜を形成し、熱酸化膜１１０を
マスクとして薄い酸化膜の形成された領域にボロン（Ｂ
+ ）をイオン注入、熱拡散して接合深さが３μｍ程度の
ｐ型ウェル１０６およびｐ型拡散層１１１を形成する。
【００３７】そして、図１７に示すように、ウエハ２１
の主表面にパッド酸化膜１１２を形成しその上に窒化シ
リコン膜１１３を約２００ｎｍ堆積する。この窒化シリ
コン膜１１３上にレジスト膜（図示せず）を形成し周知
のホト・エッチング工程を用いて外周部１０５のフィー
ルド酸化膜形成予定領域の窒化シリコン膜のみ開口し、
ユニットセル領域１０４内の窒化シリコン膜１１３は残
すようにパターニングする。
の主表面にパッド酸化膜１１２を形成しその上に窒化シ
リコン膜１１３を約２００ｎｍ堆積する。この窒化シリ
コン膜１１３上にレジスト膜（図示せず）を形成し周知
のホト・エッチング工程を用いて外周部１０５のフィー
ルド酸化膜形成予定領域の窒化シリコン膜のみ開口し、
ユニットセル領域１０４内の窒化シリコン膜１１３は残
すようにパターニングする。
【００３８】次に、図１８に示すように、窒化シリコン
膜１１３をマスクとして外周部１０５のフィールド酸化
膜形成予定領域のｎ- 型エピタキシャル層２の表面を選
択酸化する。これはＬＯＣＯＳ(Local Oxidation of Si
licon)法として良く知られた酸化方法であり、この酸化
によりフィールド酸化膜１０７が形成される。この後、
図１９に示すように、窒化シリコン膜１１３とパッド酸
化膜１１２を除去し、一部にフィールド酸化膜１０７が
形成されたｎ- 型エピタキシャル層２の表面を露出す
る。
膜１１３をマスクとして外周部１０５のフィールド酸化
膜形成予定領域のｎ- 型エピタキシャル層２の表面を選
択酸化する。これはＬＯＣＯＳ(Local Oxidation of Si
licon)法として良く知られた酸化方法であり、この酸化
によりフィールド酸化膜１０７が形成される。この後、
図１９に示すように、窒化シリコン膜１１３とパッド酸
化膜１１２を除去し、一部にフィールド酸化膜１０７が
形成されたｎ- 型エピタキシャル層２の表面を露出す
る。
【００３９】この後、再度、ｎ- 型エピタキシャル層２
の表面にパッド酸化膜と窒化シリコン膜を形成して、ユ
ニットセル領域１０４にＵ溝５０を形成し、以後、第１
実施例と同様に半導体装置を製造する。上記のように構
成された第２実施例の半導体装置の製造方法によれば、
ユニットセル１５のチャネル部形成のためのＬＯＣＯＳ
酸化膜６５と外周部１０５に形成されるフィールド酸化
膜１０７を別々に形成することにより、チャネル形成用
の溝５０の形状を制御するＬＯＣＯＳ酸化膜６５の酸化
条件には影響されずにフィールド酸化膜１０７を形成で
きる。これにより、フィールド酸化膜１０７の膜厚はゲ
ートパッド１０１に外部接続ワイヤをボンデイングした
ときその衝撃を吸収し、また、外部よりゲートパッドを
介してサージや静電気が入力された際、静電破壊を起さ
ない十分な膜厚に自由に設定でき、また、ユニットセル
１５のチャネル部形成のためのＬＯＣＯＳ酸化膜６５の
膜厚、酸化条件も所望の溝形状を得るべく自由に設定す
ることができるようになる。
の表面にパッド酸化膜と窒化シリコン膜を形成して、ユ
ニットセル領域１０４にＵ溝５０を形成し、以後、第１
実施例と同様に半導体装置を製造する。上記のように構
成された第２実施例の半導体装置の製造方法によれば、
ユニットセル１５のチャネル部形成のためのＬＯＣＯＳ
酸化膜６５と外周部１０５に形成されるフィールド酸化
膜１０７を別々に形成することにより、チャネル形成用
の溝５０の形状を制御するＬＯＣＯＳ酸化膜６５の酸化
条件には影響されずにフィールド酸化膜１０７を形成で
きる。これにより、フィールド酸化膜１０７の膜厚はゲ
ートパッド１０１に外部接続ワイヤをボンデイングした
ときその衝撃を吸収し、また、外部よりゲートパッドを
介してサージや静電気が入力された際、静電破壊を起さ
ない十分な膜厚に自由に設定でき、また、ユニットセル
１５のチャネル部形成のためのＬＯＣＯＳ酸化膜６５の
膜厚、酸化条件も所望の溝形状を得るべく自由に設定す
ることができるようになる。
【００４０】以上、本発明について具体的に説明した
が、本発明は上記実施例に限定されるものではなく、そ
の要旨を逸脱しない範囲で種々変更可能であることは言
うまでもない。例えば、、本実施例においては半導体基
板としてｎ+ 型半導体基板を持ちいた縦型パワーＭＯＳ
ＦＥＴについて説明したが、ｐ+ 型半導体基板を用いた
絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）のゲ
ート構造にも適用することができる。また、本実施例で
はｎチャネル型についてのみ説明したが、ｎ型とｐ型の
半導体の型を入れ換えたｐチャネル型についても同様の
効果が得られることは言うまでもない。
が、本発明は上記実施例に限定されるものではなく、そ
の要旨を逸脱しない範囲で種々変更可能であることは言
うまでもない。例えば、、本実施例においては半導体基
板としてｎ+ 型半導体基板を持ちいた縦型パワーＭＯＳ
ＦＥＴについて説明したが、ｐ+ 型半導体基板を用いた
絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）のゲ
ート構造にも適用することができる。また、本実施例で
はｎチャネル型についてのみ説明したが、ｎ型とｐ型の
半導体の型を入れ換えたｐチャネル型についても同様の
効果が得られることは言うまでもない。
【図１】（ａ）は本発明の実施例による縦型パワーＭＯ
ＳＦＥＴのレイアウトを示す平面図であり、（ｂ）は
（ａ）の要部断面図である。
ＳＦＥＴのレイアウトを示す平面図であり、（ｂ）は
（ａ）の要部断面図である。
【図２】（ａ）は本発明の実施例による縦型パワーＭＯ
ＳＦＥＴのユニットセルの平面図であり、（ｂ）は
（ａ）のＡ−Ａ断面図である。
ＳＦＥＴのユニットセルの平面図であり、（ｂ）は
（ａ）のＡ−Ａ断面図である。
【図３】本発明の第１実施例による縦型パワーＭＯＳＦ
ＥＴの製造工程の説明に供する断面図である。
ＥＴの製造工程の説明に供する断面図である。
【図４】本発明の第１実施例による縦型パワーＭＯＳＦ
ＥＴの製造工程の説明に供する要部断面図である。
ＥＴの製造工程の説明に供する要部断面図である。
【図５】本発明の第１実施例による縦型パワーＭＯＳＦ
ＥＴの製造工程の説明に供する要部断面図である。
ＥＴの製造工程の説明に供する要部断面図である。
【図６】本発明の第１実施例による縦型パワーＭＯＳＦ
ＥＴの製造工程の説明に供する要部平面図である。
ＥＴの製造工程の説明に供する要部平面図である。
【図７】本発明の第１実施例による縦型パワーＭＯＳＦ
ＥＴの製造工程の説明に供する図である。
ＥＴの製造工程の説明に供する図である。
【図８】本発明の第１実施例による縦型パワーＭＯＳＦ
ＥＴの製造工程の説明に供する要部断面図である。
ＥＴの製造工程の説明に供する要部断面図である。
【図９】本発明の第１実施例による縦型パワーＭＯＳＦ
ＥＴの製造工程の説明に供する要部断面図である。
ＥＴの製造工程の説明に供する要部断面図である。
【図１０】本発明の第１実施例による縦型パワーＭＯＳ
ＦＥＴの製造工程の説明に供する要部断面図である。
ＦＥＴの製造工程の説明に供する要部断面図である。
【図１１】本発明の第１実施例による縦型パワーＭＯＳ
ＦＥＴの製造工程の説明に供する要部断面図である。
ＦＥＴの製造工程の説明に供する要部断面図である。
【図１２】本発明の第１実施例による縦型パワーＭＯＳ
ＦＥＴの製造工程の説明に供する要部断面図である。
ＦＥＴの製造工程の説明に供する要部断面図である。
【図１３】本発明の第１実施例による縦型パワーＭＯＳ
ＦＥＴの製造工程の説明に供する図である。
ＦＥＴの製造工程の説明に供する図である。
【図１４】本発明の第１実施例による縦型パワーＭＯＳ
ＦＥＴの製造工程の説明に供する図である。
ＦＥＴの製造工程の説明に供する図である。
【図１５】（ａ）は本発明の第１実施例による縦型パワ
ーＭＯＳＦＥＴの製造工程の説明に供する要部断面図で
あり、（ｂ）は（ａ）の平面図である。
ーＭＯＳＦＥＴの製造工程の説明に供する要部断面図で
あり、（ｂ）は（ａ）の平面図である。
【図１６】本発明の第１実施例による縦型パワーＭＯＳ
ＦＥＴの製造工程の説明に供する図である。
ＦＥＴの製造工程の説明に供する図である。
【図１７】本発明の第２実施例による縦型パワーＭＯＳ
ＦＥＴの製造工程の説明に供する図である。
ＦＥＴの製造工程の説明に供する図である。
【図１８】本発明の第２実施例による縦型パワーＭＯＳ
ＦＥＴの製造工程の説明に供する図である。
ＦＥＴの製造工程の説明に供する図である。
【図１９】本発明の第２実施例による縦型パワーＭＯＳ
ＦＥＴの製造工程の説明に供する図である。
ＦＥＴの製造工程の説明に供する図である。
１ ｎ+ 型半導体基板 ２ ｎ- 型エピタキシャル層 ４ ｎ+ 型ソース層 ５ チャネル ８ ゲート酸化膜 ９ ゲート電極 １６ ｐ型ベース層 １９ ソース電極 ２０ ドレイン電極 ５０ Ｕ溝 ５１ Ｕ溝の内壁 ６５ ＬＯＣＯＳ酸化膜 １０７ フィールド酸化膜 １０４ ユニットセル領域 １０５ 外周部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡部 直人 愛知県刈谷市昭和町１丁目１番地 日本電 装株式会社内
Claims (7)
- 【請求項１】 半導体基板の一主面側に該半導体基板よ
りも低不純物濃度の第１導電型の半導体層を形成する工
程と、 前記半導体層の表面を複数の領域に分割する第１の選択
酸化膜と、前記第１の選択酸化膜と離間して前記第１の
選択酸化膜を囲んで形成される第２の選択酸化膜を形成
する選択酸化膜形成工程と、 前記複数に分割された領域の前記半導体層に第２導電型
の不純物を拡散してベース層を形成するベース層形成工
程と、 前記ベース層内に第１導電型の不純物を拡散してソース
層を形成することにより、前記第１導電型半導体層と前
記ソース層との間の前記第１選択酸化膜の側面に接する
前記ベース層表面にチャネルとして使用される領域が形
成されるソース層形成工程と、 前記第２選択酸化膜を耐エッチング層で被覆し前記第１
選択酸化膜をエッチングして前記複数に分割された領域
間に溝を形成する溝形成工程と、 前記溝の内壁を酸化してゲート酸化膜とするゲート酸化
膜形成工程と、 前記ゲート酸化膜上にゲート電極を形成するゲート電極
形成工程と、 前記ソース層および前記ベース層に電気的に接触するソ
ース電極を形成するソース電極形成工程と、 前記半導体基板の他主表面に電気的に接触するドレイン
電極とを形成するドレイン電極形成工程とを含むことを
特徴とする半導体装置の製造方法。 - 【請求項２】 前記選択酸化膜形成工程は、前記第１選
択酸化膜および前記第２選択酸化膜の形成予定領域の前
記半導体層の表面をエッチングして窪みを形成し、該窪
みを含んで選択酸化されることを特徴とする請求項１記
載の半導体装置の製造方法。 - 【請求項３】 前記ゲート電極形成工程は、前記ゲート
電極を前記溝部から前記第２選択酸化膜上まで延在して
形成することを特徴とする請求項１および２記載の半導
体装置の製造方法。 - 【請求項４】 半導体基板の一主面側に該半導体基板よ
りも低不純物濃度の第１導電型の半導体層を形成する工
程と、 前記半導体層の表面を複数の領域に分割する第１の選択
酸化膜を形成する第１選択酸化膜形成工程と、 前記第１の選択酸化膜と離間して前記第１の選択酸化膜
を囲んで形成される第２の選択酸化膜を形成する第２選
択酸化膜形成工程と、 前記複数に分割された領域の前記半導体層に第２導電型
の不純物を拡散してベース層を形成するベース層形成工
程と、 前記ベース層内に第１導電型の不純物を拡散してソース
層を形成することにより、前記第１導電型半導体層と前
記ソース層との間の前記第１選択酸化膜の側面に接する
前記ベース層表面にチャネルとして使用される領域が形
成されるソース層形成工程と、 前記第２選択酸化膜を耐エッチング層で被覆し前記第１
選択酸化膜をエッチングして前記複数に分割された領域
間に溝を形成する溝形成工程と、 前記溝の内壁を酸化してゲート酸化膜とするゲート酸化
膜形成工程と、 前記ゲート酸化膜上にゲート電極を形成するゲート電極
形成工程と、 前記ソース層および前記ベース層にともに電気的に接触
するソース電極を形成するソース電極形成工程と、 前記半導体基板の他主表面に電気的に接触するドレイン
電極とを形成するドレイン電極形成工程とを含むことを
特徴とする半導体装置の製造方法。 - 【請求項５】 前記第２選択酸化膜形成工程は、前記第
１選択酸化膜形成工程の前に行われることを特徴とする
請求項４記載の半導体装置の製造方法。 - 【請求項６】 前記第１選択酸化膜形成工程は、前記第
１選択酸化膜形成予定領域の前記半導体層の表面をエッ
チングして窪みを形成した後、該窪みを含んで選択酸化
されることを特徴とする請求項４および５記載の半導体
装置の製造方法。 - 【請求項７】 前記ベース層形成工程は、前記半導体層
の表面全域にイオン注入により行われることを特徴とす
る請求項１乃至６記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10350495A JP3646343B2 (ja) | 1995-04-27 | 1995-04-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10350495A JP3646343B2 (ja) | 1995-04-27 | 1995-04-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08298322A true JPH08298322A (ja) | 1996-11-12 |
| JP3646343B2 JP3646343B2 (ja) | 2005-05-11 |
Family
ID=14355817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10350495A Expired - Fee Related JP3646343B2 (ja) | 1995-04-27 | 1995-04-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3646343B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1197689A (ja) * | 1997-09-17 | 1999-04-09 | Nec Corp | 半導体装置 |
| US6316300B1 (en) | 1998-09-16 | 2001-11-13 | Denso Corporation | Method of manufacturing a semiconductor device having an oxidation process for selectively forming an oxide film |
| JP2002083976A (ja) * | 2000-06-21 | 2002-03-22 | Fuji Electric Co Ltd | 半導体装置 |
| US6603173B1 (en) | 1991-07-26 | 2003-08-05 | Denso Corporation | Vertical type MOSFET |
| JP2005322949A (ja) * | 2005-08-05 | 2005-11-17 | Renesas Technology Corp | 半導体装置 |
-
1995
- 1995-04-27 JP JP10350495A patent/JP3646343B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6603173B1 (en) | 1991-07-26 | 2003-08-05 | Denso Corporation | Vertical type MOSFET |
| JPH1197689A (ja) * | 1997-09-17 | 1999-04-09 | Nec Corp | 半導体装置 |
| US6316300B1 (en) | 1998-09-16 | 2001-11-13 | Denso Corporation | Method of manufacturing a semiconductor device having an oxidation process for selectively forming an oxide film |
| JP2002083976A (ja) * | 2000-06-21 | 2002-03-22 | Fuji Electric Co Ltd | 半導体装置 |
| JP2005322949A (ja) * | 2005-08-05 | 2005-11-17 | Renesas Technology Corp | 半導体装置 |
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|---|---|
| JP3646343B2 (ja) | 2005-05-11 |
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