JP2001127284A

JP2001127284A - 半導体装置の製造方法

Info

Publication number: JP2001127284A
Application number: JP30341699A
Authority: JP
Inventors: Hiromi Inagawa; 浩巳稲川; Nobuo Machida; 信夫町田; Kentaro Oishi; 健太郎大石
Original assignee: Hitachi Ltd; Hitachi ULSI Systems Co Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 1999-10-26
Filing date: 1999-10-26
Publication date: 2001-05-11

Abstract

(57)【要約】【課題】トレンチパワートランジスタのソース領域お
よびチャネル領域の設定制御性を向上させることのでき
る技術を提供することにある。【解決手段】トレンチゲート構造のパワートランジス
タＱのゲート絶縁膜８およびゲート部３を形成した後
に、パワートランジスタＱのチャネル領域５およびソー
ス領域６を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
技術に関し、特に、溝型ゲート構造のパワー電界効果ト
ランジスタ（以下、単にトレンチパワートランジスタと
もいう）を有する半導体装置の製造技術に適用して有効
な技術に関するものである。

【０００２】

【従来の技術】本発明者が検討したトレンチパワートラ
ンジスタの製造技術は、例えば次の通りである。まず、
半導体基板の主面に、その主面に交差する方向に延びる
溝を形成した後、半導体基板に対してゲート酸化処理を
施すことにより、溝の内壁面（底面および側面）にゲー
ト酸化膜を形成する。続いて、半導体基板の主面上に、
例えば多結晶シリコン膜を堆積する。この際、溝内に多
結晶シリコン膜が埋め込まれるようにする。その後、多
結晶シリコン膜をエッチバックすることにより、溝内に
多結晶シリコン膜が残るようにしてゲート電極を形成す
る。

【０００３】ところで、電界効果トランジスタの駆動能
力を向上させるには、ゲート絶縁膜を薄くすることが考
えられるが、上記トレンチパワートランジスタにおい
て、あまりゲート絶縁膜を薄くすると、溝底部において
膜厚が薄くなり耐圧が確保できないという課題やゲート
・ドレイン間の容量が増大しトレンチパワートランジス
タのスイッチングロスが増大する課題がある。このた
め、上記技術においては、ゲート絶縁膜の厚さを、上記
課題が生じない厚さに合わせて溝の内壁面の全体におい
て比較的厚くしなければならず、トレンチパワートラン
ジスタの駆動能力の向上を阻害する課題がある。トレン
チパワートランジスタにおいて溝の底部におけるゲート
耐圧の低下を防止する技術については、例えば特開平１
−１９２１７４号公報に記載があり、トレンチの底部の
絶縁膜の厚さを、トレンチの側面の絶縁膜の厚さよりも
厚くした構造が開示されている。

【０００４】

【発明が解決しようとする課題】ところが、上記公報に
開示された技術においては、以下の課題があることを本
発明者は見出した。

【０００５】すなわち、上記公報に開示された技術にお
いては、トレンチパワートランジスタのソース・ドレイ
ン領域を半導体基板に形成した後に、半導体基板に溝を
掘り、ゲート酸化処理を施しているので、そのソース・
ドレイン領域の不純物が、その後の窒化シリコン膜を耐
酸化性マスクとした熱処理時等に拡散してしまう課題が
ある。このため、ソース領域において浅い接合を形成す
ることが困難となるので、トレンチパワートランジスタ
のチャネル長の設定制御が難しくなる結果、トレンチパ
ワートランジスタの性能が劣化する課題がある。

【０００６】本発明の目的は、トレンチパワートランジ
スタのゲート・ドレイン間容量を低減させることのでき
る技術を提供することにある。

【０００７】また、本発明の他の目的は、トレンチパワ
ートランジスタの駆動能力を向上させることのできる技
術を提供することにある。

【０００８】また、本発明の他の目的は、トレンチパワ
ートランジスタのゲート絶縁耐圧を向上させることので
きる技術を提供することにある。

【０００９】また、本発明の他の目的は、トレンチパワ
ートランジスタのソース領域の浅い接合を形成すること
のできる技術を提供することにある。

【００１０】また、本発明の他の目的は、トレンチパワ
ートランジスタのソース領域およびチャネル領域の設定
制御性を向上させることのできる技術を提供することに
ある。

【００１１】さらに、本発明の他の目的は、トレンチパ
ワートランジスタの性能を向上させることのできる技術
を提供することにある。

【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１３】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１４】すなわち、本発明は、半導体基板に掘られ
た溝内に、その溝の底部の方が、溝の側面よりも相対的
に厚くなるようにゲート絶縁膜を形成した後、その溝内
にゲート部を形成し、さらに半導体基板に、電界効果ト
ランジスタの半導体領域を形成するための不純物を導入
するものである。

【００１５】また、本発明は、前記半導体基板の製造工
程においては、第１不純物が含有された半導体基体の表
面に、前記第１不純物の濃度よりも低くなるように第２
不純物が含有されたエピタキシャル層を形成する工程を
有するものである。

【００１６】また、本発明は、前記ゲート部の不純物濃
度は、前記チャネル領域およびソース領域の不純物濃度
よりも高いものである。

【００１７】また、本発明は、前記半導体基板の主面上
に第１絶縁膜を形成した後、その第１絶縁膜において前
記溝の形成領域を除去することにより開口部を形成し、
さらにその第１絶縁膜をマスクとして、前記開口部から
露出する半導体基板を削ることにより、前記溝を形成す
る工程を有するものである。

【００１８】また、本発明は、前記溝の底部角に丸みを
つける工程を有するものである。

【００１９】また、本発明は、前記溝の形成工程後、前
記ゲート絶縁膜の形成工程前に、前記第１絶縁膜の開口
部の寸法が、前記溝の寸法よりも大きくなるようにする
工程を有するものである。

【００２０】また、本発明は、前記ゲート絶縁膜の形成
工程は、(b1)前記溝の内面に第２絶縁膜を形成する工
程、(b2)前記第２絶縁膜の表面に耐酸化性を有する第３
絶縁膜を形成する工程、(b3)前記第３絶縁膜をエッチバ
ックすることにより、前記溝の側面に第３絶縁膜を残す
工程、(b4)前記半導体基板に酸化処理を施すことによ
り、前記半導体基板において前記第３絶縁膜から露出す
る領域に選択的に厚い絶縁膜を形成する工程、(b5)前記
第３絶縁膜を除去した後、前記第２絶縁膜を除去する工
程、(b6)前記第２絶縁膜の除去工程後、前記半導体基板
に対して酸化処理を施すことにより、前記第１絶縁膜の
開口部から露出する半導体基板の主面上および前記溝の
底部の方が溝の側面よりも相対的に厚くなるようなゲー
ト絶縁膜を形成する工程を有し、前記ゲート部の形成工
程は、(c1)前記溝内および半導体基板の主面上に導体膜
を堆積する工程、(c2)前記導体膜をエッチバックするこ
とにより、断面Ｔ字状の前記ゲート部を形成する工程を
有するものである。

【００２１】また、本発明は、前記酸化処理によりゲー
ト絶縁膜を形成した後、前記ゲート絶縁膜の表面に化学
的気相成長法により絶縁膜を堆積する工程を有するもの
である。

【００２２】また、本発明は、半導体基板に掘られた溝
内に、その溝の底部の方が、溝の側面よりも相対的に厚
くなるとともに、その溝の肩部の方が、溝の側面よりも
相対的に厚いゲート絶縁膜が形成され、その溝内に埋め
込まれるとともに半導体基板の主面上に延在するよう
に、ゲート部が形成され、さらに半導体基板に電界効果
トランジスタの半導体領域が形成されたものである。

【００２３】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。

【００２４】（実施の形態１）図１は本実施の形態１の
トレンチパワートランジスタを構成する半導体チップ１
の平面図、図２は図１の領域Ａの拡大平面図、図３は図
２のＢ−Ｂ線の部分断面図、図４はトレンチパワートラ
ンジスタおよびそれに付随する保護ダイオードを示す回
路図をそれぞれ示している。

【００２５】半導体チップ１は、例えば平面四角形状に
形成された半導体基板１Ｓを有している。この半導体基
板１Ｓは、半導体基体１ＳＡと、その上に形成されたエ
ピタキシャル層１ＳＢとを有している。半導体基体１Ｓ
Ａは、例えばｎ⁺型のシリコン単結晶からなり、エピタ
キシャル層１ＳＢは、例えばエピタキシャル成長法によ
って形成されたｎ^-型のシリコン単結晶からなる。この
エピタキシャル層１ＳＢは、ソース・ドレイン間の耐圧
を確保する機能を有しており、その抵抗値は、例えば
０．２５〜０．３６ｍΩｃｍ程度、厚さは、例えば５μ
ｍ程度である。このエピタキシャル層１ＳＢ上におい
て、半導体基板１Ｓの主面（半導体素子が形成された
面）の外周近傍には、例えば厚い酸化シリコン膜からな
る厚い絶縁膜２ａが、その半導体基板１Ｓの主面の外周
に沿って延在されて平面環状に形成されている。その絶
縁膜２ａの一部において、半導体基板１Ｓの一つの角部
近傍には、例えば平面四角形状に形成された幅広部２ａ
１が絶縁膜２ａと一体的に形成されている。

【００２６】この厚い絶縁膜２ａに囲まれた素子領域に
は、複数の縦型のトレンチパワートランジスタＱが配置
されている。各トレンチパワートランジスタＱは、例え
ば平面六角形状または扁平八角形状に形成されて規則的
に並んで配置されており、ゲート部３（３ａ，３ｂ）
と、ドレイン領域４と、その上のチャネル領域５と、そ
の上のソース領域６と、溝７と、ゲート絶縁膜８を有す
るＭＩＳＦＥＴ（MetalInsulator Semiconductor Field
Effect Transistor ）構造となっている。

【００２７】ゲート部３（３ａ，３ｂ）は、例えばリン
が導入されたｎ⁺型の低抵抗ポリシリコンからなり、そ
の不純物濃度は、例えば３．５±１．５×１０²⁰／ｃｍ
³程度である。すなわち、ゲート部３の不純物濃度は最
も薄くても、例えば２．０×１０²⁰／ｃｍ³の濃度はあ
る。ゲート部３の平面形状は、例えば平面格子状に形成
されており、その各々のトレンチパワートランジスタＱ
が並列に接続される構造となっている（メッシュゲート
構造）。また、本実施の形態１においては、ゲート部３
（３ａ，３ｂ）の断面形状が、例えばＴ字状に形成され
ており、そのうちの半導体基板１Ｓの主面に対して交差
する部分は、半導体基板１Ｓに掘られた溝７内にゲート
絶縁膜８を介して埋め込まれ（トレンチゲート構造）、
半導体基板１Ｓの主面に平行な部分は、半導体基板１Ｓ
の主面上にゲート絶縁膜８を介して形成されている。こ
のようにゲート部３の断面形状をＴ字状としたことによ
り、断面形状がＩ型のゲート部に比較してソース領域６
の接合部を浅くすることができ（浅い接合）、トレンチ
パワートランジスタＱの短チャネル化を実現することが
できるので、トレンチパワートランジスタＱの性能を向
上させることが可能となる。Ｉ型のゲートの場合、ゲー
ト部の加工の際に、その上面が半導体基板１Ｓの主面よ
りも低くなりゲート部３がソース領域４から外れる、い
わゆるソースオフセットが生じることがある。このた
め、それを防止するために半導体基板１Ｓの主面に形成
されるソース領域６の接合部も、ある程度深くする必要
性が生じ、浅い接合を阻害する問題がある。ゲート部３
の断面形状をＴ字状とした場合は、ゲート部３の上面が
常に半導体基板１Ｓの主面の上方に位置することになる
ので、上述の問題が生じない。ゲート部３ｂにおいては
上面中央が若干窪むがその窪みが溝７に達することがな
いので、上述の問題が生じない。したがって、ソース領
域６の浅い接合を実現できる。また、ソース領域６の浅
い接合を実現できると、トランジスタの性能を向上させ
ることができる理由は、次の通りである。すなわち、ト
レンチパワートランジスタＱのチャネル領域５はゲート
部３の側面に形成されており、このチャネル領域５を制
御良く形成することが必要である。トレンチパワートラ
ンジスタＱの高性能化には、他のデバイスと同様に、短
チャネル化が必須である。ところで、そのチャネル長は
不純物イオンの打ち込み深さと濃度とで決定されるが、
その制御は、ソース領域が浅いほど簡単である。したが
って、トレンチパワートランジスタの高性能化はソース
領域の浅い接合が必須である。ゲート部３は、半導体チ
ップ１の外周部近傍において、ゲート配線３ＧＬと電気
的に接続されている。ゲート配線３ＧＬは、ゲート部３
と一体的に同一材料で構成されており、半導体基板１Ｓ
の主面上の厚い絶縁膜２ａ，２ｂ上に形成されている。

【００２８】上記ドレイン領域４は、ゲート部３の底部
近傍のエピタキシャル層１ＳＢ部分に形成されている。
すなわち、ドレイン領域４は、ｎ^-型の半導体領域によ
って形成されている。上記溝７は、その底部およびその
近傍が、ドレイン領域４に達する程度の深さとなるよう
に形成されている。上記チャネル領域５は、ドレイン領
域４の上層であってゲート部３の側面に形成されてお
り、例えばホウ素が導入されてｐ型に設定されている。
チャネル領域５における不純物濃度は、例えば最大で
１．０×１０¹⁷／ｃｍ³程度であり、ゲート部３の不純
物濃度に比べて３桁以上薄い。上記ソース領域６は、チ
ャネル領域５の上層であってゲート部３の側面に形成さ
れており、例えばヒ素が導入されてｎ⁺型に設定されて
いる。本実施の形態１によれば、後述する本発明の半導
体装置の製造方法により、チャネル領域５およびソース
領域６の範囲設定の誤差が少なく、ソース領域６の浅い
接合が実現されている。

【００２９】ところで、本実施の形態１においては、溝
７内におけるゲート絶縁膜８の厚さが均一ではなく、溝
７の底部、すなわち、ドレイン領域４側のゲート絶縁膜
８および溝７の口部近傍のゲート絶縁膜８の方が、溝７
の側面、すなわち、チャネル領域５側のゲート絶縁膜８
のよりも厚く形成されている。このようにチャネル領域
５側のゲート絶縁膜８を薄く形成することにより、トレ
ンチパワートランジスタＱの駆動能力を向上させること
ができる。また、ドレイン領域４側のゲート絶縁膜８を
厚く形成することにより、ゲート・ドレイン間容量を低
減できるので、高速スイッチングが可能となる。また、
断面Ｔ字状のゲート部３の構造は、上述のようにソース
オフセットを防止でき、ソース領域６の浅い接合を実現
できるので歩留まりおよび信頼性を確保する上で有効で
あるが、断面Ｔ字状にしたことでゲート・半導体基板間
の容量が増加する。本実施の形態１においてはゲート絶
縁膜８を部分的に厚くしたことにより、その容量を低減
できるので、高速スイッチングが可能となる。この場
合、ただ単にゲート絶縁膜８を厚くすると、相互コンダ
クタンスが劣化し、オン抵抗（ソース・ドレイン間の抵
抗）が上昇したり、パンチスルーマージンの低下による
量産マージンの減少等の問題が生じる。そこで、本実施
の形態１においては、特に溝７の底部のゲート絶縁膜８
を厚くすることで、オン抵抗の増大や量産マージンの減
少等の問題を生じることなく、上記容量の低減が可能と
なり、トレンチパワートランジスタの高速スイッチング
が可能となる。また、溝７の口部側のゲート絶縁膜８を
厚くすることにより、その部分における電界集中を緩和
させることができるので、ゲート絶縁耐圧を向上させる
ことが可能となる。さらに、本実施の形態１において
は、ゲート絶縁膜８が、例えば厚さ２４〜３０ｎｍ程度
の熱酸化膜と、その上に堆積された厚さ５５〜６５ｎｍ
程度のＣＶＤ（Chemical Vapor Deposition ）膜とによ
って形成されている。このようにＣＶＤ膜を堆積するこ
とにより、溝７の底部角のゲート絶縁膜８の被覆性を向
上させることができるので、ゲート絶縁膜８の耐圧を確
保することが可能となる。なお、半導体基板１Ｓのエピ
タキシャル層１ＳＢの上層には、ｐウエル９が形成され
ている。このｐウエル９は、例えばホウ素が導入されて
なり、ゲート部３の終端に印加される電界を緩和する機
能を有している。また、上記厚い絶縁膜２の幅広部２ａ
上には、バック・トゥ・バック構造の保護ダイオード１
０が設けられている。この保護ダイオード１０は、例え
ば低抵抗ポリシリコン膜にｎ⁺型の半導体領域１０ａと
ｐ型の半導体領域１０ｂとが交互に平面同心環状に形成
されてなり、図４に示すように、トレンチパワートラン
ジスタＱのゲートとソースとの間に接続され、ソースか
らゲートへのサージに対してゲート絶縁膜８を保護する
機能を有している。

【００３０】このような半導体基板１Ｓの主面上には、
例えば酸化シリコン膜からなる層間絶縁膜１１が堆積さ
れており、これにより、ゲート部３、ゲート配線３ＧＬ
および保護ダイオード１０が覆われている。半導体基板
１Ｓの主面の外周近傍には、その外周に沿ってソースガ
ードリングが平面環状に形成されている。このソースガ
ードリングは、半導体基板１Ｓに形成されたｎ⁺型の半
導体領域と、これと層間絶縁膜１１に穿孔されたコンタ
クトホールを通じて電気的に接続された配線１２ａとを
有している。この配線１２ａは、層間絶縁膜１１上に形
成され、それに穿孔されたコンタクトホールを通じて保
護ダイオード１０のｎ⁺型の半導体領域１０ａと電気的
に接続されている。また、そのソースガードリングの内
側には、ソースガードリングに沿ってゲートガードリン
グ１３が平面環状に形成されている。ゲートガードリン
グ１３の一部には、例えば平面四角形状のゲート電極１
３ＧＰが一体的に形成されている。このゲート電極１３
ＧＰは、半導体チップ１の一つの角部近傍における上記
幅広部２ａ１上に形成されている。ゲートガードリング
１３およびゲート電極１３ＧＰは、層間絶縁膜１１に穿
孔されたコンタクトホール１４ａ等を通じてゲート配線
３ＧＬと電気的に接続されている。また、ゲートガード
リング１３およびゲート電極１３ＧＰは、層間絶縁膜１
１に穿孔されたコンタクトホール１４ｂを通じて保護ダ
イオード１０のｎ⁺型の半導体領域１０ａと電気的に接
続されている。さらに、ゲートガードリング１３の内側
において層間絶縁膜１１上には、ソース配線１５が配置
されている。このソース配線１５は、層間絶縁膜１１に
穿孔されたコンタクトホール１４ｃを通じてソース領域
６と電気的に接続されている。また、ソース配線１５
は、コンタクトホール１４ｃの底部から半導体基板１Ｓ
の厚さ方向延びて掘られた孔１６を通じてチャネル領域
５のｐ⁺型の半導体領域５ａと電気的に接続されてい
る。これは、チャネルとソースを接地するためである。
さらに、ソース配線１５は、層間絶縁膜１１に穿孔され
たコンタクトホール１４ｄを通じて保護ダイオード１０
のｎ⁺型の半導体領域１０ａと電気的に接続されてい
る。

【００３１】なお、上記配線１２ａ、ゲートガードリン
グ１３、ゲート電極１３ＧＰおよびソース配線１５は、
例えばアルミニウム、アルミニウム−シリコン合金また
はアルミニウム−シリコン−銅合金からなる。また、ゲ
ート配線３ＧＬおよびゲートガードリング１３は、厚い
絶縁膜２ａ上に設けられている。ゲート電極１３ＧＰ
は、上記幅広部２ａ１上に設けられている。

【００３２】このような半導体基板１Ｓの主面上には、
表面保護膜１７が堆積されており、これにより、ソース
ガードリングの配線１２ａ、ゲートガードリング１３，
ゲート電極１３ＧＰおよびソース配線１５が覆われてい
る。表面保護膜１７は、例えば酸化シリコン膜とその上
に堆積されたポリイミド樹脂とから構成されている。表
面保護膜１７の酸化シリコン膜は、例えばＴＥＯＳ（Te
traethoxysilane ）をソースガスとして用いたプラズマ
ＣＶＤ法によって形成されている。表面保護膜１７に
は、ゲート電極１３ＧＰおよびソース配線１５の一部が
露出されるような開口部が設けられて、ゲート用および
ソース用のボンディングパッドＢＰが形成されている。
このボンディングパッドＢＰには、例えばボンディング
ワイヤが接続され、これを通じてボンディングパッドＢ
Ｐとパッケージのリード（例えばリードフレームのイン
ナーリード）等とが電気的に接続されるようになってい
る。また、半導体チップ１の裏面には、ドレイン電極１
８が形成されている。ドレイン電極１８は、例えばニッ
ケル、チタン、ニッケルおよび金が順に積層されてな
る。このドレイン電極１８は、導電性の接着剤によって
パッケージのチップ実装領域（例えばリードフレームの
ダイパッド）に実装され、かつ、電気的に接続される。

【００３３】このようなトレンチパワートランジスタ
を、例えばＤＣ−ＤＣコンバータ回路に適用した場合を
図５に示す。図５（ａ）は、そのＤＣ−ＤＣコンバータ
回路の回路図、（ｂ）はＤＣ−ＤＣコンバータ回路を構
成する各トレンチパワートランジスタのスイッチ動作の
説明図である。測定条件は、例えば次の通りである。入
力電圧は、例えば４８Ｖ程度、出力電圧は、例えば２Ｖ
程度、動作周波数は、例えば２２０ｋＨｚ程度、ゲート
・ソース間の電圧は、例えば７．５Ｖ程度、デューティ
比は、例えば０．３程度である。メインスイッチ用のパ
ワーＭＩＳＦＥＴＱM およびスイッチ用のパワーＭＩＳ
ＩＦＥＴＱA ，ＱB が上記トレンチパワートランジスタ
によって構成されている。メインスイッチ用のパワーＭ
ＩＳＦＥＴＱM およびスイッチ用のパワーＭＩＳＦＥＴ
ＱA ，ＱB のスイッチング動作は制御回路１９によって
制御されている。符号Ｔは降圧用のトランス、符号Ｌは
コイル、符号Ｃはコンデンサを示している。

【００３４】入力端子ＶINに印加された上記入力電圧は
トランスＴにより、例えば約７．５Ｖに降圧される。こ
の時、メインスイッチ用のパワーＭＩＳＦＥＴＱM はオ
ン状態にある。メインスイッチ用のパワーＭＩＳＦＥＴ
ＱM がオンの時、フォワード側のパワーＭＩＳＦＥＴＱ
A はオン、フライホイール側のパワーＭＩＳＦＥＴＱB
はオン状態にあるため、電流は、電流経路Ｉ1 を通って
出力端子ＶOUT 側に流れ込む。このとき、コイルＬおよ
びコンデンサＣに電力を蓄える。一方、メインスイッチ
用のパワーＭＩＳＦＥＴＱM をオフした時には、スイッ
チ用のパワーＭＩＳＦＥＴＱA がオフとなり電流経路Ｉ
1 が遮断される。このとき、パワーＭＩＳＦＥＴＱB が
オンとなるが、コイルＬによって発生した逆起電力によ
って電流経路Ｉ２で電流が流れる。コンデンサＣは、出
力電圧を平滑にするものであり、これらにより、安定な
２Ｖ程度の電圧が得られる。通常、制御回路１９は出力
端子ＶOUT の電圧を感知し、出力の増・低下時にはパワ
ーＭＩＳＦＥＴＱA ，ＱBのデューティー比を変えるこ
とにより、一定の電圧を保持する構成になっている。

【００３５】次に、本実施の形態１の半導体装置の製造
方法を図６〜図２２によって説明する。なお、図８〜図
１６の各々において（ｂ）は（ａ）のトレンチパワート
ランジスタにおけるゲート溝部分の拡大断面図である。

【００３６】まず、図６に示すように、例えばヒ素が導
入されたｎ⁺型のシリコン単結晶からなる半導体基体１
ＳＡ（この段階では、平面略円形状の半導体ウエハ）の
主面上に、例えば厚さ５μｍ程度のｎ^-型のシリコン単
結晶からなるエピタキシャル層１ＳＢをエピタキシャル
法によって成長させて半導体基板１Ｓ（いわゆるエピタ
キシャルウエハ）を製造する。続いて、その半導体基板
１Ｓに対して表面酸化処理を施すことにより、例えば厚
さ５４０〜６６０ｎｍ程度の厚い絶縁膜２ａを形成した
後、これをフォトリソグラフィ技術およびドライエッチ
ング技術によってパターニングすることにより、厚い絶
縁膜２ａを形成する。厚い絶縁膜２ａは、ＬＯＣＯＳ
（Local Oxidization of Silicon；選択酸化）法によっ
て形成することもできる。その後、半導体基板１Ｓの主
面上にフォトレジスト膜を塗布した後、これを露光処理
によってパターニングすることにより、ウエル形成領域
が露出し、それ以外が覆われるようなフォトレジスト膜
のパターンを形成する。そして、そのフォトレジスト膜
のパターンをマスクとして半導体基板１Ｓの主面に、例
えばホウ素を導入した後、上記フォトレジスト膜のパタ
ーンを除去し、半導体基板１Ｓに対して熱拡散処理を施
すことによってｐウエル９を形成する。その後、半導体
基板１Ｓに対して熱酸化処理を施すことにより、半導体
基板１Ｓの主面上に、例えば厚さ５４０〜６６０ｎｍ程
度の厚い絶縁膜２ｂを形成する。

【００３７】次いで、図７に示すように、厚い絶縁膜２
ａ，２ｂ上にフォトレジスト膜を塗布した後、これを露
光処理によってパターニングすることにより、ゲート形
成用の溝の形成領域が露出し、それ以外が覆われるよう
なフォトレジスト膜２０ａのパターンを形成する。続い
て、フォトレジスト膜２０ａをエッチングマスクとし
て、そこから露出する厚い絶縁膜２０ｂをエッチング除
去した後、そのフォトレジスト膜２０ａを除去する。そ
の後、半導体基板１Ｓの主面上に残された厚い絶縁膜２
ａ，２ｂをエッチングマスクとして、そこから露出する
半導体基板１Ｓ部分をドライエッチング法によってエッ
チング除去することにより、図８（ａ），（ｂ）に示す
ように、溝７を形成する。そして、その後、半導体基板
１Ｓに対してシリコン等方性エッチングを施すことによ
り、溝７の底部の角を取り滑らかにする。これは、溝７
の底部角近傍に電界が集中するのを抑制または防止する
ためである。この際、溝７の幅は、厚い絶縁膜２ｂの開
口部の幅よりも僅かに広い程度である。溝７の深さは、
ｐウエル９よりは深く、エピタキシャル層１ＳＢの底部
よりは浅い寸法であり、例えば１．４μｍ程度である。

【００３８】次いで、半導体基板１Ｓに対して洗浄処理
を施す。この際、厚い絶縁膜２ａ，２ｂの一部が除去さ
れる結果、図９（ａ），（ｂ）に示すように、厚い絶縁
膜２ｂの開口部の幅が、溝７の幅よりも広くなる。続い
て、半導体基板１Ｓに対して熱酸化処理を施すことによ
り、例えば厚さ１０００Å程度の酸化シリコン膜からな
る絶縁膜２１を溝７の内壁面（側面および底部）および
厚い絶縁膜２ｂの開口部から露出する半導体基板１Ｓの
主面上に形成する。その後、溝７内を含む半導体基板１
Ｓの主面上に、例えば厚さ５００Å程度の窒化シリコン
膜からなる耐酸化性絶縁膜２２をＣＶＤ法によって堆積
する。その後、その耐酸化性絶縁膜２２を、例えば塩素
ガスと酸素ガスとを用いた異方性のドライエッチング法
によってエッチバックすることにより、図１０（ａ），
（ｂ）に示すように、溝７および厚い絶縁膜２ｂの開口
部の側面のみに耐酸化性絶縁膜２２を残し、溝７の底部
および肩部から絶縁膜２１を露出させる。

【００３９】次いで、半導体基板１Ｓに対して洗浄処理
を施した後、熱酸化処理を施すことにより、図１１
（ａ），（ｂ）に示すように、耐酸化性絶縁膜２２を耐
酸化マスクとしてそこから露出する部分（溝７の底部お
よび肩部）に厚い絶縁膜２３を形成する。本実施の形態
１においては、この時点においてチャネル領域やソース
領域を形成しておらず、それらを形成する不純物の拡散
を考慮する必要がないので、この熱酸化処理に際して高
温熱処理が可能である。溝７の底部の厚い絶縁膜２３の
厚さは、例えば９０００Åである。続いて、耐酸化性絶
縁膜２２を、例えば熱リン酸等によって図１２（ａ），
（ｂ）に示すように除去した後、絶縁膜２１を図１３
（ａ），（ｂ）に示すようにエッチング除去する。この
際、エッチング量は、厚さ１０００Å程度の絶縁膜２１
を除去する量なので、溝７の底部および肩部に成長させ
た厚い絶縁膜２３はほとんど残される。

【００４０】次いで、半導体基板１Ｓに対してゲート酸
化処理を施した後、例えば酸化シリコン膜からなる絶縁
膜をＣＶＤ法等によって半導体基板１Ｓの主面上に堆積
することにより、図１４（ａ），（ｂ）に示すように、
溝７の内壁面（側面および底部）および厚い絶縁膜２ｂ
の開口部から露出する半導体基板１Ｓの主面上にゲート
絶縁膜８を形成する。溝７の底部および肩部のゲート絶
縁膜８の厚さは、他の部分に比べて相対的に厚くなって
いる。溝７の底部のゲート絶縁膜８が厚いことにより、
ゲート・ドレイン容量を低減でき、高速スイッチング動
作が可能となる。溝７の肩部のゲート絶縁膜８が厚いこ
とにより、溝７の肩部におけるゲート絶縁耐圧を向上さ
せることができ、角部に電界が集中することに起因する
ゲート絶縁破壊を防止または抑制することが可能とな
る。溝７の側面におけるゲート絶縁膜８が薄いので、ト
レンチパワートランジスタの駆動能力を向上させること
が可能となる。さらに、例えば溝７の底部には厚い絶縁
膜２３を形成したことから溝７の底部角およびその近傍
の絶縁膜の被覆性が劣化することが考えられるが、ゲー
ト絶縁膜８を酸化膜とＣＶＤ堆積膜とで形成したことに
より、ゲート絶縁膜８の被覆性を向上させることができ
るので、ゲート絶縁耐圧を向上させることができる。続
いて、図１５（ａ），（ｂ）に示すように、半導体基板
１Ｓの主面上に、例えば低抵抗ポリシリコン膜からなる
導体膜２４をＣＶＤ法等によって堆積した後、ゲート配
線形成領域を覆い、それ以外を露出させるようなフォト
レジスト膜２０ｂを形成する。その後、そのフォトレジ
スト膜２０ｂをエッチングマスクとして、導体膜２４を
エッチバックすることにより、図１６（ａ）〜（ｃ）に
示すように、溝７内にゲート部３を形成し、それと一体
的に形成されたゲート配線３ＧＬを形成する。導体膜２
４の不純物濃度は、例えば２．０〜５．０×１０²⁰／ｃ
ｍ³程度である。図１６（ｂ）、（ｃ）は、それぞれ
（ａ）の左右のゲート部３の拡大断面図である。

【００４１】次いで、半導体基板１Ｓの主面上に、例え
ば低抵抗ポリシリコン膜からなる導体膜をＣＶＤ法等に
よって堆積した後、これをパターニングすることによ
り、保護ダイオード形成用の導体膜パターンを形成す
る。続いて、その導体膜パターンに所定の不純物を導入
することにより、ｎ⁺型の半導体領域１０ａとｐ型の半
導体領域１０ｂとを交互に平面同心環状に形成して保護
ダイオード１０を形成する。その後、厚い絶縁膜２ａ，
２ｂをエッチングすることにより、図１７（ａ）〜
（ｃ）に示すように、半導体基板１Ｓの主面を露出させ
る。図１７（ｂ）、（ｃ）は、それぞれ（ａ）の左右の
ゲート部３の拡大断面図である。その後、半導体基板１
Ｓに、例えばホウ素を１．０×１０¹³／ｃｍ²程度イオ
ン打ち込みした後、熱拡散処理を施すことにより、チャ
ネル領域５を形成する。この際の熱拡散による不純物の
引き伸ばし長は、例えば１．０μｍ程度である。このた
め、チャネル領域５の不純物濃度の最大値は、例えば
１．０×１０¹⁷／ｃｍ³程度であり、ゲート部３の不純
物濃度に比べて３桁以上薄い。その後、半導体基板１Ｓ
に、例えばヒ素を５×１０¹⁵／ｃｍ²程度イオン打ち込
みした後、熱拡散処理を施すことにより、ソース領域６
を形成する。本実施の形態１においては、ゲート部３を
形成した後にチャネル領域５およびソース領域６を形成
するので、チャネル領域５およびソース領域６を制御良
く形成することができる。すなわち、本発明のようにゲ
ート絶縁膜８の厚さを部分的に変えるようなプロセスを
行う場合においては、そのゲート絶縁膜８の形成のため
に種々の熱処理が施されるので、ゲート部３を形成する
前にチャネル領域５やソース領域６を形成してしまうの
と、チャネル領域５やソース領域６の深さ（範囲）制御
が難しくなる。このため、ソース領域６の浅い接合を実
現することが難しいことを本発明者は見出した。そこ
で、本実施の形態１では、ゲート部３を形成した後に、
チャネル領域５やソース領域６を形成した。

【００４２】次いで、図１８に示すように、半導体基板
１Ｓの主面上に、例えばＢＰＳＧ（Boro Phospho Silic
ate Glass ）膜からなる層間絶縁膜１１を堆積した後、
層間絶縁膜１１にコンタクトホール１４ａ〜１４ｄを形
成し、半導体基板１Ｓに孔１６を形成する。続いて、コ
ンタクトホール１４ｃおよび孔１６から露出する半導体
基板１Ｓに、例えばホウ素をイオン打ち込みすることに
より、ｐ⁺型の半導体領域５ａを形成する。孔１６およ
びｐ⁺型の半導体領域５ａの形成方法は後述する。その
後、層間絶縁膜１１上に、例えばチタンタングステンを
堆積した後、その上に、例えばアルミニウム、アルミニ
ウム−シリコン合金またはアルミニウム−シリコン−銅
合金をスパッタリング法等によって堆積し、さらに、そ
の積層導体膜を通常のフォトリソグラフィ技術およびド
ライエッチング技術によってパターニングすることによ
り、ゲート電極３ＧＰおよびソース配線１５を形成す
る。その後、半導体基板１Ｓの主面上に、例えばＴＥＯ
Ｓガスを用いたＣＶＤ法等によって、例えば酸化シリコ
ン膜からなる絶縁膜を堆積した後、その上に、例えばポ
リイミド系の樹脂からなる絶縁膜を堆積することによ
り、表面保護膜１７を形成する。その後、表面保護膜１
７に、ゲート電極およびソース配線の一部が露出するよ
うな開口部を形成してボンディングパッドＢＰを形成す
る。さらに、半導体基板１Ｓの裏面を研削した後、図３
に示したように、半導体基板１Ｓの裏面に、例えばニッ
ケル、チタン、ニッケルおよび金を蒸着法等によって被
着することによりドレイン電極１８を形成する。

【００４３】上記孔１６およびｐ⁺型の半導体領域５ａ
は、例えば次のように形成する。まず、図１９に示すよ
うに、通常のフォトリソグラフィ技術およびドライエッ
チング技術によって、層間絶縁膜１１および半導体基板
１Ｓにそれぞれコンタクトホール１４ｃ１および孔１６
を形成する。この段階ではコンタクトホール１４ｃ１お
よび孔１６の直径が同じである。この孔１６の深さは、
チャネル領域５に達する程度で、ドレイン領域４に達し
ない程度である。続いて、図２０に示すように、コンタ
クトホール１４ｃから露出する半導体基板１Ｓ部分（す
なわち、チャネル領域５）に、例えばホウ素等からなる
不純物を直接イオン打ち込みする。この構成によってｐ
型の半導体領域５ａを深く形成することができるので、
アバランシェ耐量を向上させることが可能となる。この
方法によれば、Ｐ層の形成がコンタクトホール形成用の
マスクにて出来るため、Ｐ層形成マスクが不要となるた
め、フォトレジスト膜の塗布、露光、現像およびベーク
等のような一連のフォトリソグラフィ工程を１回分削減
できる。その後、図２１に示すように、層間絶縁膜１１
に孔１６の周辺のソース領域６の上面が露出されるよう
なコンタクトホール１４ｃを全面ウェットエッチング技
術によって形成する。その後、図２２に示すように、半
導体基板１Ｓ上に、例えばチタンタングステンを堆積し
た後、その上に、例えばアルミニウム、アルミニウム−
シリコン合金またはアルミニウム−シリコン−銅合金を
スパッタリング法等によって堆積し、さらに、その積層
導体膜を通常のフォトリソグラフィ技術およびドライエ
ッチング技術によってパターニングすることにより、ソ
ース配線１５を形成する。本実施の形態１においては、
コンタクトホール１４ｃの底面からソース領域６の主面
および溝が露出される構造となる。これにより、ソース
配線１５とソース領域６との接触面積を増大させること
ができるので、それらの間の接触抵抗を低減することが
可能となる。

【００４４】（実施の形態２）本実施の形態２において
は、トレンチパワートランジスタのゲート絶縁膜および
ゲート部の形成方法の変形例を説明する。なお、本実施
の形態２においては、トレンチパワートランジスタのゲ
ート部形成領域を抜き出した断面図を用いて説明する。

【００４５】まず、前記実施の形態１の説明において用
いた図６〜図８の工程を経た後、半導体基板１Ｓに対し
て洗浄処理を施す。この際、本実施の形態２において
は、図２３に示すように、厚い絶縁膜２ｂの開口部の幅
が変わらないようにする。すなわち、図８の状態のまま
となるようにする。続いて、前記実施の形態１と同様
に、半導体基板１Ｓに対して熱酸化処理を施すことによ
り、溝７の内面（側面および底面）に絶縁膜２１を形成
した後、耐酸化性絶縁膜２２を堆積する。その後、半導
体基板１Ｓに対してエッチバック処理を施すことによ
り、図２４に示すように、溝７および厚い絶縁膜２ｂの
開口部の側面に耐酸化性絶縁膜２２を残し、溝７の底面
からは絶縁膜２１が露出されるようにする。

【００４６】次いで、前記実施の形態１と同様に、耐酸
化性絶縁膜２２をマスクとして、半導体基板１Ｓに対し
て熱酸化処理を施すことにより、図２５に示すように、
溝７の底面のみに厚い絶縁膜２３を形成する。続いて、
前記実施の形態１と同様に、耐酸化性絶縁膜２２を図２
６に示すように除去した後、前記実施の形態１と同様
に、絶縁膜２１を除去するようなエッチング処理を施
す。図２７は、そのエッチング処理後の半導体基板１Ｓ
の要部断面図を示している。溝７の底部には厚い絶縁膜
２３が残されている。また、厚い絶縁膜２ｂの開口部の
幅、溝７の幅よりも大きくなっている。すなわち、厚い
絶縁膜２ｂの開口部から半導体基板１Ｓの主面が露出さ
れている。その後、半導体基板１Ｓに対してゲート酸化
処理を施すことにより、図２８に示すように、溝７の内
面（側面および底面）および厚い絶縁膜２ｂの開口部か
ら露出された半導体基板１Ｓの主面上にゲート絶縁膜８
を形成する。溝７の底面には、厚い絶縁膜２３が残され
ていたので、相対的に厚いゲート絶縁膜８を形成するこ
とができる。その後、前記実施の形態１と同様に、半導
体基板１Ｓの主面上に、配線形成用の導体膜を堆積した
後、これをパターニングすることにより、図２９に示す
ように、ゲート部３およびゲート配線３ＧＬを形成し、
さらに、図３０に示すように、前記実施の形態１と同様
にして、半導体基板１Ｓにチャネル領域５およびソース
領域６を形成する。これ以降は、前記実施の形態１と同
じなので説明を省略する。

【００４７】（実施の形態３）本実施の形態３において
は、トレンチパワートランジスタのゲート絶縁膜および
ゲート部の形成方法の変形例を説明する。なお、本実施
の形態３においても、トレンチパワートランジスタのゲ
ート部形成領域を抜き出した断面図を用いて説明する。

【００４８】まず、図３１に示すように、前記実施の形
態１と同様に、半導体基板１Ｓに溝７を形成した後、半
導体基板１Ｓに対して熱酸化処理を施すことにより、溝
７の内面（側面および底面）に絶縁膜２１を形成する。
続いて、耐酸化性絶縁膜２２を堆積した後、エッチバッ
ク処理を施すことにより、図３２に示すように、溝７の
内側面に耐酸化性絶縁膜２２を残し、溝７の底面および
半導体基板１Ｓの主面からは絶縁膜２１が露出されるよ
うにする。その後、前記実施の形態１と同様に、耐酸化
性絶縁膜２２をマスクとして、半導体基板１Ｓに対して
熱酸化処理を施すことにより、図３３に示すように、溝
７の底面および半導体基板１Ｓの主面上にそれぞれ厚い
絶縁膜２３、２ｂを形成する。続いて、前記実施の形態
１と同様に、耐酸化性絶縁膜２２および絶縁膜２１を図
３４に示すように除去する。前記実施の形態１と同様
に、この段階において溝７の底部には厚い絶縁膜２３が
残されている。その後、半導体基板１Ｓに対してゲート
酸化処理を施すことにより、図３５に示すように、溝７
の内面（側面および底面）にゲート絶縁膜８を形成す
る。溝７の底面には、厚い絶縁膜２３が残されていたの
で、相対的に厚いゲート絶縁膜８を形成することができ
る。その後、前記実施の形態１と同様に、半導体基板１
Ｓの主面上に、配線形成用の導体膜を堆積した後、これ
をパターニングすることにより、図３６に示すように、
ゲート部３を形成し、さらに、図３７に示すように、前
記実施の形態１と同様にして、半導体基板１Ｓにチャネ
ル領域５およびソース領域６を形成する。これ以降は、
前記実施の形態１と同じなので説明を省略する。

【００４９】（実施の形態４）本実施の形態４において
は、トレンチパワートランジスタのゲート絶縁膜および
ゲート部の形成方法の変形例を説明する。なお、本実施
の形態４においても、トレンチパワートランジスタのゲ
ート部形成領域を抜き出した断面図を用いて説明する。

【００５０】まず、前記実施の形態３において説明した
図３５までの工程を経た後、配線形成用の導体膜をその
上面が平坦になるようにエッチバックすることにより、
図３８に示すように、溝７内にゲート部３を形成する。
この段階のゲート部３の上面は、半導体基板１Ｓの主面
と一致する程度の高さで、かつ、平坦化されている。続
いて、半導体基板１Ｓの主面上の絶縁膜を図３９に示す
ように除去し、半導体基板１Ｓの主面を露出させた後、
半導体基板１Ｓに対して熱酸化処理を施すことにより、
図４０に示すように、半導体基板１Ｓの主面全面および
ゲート部３の上部３に、例えば酸化シリコン膜からなる
絶縁膜２５（２５ａ、２５ｂ）を形成する。この際、ゲ
ート部３の不純物濃度が、半導体基板１Ｓ（ここでは特
に不純物濃度の低いエピタキシャル層１ＳＢ）の不純物
濃度よりも高いので、増速酸化現象によって、ゲート部
３上に形成される絶縁膜２５ａの膜厚の方が、半導体基
板１Ｓの主面上に形成される絶縁膜２５ｂの膜厚よりも
厚くなる。その後、半導体基板１Ｓに対してドライエッ
チング処理を施すことにより、ゲート部３上に絶縁膜２
５ａを残し、かつ、半導体基板１Ｓ上の絶縁膜２５ｂを
除去する。図４１は、この処理後の半導体基板１Ｓの断
面図である。

【００５１】次いで、図４２に示すように、半導体基板
１Ｓの上部を選択的にエッチング除去する。例えばＣＦ
₄ガス等によるドライエッチング処理を施すことによ
り、シリコンを酸化シリコン膜に対して選択的に除去す
る。これにより、半導体基板１Ｓの主面をゲート部３の
上面より下げる。すなわち、ゲート部３の上面が、ソー
ス領域となる半導体基板１Ｓの主面と同等もしくはそれ
よりも高くなるようにする。これにより、上記ソースオ
フセットを防止できるので、ソース領域の浅い接合を実
現できる。続いて、半導体基板１Ｓに対して熱酸化処理
を施すことにより、上記エッチング処理によるダメージ
を除去するとともに、図４３に示すように、前記ゲート
絶縁膜８、絶縁膜２５ａを強化する絶縁膜２６を形成す
る。これ以降は、前記実施の形態１と同じなので説明を
省略する。

【００５２】（実施の形態５）本実施の形態５において
は、前記実施の形態４の変形例を説明する。なお、本実
施の形態５においても、トレンチパワートランジスタの
ゲート部形成領域を抜き出した断面図を用いて説明す
る。

【００５３】まず、前記実施の形態４において説明した
図４１までの工程を経た後、図４４に示すように、ゲー
ト部３上の絶縁膜２５ａを覆うようなフォトレジスト膜
２０をパターニングする。続いて、そのフォトレジスト
膜２０ｃをエッチングマスクとして、等方性エッチング
により、半導体基板１Ｓを絶縁膜２５ａおよびゲート絶
縁膜８に対して選択的にエッチング除去する。これによ
り、図４５に示すように、半導体基板１Ｓの主面をゲー
ト部３の上面よりも下げる。絶縁膜２５ａは、上記のよ
うに増速酸化法等によって形成されているので比較的弱
い場合がある。その場合に、半導体基板１Ｓをエッチン
グ除去すると、エッチングガスがゲート部３に進入し、
ゲート部３をエッチング除去してしまう場合がある。そ
こで、本実施の形態５においては、絶縁膜２５ａをフォ
トレジスト膜２０ｃによって保護した状態でエッチング
処理を行うことにより、上記問題を生じることがなく、
ゲート部３の上面を半導体基板１Ｓの上面と同等または
高く構造とすることができる。したがって、半導体装置
の信頼性を向上させることができ、かつ、ソース領域の
浅い接合が可能となる。その後、フォトレジスト膜２０
ｃを除去した後、前記実施の形態１、５と同様にしてト
レンチパワートランジスタを製造する。

【００５４】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。

【００５５】例えばパワートランジスタ以外にも、トレ
ンチゲート構造を有するＩＧＢＴ（Insulated Gate Bip
olar Transistor ）等にも本発明を適用することが可能
である。

【００５６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＤＣ−
ＤＣコンバータ回路に適用した場合について説明した
が、それに限定されるものではなく、他の半導体装置に
も適用できる。

【００５７】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【００５８】(1).本発明によれば、ドレイン領域が形成
される溝底部側のゲート絶縁膜の厚さを、チャネル領域
が形成される溝側面側のゲート絶縁膜よりも相対的に厚
く形成したことにより、トレンチパワートランジスタの
ゲート・ドレイン間容量を低減させることが可能とな
る。したがって、トレンチパワートランジスタのスイッ
チング速度を向上させることが可能となる。

【００５９】(2).本発明によれば、チャネル領域が形成
される溝側面側のゲート絶縁膜の厚さを、ドレイン領域
が形成される溝底部側のゲート絶縁膜の厚さよりも相対
的に薄くしたことにより、トレンチパワートランジスタ
の駆動能力を向上させることが可能となる。

【００６０】(3).本発明によれば、ゲート絶縁膜を形成
した後に、その表面に化学的気相成長法によって絶縁膜
を形成することにより、溝内における絶縁膜の被覆性を
向上させることができるので、トレンチパワートランジ
スタのゲート絶縁耐圧を向上させることが可能となる。
したがって、トレンチパワートランジスタの信頼性を向
上させることが可能となる。

【００６１】(4).本発明によれば、ゲート部の上面高さ
を、半導体基板の主面よりも高くすることにより、ゲー
ト部がソース領域から外れるソースオフセットを防止で
き、ソース領域の設定制御を向上させることができるの
で、トレンチパワートランジスタのソース領域の接合深
さを浅くすることが可能となる。したがって、トレンチ
パワートランジスタの性能を向上させることが可能とな
る。

【００６２】(5).本発明によれば、ゲート部を形成した
後に、ソース領域およびチャネル領域を形成するための
不純物の導入処理を行うことにより、トレンチパワート
ランジスタのソース領域およびチャネル領域の設定制御
性を向上させることが可能となる。このため、トレンチ
パワートランジスタのソース領域の接合深さを浅くする
ことが可能となる。したがって、トレンチパワートラン
ジスタの性能を向上させることが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体装置を構成
する半導体チップの平面図である。

【図２】図１の領域Ａの拡大平面図である。

【図３】図２のＢ−Ｂ線の部分断面図である。

【図４】トレンチパワートランジスタおよびそれに付随
する保護ダイオードを示す回路図である。

【図５】（ａ）は、本発明の技術思想を用いたＤＣ−Ｄ
Ｃコンバータ回路の回路図、（ｂ）はＤＣ−ＤＣコンバ
ータ回路を構成する各トレンチパワートランジスタのス
イッチ動作の説明図である。

【図６】図１〜図３の半導体装置の製造工程中における
要部断面図である。

【図７】図６に続く半導体装置の製造工程中における要
部断面図である。

【図８】（ａ）は図７に続く半導体装置の製造工程中に
おける要部断面図、（ｂ）は（ａ）の溝部分の拡大断面
図である。

【図９】（ａ）は図８に続く半導体装置の製造工程中に
おける要部断面図、（ｂ）は（ａ）の溝部分の拡大断面
図である。

【図１０】（ａ）は図９に続く半導体装置の製造工程中
における要部断面図、（ｂ）は（ａ）の溝部分の拡大断
面図である。

【図１１】（ａ）は図１０に続く半導体装置の製造工程
中における要部断面図、（ｂ）は（ａ）の溝部分の拡大
断面図である。

【図１２】（ａ）は図１１に続く半導体装置の製造工程
中における要部断面図、（ｂ）は（ａ）の溝部分の拡大
断面図である。

【図１３】（ａ）は図１２に続く半導体装置の製造工程
中における要部断面図、（ｂ）は（ａ）の溝部分の拡大
断面図である。

【図１４】（ａ）は図１３に続く半導体装置の製造工程
中における要部断面図、（ｂ）は（ａ）の溝部分の拡大
断面図である。

【図１５】（ａ）は図１４に続く半導体装置の製造工程
中における要部断面図、（ｂ）は（ａ）の溝部分の拡大
断面図である。

【図１６】（ａ）は図１５に続く半導体装置の製造工程
中における要部断面図、（ｂ）および（ｃ）は（ａ）の
溝部分の拡大断面図である。

【図１７】（ａ）は図１６に続く半導体装置の製造工程
中における要部断面図、（ｂ）および（ｃ）は（ａ）の
溝部分の拡大断面図である。

【図１８】図１７に続く半導体装置の製造工程中におけ
る要部断面図である。

【図１９】図１〜図３の半導体装置の孔および半導体領
域の製造工程中における要部断面図である。

【図２０】図１９に続く半導体装置の製造工程中におけ
る要部断面図である。

【図２１】図２０に続く半導体装置の製造工程中におけ
る要部断面図である。

【図２２】図２１に続く半導体装置の製造工程中におけ
る要部断面図である。

【図２３】本発明の他の実施の形態である半導体装置の
製造工程中における要部断面図である。

【図２４】図２３に続く半導体装置の製造工程中におけ
る要部断面図である。

【図２５】図２４に続く半導体装置の製造工程中におけ
る要部断面図である。

【図２６】図２５に続く半導体装置の製造工程中におけ
る要部断面図である。

【図２７】図２６に続く半導体装置の製造工程中におけ
る要部断面図である。

【図２８】図２７に続く半導体装置の製造工程中におけ
る要部断面図である。

【図２９】図２８に続く半導体装置の製造工程中におけ
る要部断面図である。

【図３０】図２９に続く半導体装置の製造工程中におけ
る要部断面図である。

【図３１】本発明の他の実施の形態である半導体装置の
製造工程中における要部断面図である。

【図３２】図３１に続く半導体装置の製造工程中におけ
る要部断面図である。

【図３３】図３２に続く半導体装置の製造工程中におけ
る要部断面図である。

【図３４】図３３に続く半導体装置の製造工程中におけ
る要部断面図である。

【図３５】図３４に続く半導体装置の製造工程中におけ
る要部断面図である。

【図３６】図３５に続く半導体装置の製造工程中におけ
る要部断面図である。

【図３７】図３６に続く半導体装置の製造工程中におけ
る要部断面図である。

【図３８】本発明の他の実施の形態である半導体装置の
製造工程中における要部断面図である。

【図３９】図３８に続く半導体装置の製造工程中におけ
る要部断面図である。

【図４０】図３９に続く半導体装置の製造工程中におけ
る要部断面図である。

【図４１】図４０に続く半導体装置の製造工程中におけ
る要部断面図である。

【図４２】図４１に続く半導体装置の製造工程中におけ
る要部断面図である。

【図４３】図４２に続く半導体装置の製造工程中におけ
る要部断面図である。

【図４４】本発明のさらに他の実施の形態である半導体
装置の製造工程中における要部断面図である。

【図４５】図４４に続く半導体装置の製造工程中におけ
る要部断面図である。

【符号の説明】

１半導体チップ１Ｓ半導体基板１ＳＡ半導体基体１ＳＢエピタキシャル層２ａ厚い絶縁膜２ａ１幅広部２ｂ厚い絶縁膜３ゲート部３ＧＬゲート配線４ドレイン領域５チャネル領域５ａｐ⁺型の半導体領域６ソース領域７溝８ゲート絶縁膜９ｐウエル１０保護ダイオード１０ａｎ⁺型の半導体領域１０ｂｐ型の半導体領域１１層間絶縁膜１２ａ配線１３ゲートガードリング１３ＧＬゲート配線１３ＧＰゲート電極１４ａ〜１４ｄコンタクトホール１５ソース配線１６孔１７表面保護膜１８ドレイン電極１９制御回路２０ａフォトレジスト膜２１絶縁膜２２耐酸化性絶縁膜２３厚い絶縁膜２４導体膜２５，２５ａ，２５ｂ絶縁膜２６絶縁膜ＱトレンチパワートランジスタＱM パワーＭＩＳＦＥＴＱA ，ＱB パワーＭＩＳＦＥＴＴトランスＣコンデンサＬコイル

───────────────────────────────────────────────────── フロントページの続き (72)発明者町田信夫東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体グループ内 (72)発明者大石健太郎東京都小平市上水本町五丁目22番１号株式会社日立超エル・エス・アイ・システムズ内

Claims

【特許請求の範囲】

【請求項１】（ａ）半導体基板に溝を形成する工程、
（ｂ）前記溝内に、溝の底部の方が溝の側面よりも相対
的に厚くなるようにゲート絶縁膜を形成する工程、
（ｃ）前記ゲート絶縁膜形成工程後に、前記溝内にゲー
ト部を形成する工程、（ｄ）前記ゲート部形成工程後
に、前記半導体基板にチャネル領域を形成するための不
純物を導入する工程、（ｅ）前記ゲート部形成工程後
に、前記半導体基板にソース領域を形成するための不純
物を導入する工程を有することを特徴とする半導体装置
の製造方法。
【請求項２】請求項１記載の半導体装置の製造方法に
おいて、前記半導体基板の製造工程においては、第１不
純物が含有された半導体基体の表面に、前記第１不純物
の濃度よりも低くなるように第２不純物が含有されたエ
ピタキシャル層を形成する工程を有することを特徴とす
る半導体装置の製造方法。
【請求項３】請求項１または２記載の半導体装置の製
造方法において、前記ゲート部の不純物濃度は、前記チ
ャネル領域およびソース領域の不純物濃度よりも高いこ
とを特徴とする半導体装置の製造方法。
【請求項４】請求項１、２または３記載の半導体装置
の製造方法において、前記（ａ）工程は、(a1)前記半導体基板の主面上に第１
絶縁膜を形成する工程、(a2)前記第１絶縁膜において前
記溝の形成領域を除去することにより開口部を形成する
工程、(a3)前記第１絶縁膜をマスクとして、前記開口部
から露出する半導体基板を削ることにより、前記溝を形
成する工程を有することを特徴とする半導体装置の製造
方法。
【請求項５】請求項４記載の半導体装置の製造方法に
おいて、前記溝の底部角に丸みをつける工程を有するこ
とを特徴とする半導体装置の製造方法。
【請求項６】請求項４または５記載の半導体装置の製
造方法において、前記（ａ）工程後、前記（ｂ）工程前
に、前記第１絶縁膜の開口部の寸法が、前記溝の寸法よ
りも大きくなるようにする工程を有することを特徴とす
る半導体装置の製造方法。
【請求項７】請求項６記載の半導体装置の製造方法に
おいて、前記（ｂ）工程は、(b1)前記溝の内面に第２絶縁膜を形
成する工程、(b2)前記第２絶縁膜の表面に耐酸化性を有
する第３絶縁膜を形成する工程、(b3)前記第３絶縁膜を
エッチバックすることにより、前記溝の側面に第３絶縁
膜を残す工程、(b4)前記半導体基板に酸化処理を施すこ
とにより、前記半導体基板において前記第３絶縁膜から
露出する領域に選択的に厚い絶縁膜を形成する工程、(b
5)前記第３絶縁膜を除去した後、前記第２絶縁膜を除去
する工程、(b6)前記第２絶縁膜の除去工程後、前記半導
体基板に対して酸化処理を施すことにより、前記第１絶
縁膜の開口部から露出する半導体基板の主面上および前
記溝の底部の方が溝の側面よりも相対的に厚くなるよう
なゲート絶縁膜を形成する工程を有し、前記（ｃ) 工程は、(c1)前記溝内および半導体基板の主
面上に導体膜を堆積する工程、(c2)前記導体膜をエッチ
バックすることにより、断面Ｔ字状の前記ゲート部を形
成する工程を有することを特徴とする半導体装置の製造
方法。
【請求項８】請求項７記載の半導体装置の製造方法に
おいて、前記(b6)工程後、前記ゲート絶縁膜の表面に化学的気相
成長法により絶縁膜を堆積する工程を有することを特徴
とする半導体装置の製造方法。
【請求項９】請求項４または５記載の半導体装置の製
造方法において、前記（ｂ）工程は、(b1)前記溝の内面に第２絶縁膜を形
成する工程、(b2)前記第２絶縁膜の表面に耐酸化性を有
する第３絶縁膜を形成する工程、(b3)前記第３絶縁膜を
エッチバックすることにより、前記溝の側面に第３絶縁
膜を残す工程、(b4)前記半導体基板に酸化処理を施すこ
とにより、前記半導体基板において第３絶縁膜から露出
する領域に選択的に厚い絶縁膜を形成する工程、(b5)前
記第３絶縁膜を除去した後、前記第２絶縁膜を除去する
工程、(b6)前記第２絶縁膜の除去工程後、前記第１絶縁
膜の開口部の寸法が、前記溝の寸法よりも大きくなるよ
うにした後、前記半導体基板に対して酸化処理を施すこ
とにより、前記第１絶縁膜の開口部から露出する半導体
基板の主面上および前記溝の底部の方が溝の側面よりも
相対的に厚くなるようなゲート絶縁膜を形成する工程を
有し、前記（ｃ) 工程は、(c1)前記溝内および半導体基板の主
面上に導体膜を堆積する工程、(c2)前記導体膜をエッチ
バックすることにより、断面Ｔ字状の前記ゲート部を形
成する工程を有することを特徴とする半導体装置の製造
方法。
【請求項１０】請求項９記載の半導体装置の製造方法
において、前記(b6)工程後、前記ゲート絶縁膜の表面に化学的気相
成長法により絶縁膜を堆積する工程を有することを特徴
とする半導体装置の製造方法。
【請求項１１】請求項１〜５のいずれか１項に記載
の半導体装置の製造方法において、前記（ｂ）工程は、(b1)前記溝の内面に第２絶縁膜を形
成する工程、(b2)前記第２絶縁膜の表面に耐酸化性を有
する第３絶縁膜を形成する工程、(b3)前記第３絶縁膜を
エッチバックすることにより、前記溝の側面に第３絶縁
膜を残す工程、(b4)前記半導体基板に酸化処理を施すこ
とにより、前記半導体基板において第３絶縁膜から露出
する領域に選択的に厚い絶縁膜を形成する工程、(b5)前
記第３絶縁膜を除去した後、前記第２絶縁膜を除去する
工程、(b6)前記第２絶縁膜の除去工程後、前記半導体基
板に対して酸化処理を施すことにより、前記ゲート絶縁
膜を形成する工程を有することを特徴とする半導体装置
の製造方法。
【請求項１２】請求項１１記載の半導体装置の製造方
法において、前記(b6)工程後、前記ゲート絶縁膜の表面に化学的気相
成長法により絶縁膜を堆積する工程を有することを特徴
とする半導体装置の製造方法。
【請求項１３】請求項１１または１２記載の半導体装
置の製造方法において、前記（ｃ) 工程は、(c1)前記溝内および半導体基板の主
面上に導体膜を堆積する工程、(c2)前記導体膜をエッチ
バックすることにより、断面棒状の前記ゲート部を形成
する工程を有することを特徴とする半導体装置の製造方
法。
【請求項１４】請求項１１または１２記載の半導体装
置の製造方法において、前記（ｃ）工程は、(c1)前記溝内および半導体基板の主
面上に、前記半導体基板の不純物濃度よりも高い不純物
濃度を有する導体膜を堆積する工程、(c2)前記導体膜を
エッチバックすることにより、断面棒状の前記ゲート部
を形成する工程、(c3)前記半導体基板に対して酸化処理
を施すことにより、前記断面棒状のゲート部の上部にキ
ャップ絶縁膜を形成する工程、(c4)前記キャップ絶縁膜
をマスクとして、そこから露出する半導体基板の主面部
を所定深さ分だけ削り、前記ゲート部の上部を半導体基
板の主面よりも突出させる工程を有することを特徴とす
る半導体装置の製造方法。
【請求項１５】請求項１１または１２記載の半導体装
置の製造方法において、前記（ｃ）工程は、(c1)前記溝内および半導体基板の主
面上に、前記半導体基板の不純物濃度よりも高い不純物
濃度を有する導体膜を堆積する工程、(c2)前記導体膜を
エッチバックすることにより、断面棒状の前記ゲート部
を形成する工程、(c3)前記半導体基板に対して酸化処理
を施すことにより、前記断面棒状のゲート部の上部にキ
ャップ絶縁膜を形成する工程、(c4)前記半導体基板の主
面上に前記キャップ絶縁膜を覆うマスクパターンを形成
した後、そのマスクパターンをマスクとして、そこから
露出する半導体基板の主面部を所定深さ分だけ削り、前
記ゲート部の上部を半導体基板の主面よりも突出させる
工程を有することを特徴とする半導体装置の製造方法。
【請求項１６】請求項１〜１５のいずれか１項に記載
の半導体装置の製造方法において、前記半導体基板に前記ゲート部を有する電界効果トラン
ジスタを形成した後、前記半導体基板の主面上に層間絶
縁膜を堆積する工程、前記層間絶縁膜および半導体基板に前記チャネル領域が
露出する第１の孔を穿孔する工程、前記第１の孔を通じて前記チャネル領域にそれを形成す
る不純物と同一導電型の不純物を相対的に高濃度となる
ように導入する工程と、前記層間絶縁膜に、前記孔を平面的に内包し、かつ、前
記孔よりも大径の第２の孔を前記半導体基板の主面のソ
ース領域が露出するように形成する工程、前記第１、第２の孔内に導体膜を埋め込むように堆積し
た後、これをパターニングすることにより配線を形成す
る工程を有することを特徴とする半導体装置の製造方
法。