JP2009152630A - 活性トレンチコーナおよび厚底の酸化物を備えたトレンチｍｉｓデバイス、ならびにこれを製造する方法 - Google Patents

活性トレンチコーナおよび厚底の酸化物を備えたトレンチｍｉｓデバイス、ならびにこれを製造する方法 Download PDF

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Abstract

【課題】ゲート・ドレイン間のキャパシタンスが低く、高周波性能がより良好なトレンチＭＯＳＦＥＴを提供する。
【解決手段】半導体基板の中に延在するトレンチ１０４の底部の少なくとも一部分に隣接したＮエピ領域１１６と、トレンチの側壁の少なくとも一部分に隣接したＰ導電型のボディ領域１１２とを備える。トレンチに形成された酸化物層の第１の区域１０６は、半導体デバイスのＮエピ領域の少なくとも一部分に隣接し、第２の区域１１０はボディ領域の少なくとも一部分に隣接する。第１の区域における酸化物層の厚さは第２の区域における酸化物層の厚さよりも厚く、第１及び第２区域の間の遷移領域１０８における酸化物層の厚さは、第１の区域から第２の区域へと徐々に薄くなり、第１の領域と第２の領域との間のＰＮ接合部１１４は、酸化物層の遷移領域に隣接したトレンチで終端をなす。
【選択図】図１０

Description

発明の分野
この発明は、トレンチ金属−絶縁体−半導体（ＭＩＳ）デバイスに関し、特に、高周波数動作に好適なトレンチＭＯＳＦＥＴに関する。
背景
いくつかの金属−絶縁体−半導体（ＭＩＳ）デバイスは、半導体基板（たとえば、シリコン）の面から下方向に延在するトレンチに位置するゲートを含む。このようなデバイスにおける電流の流れは、主として垂直であり、結果として、セルをより高密度に詰め込むことができる。その他の点はすべて同じであるので、こうすることにより電流が流れる能力が高められ、デバイスのオン抵抗が減じられる。ＭＩＳデバイスの一般的な範疇に含まれるデバイスには、金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）およびＭＯＳゲートサイリスタが含まれる。
トレンチＭＯＳＦＥＴは、たとえば、高い相互コンダクタンス（ｇｍ，ｍａｘ）および低い特定オン抵抗（Ｒｏｎ）でもって製作することができ、これらは、最適な線形信号増幅および切換にとって重要である。しかしながら、高周波数動作にとって最も重要な問題のうちの１つは、ＭＯＳＦＥＴ内部キャパシタンスの減少である。内部キャパシタンスは、ゲート・ドレイン間のキャパシタンス（Ｃｇｄ）を含み、フィードバックキャパシタンス（Ｃｒｓｓ）、入力キャパシタンス（Ｃｉｓｓ）および出力キャパシタンス（Ｃｏｓｓ）とも称される。
図１には、従来のｎ型トレンチＭＯＳＦＥＴ１０の断面図が示される。ＭＯＳＦＥＴ１０では、通常Ｎ＋基板（図示せず）上に成長したｎ型エピタキシャル（「Ｎ−エピ」）層１３は、ドレインである。Ｎ−エピ層１３は、軽くドープされた層、すなわちＮ−層であり得る。ｐ型ボディ領域１２は、Ｎ＋ソース領域１１からＮ−エピ層１３を分離する。電流は、トレンチ１９の側壁に沿って（破線で示される）チャネルを通って垂直に流れる。トレンチ１９の側壁および底部には、薄いゲート絶縁体１５（たとえば、二酸化ケイ素）が並ぶ。トレンチ１９には、ゲート１４を形成する導電性材料、たとえばドープされたポリシリコンが充填される。トレンチ１９はその中にゲート１４を含み、ホウ素燐ケイ酸ガラス（ＢＰＳＧ）であり得る絶縁層１６で覆われる。ソース領域１１とボディ領域１２との電気的接触は、典型的には金属または金属合金である導体１７でなされる。ゲート１４には、第３の次元において、図１の面の外側で接触する。
ＭＯＳＦＥＴ１０の重大な不利点は、ゲート１４とＮ−エピ層１３との間に形成される大きなオーバーラップ領域１８であり、これにより、薄いゲート絶縁体１５の一部分にドレイン動作電圧がかけられる。オーバーラップが大きいので、ＭＯＳＦＥＴのドレイン電圧定格が制限され、薄いゲート絶縁体１５に対する長期的な信頼性の問題が生じ、ＭＯＳＦＥＴ１０のゲート・ドレイン間のキャパシタンス、Ｃｇｄが大いに増す。トレンチ構造においては、Ｃｇｄは、従来の横型デバイスにおけるよりも大きく、ＭＯＳＦＥＴ１０の切換速度が制限され、このため、高周波数適用例におけるその使用が制限される。
この不利点に対処する１つの可能な方法が、上述の出願番号第０９／５９１，１７９号に記載され、図２に示される。図２には、トレンチ１９の底部近くにドープされていないポリシリコンプラグ２２を備えたトレンチＭＯＳＦＥＴ２０の断面図が示される。ＭＯＳＦＥＴ２０は、酸化物層２１によってトレンチ１９の底部から、および酸化物層２３によってゲート１４から絶縁されるポリシリコンプラグ２２を除いては、図１のＭＯＳＦＥＴ１０に類似している。酸化物層２１、ポリシリコンプラグ２２および酸化物層２３がサンドイッチ状であることは、ゲート１４とＮ−エピ層１３との間の距離を広げるのに役立ち、これによりＣｇｄが減じられる。
しかしながら、いくつかの状況では、高周波数適用例に対してＣｇｄを最小限にするために、トレンチ１９の底部においてドープされていないポリシリコンよりもさらに絶縁性の高い材料を有することが望ましい場合がある。
この問題に対処する１つの可能な方法が、上述の出願番号第０９／９２７，３２０号に記載され、図３に示される。図３には、トレンチ１９の底部近くに厚い絶縁層３１を備えたトレンチＭＯＳＦＥＴ３０の断面図が示される。ＭＯＳＦＥＴ３０は、図１のＭＯＳＦＥＴ１０および図２のＭＯＳＦＥＴ２０に類似している。しかしながら、ＭＯＳＦＥＴ３０においては、トレンチ１９の側壁のみに薄いゲート絶縁体１５（たとえば、二酸化ケイ素）が並ぶ。図１のＭＯＳＦＥＴ１０とは異なり、厚い絶縁層３１（たとえば、二酸化ケイ素）は、図３のＭＯＳＦＥＴ３０のトレンチ１９の底部に並ぶ。厚い絶縁層３１は、Ｎ−エピ層１３からゲート１４を分離する。これにより、図１におけるように、薄いゲート絶縁体１５のみがＮ−エピ層１３（ドレイン）からゲート１４を分離するときに生じる問題が回避される。厚い絶縁層３１は、図２に示されるポリシリコンプラグ２２で得られる以上に有効な絶縁体を提供する。厚い絶縁層３１は、図２のＭＯＳＦＥＴ２０に比べて、ＭＯＳＦＥＴ３０のゲート・ドレイン間のキャパシタンス、Ｃｇｄを減ずる。
図３の解決策として、ボディ領域１２と厚い絶縁層３１との間に薄いゲート酸化物領域２４を有する。これは、ボディ領域１２の底界面および厚い絶縁層３１の上部端縁が自己整合しないからである。ボディ領域１２が、厚い絶縁層３１の上部端縁を通り過ぎて延在する場合、ＭＯＳＦＥＴ３０は、高いオン抵抗、Ｒｏｎ、および高いしきい値電圧を有し得る。このような整合は製造中に制御するのが難しいので、十分なプロセスマージンは、薄いゲート酸化物領域２４における十分なゲート・ドレイン間のオーバーラップにつながるおそれがある。薄いゲート領域２４はまた、図２のＭＯＳＦＥＴ２０において、ボディ領域１２とポリシリコンプラグ２２との間に延在する。したがって、Ｃｇｄは、依然として、高周波数適用例に対して問題となる可能性がある。したがって、ゲート・ドレイン間のキャパシタンス、Ｃｇｄが低く、高周波数性能がより良好なトレンチＭＯＳＦＥＴが望ましい。
概要
この発明に従って、金属−絶縁体−半導体（ＭＩＳ）デバイスは、基板の面から基板の中に延在するトレンチを含む半導体基板を含む。第１の導電型のソース領域は、トレンチの側壁および基板の面に隣接する。第１の導電型とは反対の第２の導電型のボディ領域は、ソース領域とトレンチの側壁とトレンチの底面の第１の部分とに隣接する。第１の導電型のドレイン領域は、ボディ領域とトレンチの底面の第２の部分とに隣接する。トレンチには、少なくともボディ領域に接する側壁に沿って、かつ少なくともボディ領域に接する底面の第１の部分に沿って、第１の絶縁層が並ぶ。トレンチにはまた、トレンチの底面の第２の部分に沿って、第２の絶縁層が並ぶ。第２の絶縁層は第１の絶縁層に結合され、第２の絶縁層は第１の絶縁層よりも厚い。
このようなＭＩＳデバイスのための製作プロセスの具体的な実施例においては、側壁、コーナ面および中心底面を含むトレンチが基板に形成される。厚い絶縁層は、中心底面上に堆積される。薄い絶縁層は、側壁およびコーナ面上に形成される。ゲートは、コーナ面の少なくとも一部分に沿って活性コーナ領域を形成するために、厚い絶縁層のまわりおよびその上方に、ならびにトレンチにおける薄い絶縁層に隣接して、形成される。
一実施例では、厚い絶縁層はマスク層を用いて堆積され、このマスク層が堆積し、エッチングされてトレンチの底面の中心部分を露出する。厚い絶縁層が堆積され、エッチングされて側壁上にマスク層の露出した部分を形成し、トレンチの底面の中心部分上に厚い絶縁層の一部分を残す。マスク層が除去され、トレンチの側壁および中心面を露出するが、トレンチの底面の中心部分上の厚い絶縁層の部分は残す。
厚い絶縁層は、トレンチの底部におけるドレイン導電性領域からトレンチゲートを分離し、活性コーナ領域は、薄いゲート絶縁体領域におけるゲート・ドレイン間のオーバーラップを最小限にする。これにより、結果として、ゲート・ドレイン間のキャパシタンスが減じられ、この発明に従ったＭＩＳデバイス、たとえばトレンチＭＯＳＦＥＴが高周波数適用例に好適なものとなる。
代替的な実施例では、トレンチには酸化物層が並ぶ。酸化物層は、第１の区域、第２の区域、および上述の第１の区域と第２の区域との間の遷移領域を含む。第１の区域は、デバイスのドレイン領域の少なくとも一部分に隣接し、第２の区域は、デバイスのボディ領域の少なくとも一部分に隣接する。上述の第１の区域における酸化物層の厚さは、第２の区域における上述の酸化物層の厚さよりも厚い。遷移領域における酸化物層の厚さは、第１の区域から第２の区域へと徐々に薄くなる。ボディ領域とドレイン領域との間のＰＮ接合部は、上述の酸化物層の上述の遷移領域に隣接したトレンチで終端をなす。
この発明は、以下の説明および添付の図面を参照することにより、よりよく理解される。添付の図面においては、同様または類似の特徴には、典型的には同じ参照番号が付される。
従来のトレンチＭＯＳＦＥＴを示す断面図である。 トレンチの底部にポリシリコンプラグを備えたトレンチＭＯＳＦＥＴを示す断面図である。 トレンチの底部に厚い絶縁層を備えたトレンチＭＯＳＦＥＴを示す断面図である。 この発明に従ったトレンチＭＯＳＦＥＴの一実施例を示す断面図である。 この発明に従ったトレンチＭＯＳＦＥＴを製作するためのプロセスの一実施例を示す断面図である。 この発明に従ったトレンチＭＯＳＦＥＴを製作するためのプロセスの一実施例を示す断面図である。 この発明に従ったトレンチＭＯＳＦＥＴを製作するためのプロセスの一実施例を示す断面図である。 この発明に従ったトレンチＭＯＳＦＥＴを製作するためのプロセスの一実施例を示す断面図である。 この発明に従ったトレンチＭＯＳＦＥＴを製作するためのプロセスの一実施例を示す断面図である。 この発明に従ったトレンチＭＯＳＦＥＴを製作するためのプロセスの一実施例を示す断面図である。 この発明に従ったトレンチＭＯＳＦＥＴを製作するためのプロセスの一実施例を示す断面図である。 この発明に従ったトレンチＭＯＳＦＥＴを製作するためのプロセスの一実施例を示す断面図である。 この発明に従ったトレンチＭＯＳＦＥＴを製作するためのプロセスの一実施例を示す断面図である。 この発明に従ったトレンチＭＯＳＦＥＴを製作するためのプロセスの一実施例を示す断面図である。 この発明に従ったトレンチＭＯＳＦＥＴを製作するためのプロセスの一実施例を示す断面図である。 この発明に従ったトレンチＭＯＳＦＥＴを製作するためのプロセスの一実施例を示す断面図である。 この発明に従ったトレンチＭＯＳＦＥＴを製作するためのプロセスの一実施例を示す断面図である。 この発明に従ったトレンチＭＯＳＦＥＴを製作するためのプロセスの一実施例を示す断面図である。 この発明に従ったトレンチＭＯＳＦＥＴを製作するためのプロセスの一実施例を示す断面図である。 この発明に従ったトレンチＭＯＳＦＥＴを製作するためのプロセスの一実施例を示す断面図である。 この発明に従ったトレンチＭＯＳＦＥＴの代替的な実施例を示す断面図である。 この発明に従ったトレンチＭＯＳＦＥＴの代替的な実施例を示す断面図である。 さらに別の代替的な実施例の製作中の断面図である。 図８の実施例の３つの変形を示す図である。 図８の実施例の３つの変形を示す図である。 図８の実施例の３つの変形を示す図である。 図８の完成したＭＩＳデバイスを示す断面図である。
発明の説明
図４には、この発明に従ったトレンチＭＯＳＦＥＴ４０の一実施例の断面図が示される。ＭＯＳＦＥＴ４０においては、Ｎ−層であり得、Ｎ＋基板（図示せず）上に通常成長するｎ型エピタキシャル（「Ｎ−エピ」）層１３はドレインである。ｐ型ボディ領域１２は、Ｎ＋ソース領域１１からＮ−エピ層１３を分離する。ボディ領域１２は、トレンチ１９の側壁に沿って、コーナ領域２５を通り過ぎ、トレンチ１９の底部に部分的に長く拡散される。電流は、側壁に沿って（破線で示される）チャネルを通って垂直に流れ、トレンチ１９のコーナ領域２５の周りを通る。
トレンチ１９の側壁およびコーナ領域２５には、薄いゲート絶縁体１５（たとえば、二酸化ケイ素）が並ぶ。酸化プラグ３３はトレンチ１９の底部の中心に位置する。トレンチ１９には、ゲート１４を形成する導電性材料、たとえばドープされたポリシリコンが充填される。ゲート１４は、酸化プラグ３３とゲート絶縁体１５との間で、トレンチ１９のコーナ領域２５へと延在する。トレンチ１９は、そこにゲート１４および酸化プラグ３３を含み、ホウ素燐ケイ酸ガラス（ＢＰＳＧ）であり得る絶縁層１６で覆われる。ソース領域１１およびボディ領域１２への電気的接触は、典型的には金属または金属合金である導体１７でなされる。ゲート１４には、第３の次元において、図４の面の外側で接触する。
図４のトレンチＭＯＳＦＥＴは酸化プラグ３３を用いて、Ｎ−エピ層１３からゲート１４を分離し、これにより、ゲート・ドレイン間のキャパシタンス、Ｃｇｄを減ずる。コー
ナ領域２５の周りでトレンチの底部へとチャネルを延在させることにより、薄いゲート酸化物領域（すなわち、図３における薄いゲート酸化物領域２４を参照）におけるゲート・ドレイン間の著しいオーバーラップを防ぐ。というのも、ボディ領域１２の拡散は、コーナ領域２５を介して非常によく制御することができるからである。横方向の拡散は縦方向の拡散よりも６〜１０倍遅いので、ボディ領域１２とＮ−エピ層１３との間のｐｎ接合を、薄いゲート絶縁体１５と酸化プラグ３３との間の遷移と一致させることができる。したがって、酸化プラグ３３および活性コーナ領域２５は、オン抵抗、Ｒｏｎへの影響を最低限にしつつゲート・ドレイン間のキャパシタンス、Ｃｇｄを最小限にし、高周波数適用例に対して有用なトレンチＭＯＳＦＥＴ４０をもたらす。
図５Ａ〜図５Ｐには、この発明に従ったトレンチＭＯＳＦＥＴ、たとえば図４のＭＯＳＦＥＴ４０を製作するためのプロセスの一実施例を例示する断面図が示される。図５Ａに図示のとおり、このプロセスは、大量にドープされたＮ＋基板（図示せず）上に成長した軽くドープされたＮ−エピ層４１３（典型的には、約８μｍの厚さ）から始まる。パッド酸化物４５０（たとえば、１００〜２００Å）を、ドライ酸化により、９５０℃で、１０分間、Ｎ−エピ層４１３上で熱成長させる。図５Ｂに図示のとおり、窒化物層４５２（たとえば、２００〜３００Å）を、化学気相成長（ＣＶＤ）によりパッド酸化物４５０上で堆積させる。図５Ｃに図示のとおり、窒化物層４５２およびパッド酸化物４５０をパターニングして、トレンチ４１９を配置すべき開口部４５３を形成する。トレンチ４１９は、典型的にはドライプラズマエッチング、たとえば反応性イオンエッチング（ＲＩＥ）を用いて、開口部４５３を通してエッチングされる。トレンチ４１９は、約０．５〜１．２μｍの幅、および約１〜２μｍの深さであり得る。
第２のパッド酸化物４５４（たとえば、１００〜２００Å）は、図５Ｄに示されるように、トレンチ４１９の側壁および底部上で熱成長させられる。厚い窒化物層４５６（たとえば、１０００〜２０００Å）は、図５Ｅに示されるように、ＣＶＤにより、トレンチ４１９の側壁および底部上、ならびに窒化物層４５２の上部上に、等角に堆積される。窒化物層４５６は、パッド酸化物４５０にわたって窒化物層４５６に対する高い選択性を有するエッチャントを用いる、方向性のあるドライプラズマエッチング、たとえばＲＩＥを用いてエッチングされる。窒化物エッチングは、トレンチ４１９の側壁に沿って窒化物層４５６のスペーサを残すが、図５Ｆに示されるように、トレンチ４１９の中心底部分におけるパッド酸化物４５４を露出する。パッド酸化物４５０の上部から窒化物層４５２を除去する程度にまで窒化物層４５６を過度にエッチングし得ることが可能である。
図５Ｇに図示のとおり、次いで、厚い絶縁層４３３（たとえば、２〜４μｍ）を堆積させる。堆積プロセスが、ＣＶＤなどの従来の堆積技術に従って、非等角となるように選ばれて、トレンチ４１９を充填し、Ｎ−エピ層４１３の上面上にオーバーフローする。厚い絶縁層４３３は、たとえば、低温酸化物（ＬＴＯ）、燐ケイ酸ガラス（ＰＳＧ）、ＢＰＳＧまたは別の絶縁材料であり得る。
絶縁層４３３は、窒化物層４５６にわたって絶縁層４３３に対する高い選択性を有するエッチャントを用いて、典型的にはウェットエッチングを行なうことにより、エッチバックされる。絶縁層４３３は、図５Ｈに示されるように、ほんの約０．１〜０．２μｍだけがトレンチ４１９に残るまで、トレンチ４１９にエッチバックされる。
窒化物層４５６は、絶縁層４３３にわたって窒化物層４５６に対する高い選択性を有するエッチャントを用いて、典型的にはウェットエッチングを行なうことにより、除去される。パッド酸化物４５０もまた、典型的にはウェットエッチングにより除去される。このウェットエッチングは、わずかであるが、絶縁層４３３の重要でない部分を除去し、図５Ｉに示される構造を残す。
いくつかの実施例では、ほぼ５００Åの犠牲ゲート酸化物（図示せず）を、ドライ酸化により、１０５０℃で、２０分間、熱成長させ、ウェットエッチングにより除去してトレンチ４１９の側壁を清浄にすることができる。このような犠牲ゲート酸化物のウェットエッチングを短くしておくことにより、絶縁層４３３のエッチングを最小限にする。
図５Ｊに図示のとおり、次いで、薄いゲート絶縁体４１５（たとえば、約３００〜１０００Å厚）がトレンチ４１９の側壁およびＮ−エピ層４１３の上面上に形成される。薄いゲート絶縁体４１５は、たとえば、ドライ酸化を用いて、１０５０℃で、２０分間熱成長させられる二酸化ケイ素層であり得る。
図５Ｋに図示のとおり、導電性材料４５６を、ＣＶＤによって、ことによると低圧ＣＶＤ（ＬＰＣＶＤ）によって堆積させて、トレンチ４１９を充填し、薄いゲート絶縁体４１５の最上面を通り過ぎてオーバーフローする。導電性材料４５６は、たとえば、in-situドープされたポリシリコン、もしくは、その後に注入およびアニールされるドープされていないポリシリコン層、または代替的な導電性材料であり得る。導電性材料４５６は、材料４５６の上面がほぼＮ−エピ層４１３の上部の高さになるまで、典型的には反応性イオンエッチングを用いてエッチングされ、これにより、図５Ｌに示されるゲート４１４を形成する。ｎ型ＭＯＳＦＥＴでは、ゲート４１４は、たとえば、ドーピング濃度が１０２０ｃｍ−３であるポリシリコン層であり得る。いくつかの実施例では、導電性材料４５６は、トレンチ４１９の上部を通り過ぎてエッチングされ得、これにより、ゲート４１４に窪みを設けて、ゲート・ソース間のオーバーラップキャパシタンスを最小限にし得る。
公知の注入および拡散プロセスを用いて、Ｐ型ボディ領域４１２が、図５Ｍに示されるように、Ｎ−エピ層４１３に形成される。ボディ領域４１２は、ｐ型ボディ領域４１２とＮ−エピ層４１３の残りの部分との間のＰＮ接合部が厚い絶縁層４３３と薄いゲート絶縁体４１５との間の界面近くに位置するように拡散される。この界面は、トレンチ４１９の底部に沿った位置に生じ、ここでは、ボディ領域４１２の拡散は、Ｎ−エピ層４１３へのより深い垂直な拡散ではなく、トレンチ４１９下での横方向の拡散により左右され、ボディ領域４１２の拡散をより制御しやすくする。
公知の注入および拡散プロセスを用いて、Ｎ＋ソース領域４１１が、図５Ｎに示されるように、Ｎ−エピ層４１３に形成される。
図５Ｏに図示のとおり、絶縁層４１６は、ホウ素燐ケイ酸ガラス（ＢＰＳＧ）であり得、Ｎ−エピ層４１３の面およびゲート４１４の面上に、ＣＶＤによって堆積される。絶縁層４１６は、典型的にはドライエッチングを用いてエッチングされて、図５Ｐに示されるように、ｐ型ボディ領域４１２およびＮ＋ソース領域４１１の部分を露出する。ボディ領域４１２およびソース領域４１１への電気的接触は、典型的には（たとえば、物理蒸着法により）堆積された金属または金属合金である導体４１７でなされる。ゲート４１４への電気的接触は、第３の次元において、図５Ｐの面の外側でなされる。ドレイン（図示せず）への電気的接触は、Ｎ−エピ層４１３を上に成長させるＮ＋基板（図示せず）の反対側の面になされる。
したがって、この方法により、厚い絶縁層４３３をトレンチ４１９の底部の中心に位置決めして組込んで、不所望な影響または製造に関する問題を最小限にしつつＣｇｄを減ずることが可能となる。たとえば、トレンチ４１９の凹状底部において厚い酸化物を成長させることによるストレス影響が、酸化物を熱成長させるのではなく、堆積させることにより避けられる。加えて、コーナ領域２５（すなわち、ＭＯＳＦＥＴチャネルの一部）を活性に保つことにより、ＭＯＳＦＥＴ３０の薄いゲート酸化物領域２４（図３を参照）にお
けるゲート・ドレイン間のオーバーラップを防ぐ。これにより、Ｃｇｄが最小限にされる。
図６には、この発明に従ったトレンチＭＯＳＦＥＴ６０の代替的な実施例の断面図が示される。ＭＯＳＦＥＴ６０には、図４のＭＯＳＦＥＴ４０との多くの類似点がある。特に、トレンチ１９の側壁およびコーナ領域２５には薄いゲート絶縁体１５が並び、酸化プラグ３３はトレンチ１９の底部の中心に位置する。しかしながら、図６においては、ボディ領域１２とＮ−エピ層１３との間のＰＮ接合部は、図４のＭＯＳＦＥＴ４０におけるように酸化プラグ３３と薄いゲート絶縁体１５との間の界面に近接するようには配置されない。実際には、ボディ領域１２とＮ−エピ層１３との間のＰＮ接合部の位置を変えることができる。図５Ｍを参照して上述されるように、ボディ領域４１２は、公知の注入および拡散技術を用いて形成される。図６のＭＯＳＦＥＴ６０の構造は、ボディ領域１２が酸化プラグ３３の界面に達する前に拡散が止まるようボディ領域１２の拡散に関連付けられる拡散条件を変えることにより、製作することができる。
図６のＭＯＳＦＥＴ６０は、図１のＭＯＳＦＥＴ１０、図２のＭＯＳＦＥＴ２０および図３のＭＯＳＦＥＴ３０に比べて、低いゲート・ドレイン間のキャパシタンス、Ｃｇｄを示す。図１のＭＯＳＦＥＴ１０は、オーバーラップ領域１８全体にわたる薄いゲート絶縁体１５のために、大きなＣｇｄを有する。図２のＭＯＳＦＥＴ２０および図３のＭＯＳＦＥＴ３０は、薄いゲート酸化物領域２４全体にわたる薄いゲート絶縁体１５のために、大きなＣｇｄを有する。というのも、領域２４が、垂直拡散の急速な性質のために、広範である可能性があるからである。しかしながら、図６のＭＯＳＦＥＴ６０における薄いゲート酸化物領域２４の範囲を最小限にすることができる。というのも、薄いゲート酸化物領域２４におけるボディ領域１２の拡散は、Ｎ−エピ層１３へのより深い垂直な拡散ではなく、トレンチ１９下での横方向の拡散により左右されるからである。
図７には、この発明に従ったトレンチＭＯＳＦＥＴ７０の代替的な実施例の断面図が示される。ＭＯＳＦＥＴ７０には、図４のＭＯＳＦＥＴ４０との多くの類似点がある。特に、トレンチ１９の側壁およびコーナ領域２５には薄いゲート絶縁体１５が並び、酸化プラグ３３はトレンチ１９の底部の中心に位置する。図４のＭＯＳＦＥＴ４０では、酸化プラグ３３は、トレンチ１９の底部における蓄積層での広がり抵抗が増すので、ＭＯＳＦＥＴ４０のオン抵抗（Ｒｏｎ）を増し得る。しかしながら、図７のＭＯＳＦＥＴ７０は、トレンチ１９の底部に高濃度のドーピング領域７３を含み、これにより、電流をより有効に拡げることが容易となり、ボディ領域１２のピンチング（pinching）を最小限にする。高濃度のドーピング領域７３はまた、図５Ｍに示される拡散プロセス中に、ｐ型ボディ領域４１２とＮ−エピ層４１３との間のＰＮ接合部を厚い絶縁層４３３の端縁に自己整合させるのにも役立つ。大量にドープされた領域７３がＮ−エピ層１３に形成される。大量にドープされた領域７３は、トレンチ１９が図５Ｃに示されるようにエッチングされた後、パッド酸化物４５４が図５Ｄに示されるように形成された後、または窒化物層４５６が図５Ｆに示されるようにエッチングされた後に、砒素またはリンなどのｎ型ドーパントを注入することにより作られ得る。したがって、酸化プラグ３３はゲート・ドレイン間のキャパシタンス、Ｃｇｄを最小限にし、大量にドープされた領域７３はオン抵抗、Ｒｏｎを最小限にして、高周波数適用例に十分に適したトレンチＭＯＳＦＥＴ７０をもたらす。
上述のように、トレンチの底部におけるゲート酸化物層の厚い区域と薄い区域との間に遷移を位置決めすると、この遷移をボディ領域とＮ−エピ領域との間の接合部と整合させる際に有利である。というのも、ボディ領域が、垂直方向の場合よりもゆっくりと横方向に拡散するからである。この発明に従った別の変形例では、この整合は、ゲート酸化物層の厚い区域と薄い区域との間に段階的な遷移を形成することにより、さらに向上する。
このプロセスは、図５Ｆに図示されるステップを通じて上述されるプロセスと同一であり得、窒化物エッチングにより、トレンチ４１９の側壁に沿って窒化物マスク層４５６のスペーサが残され、トレンチ４１９の中心底部分におけるパッド酸化物４５４が露出される。しかしながら、次のステップでは、厚い絶縁層をたとえばＣＶＤによって堆積させるのではなく、厚い酸化物層を熱プロセスによって成長させる。これがなされると、熱酸化物はシリコンの一部を消費し、これにより窒化物層の端縁をアンダーカットし、窒化物層をトレンチの面から「リフトオフ（lift off）」させる。これにより、半導体デバイスの上面上にフィールド酸化物領域を作るためにしばしば用いられる従来のＬＯＣＯＳ（選択酸化法）プロセスにおける「バーズビーク」に類似した構造が形成される。
図８には、熱酸化物層８２をトレンチ４１９の底部に成長させた後の構造が示される。この構造は図９Ａにおいて詳細に示される。熱酸化物層８２の端縁は窒化物層４５６の下に突き出ており、この結果、傾斜するかまたは先細になる。
窒化物層の厚さを変えることにより、酸化物層の端縁を異なった位置に位置決めすることが可能となる。図９Ａには比較的厚い窒化物層４５６が示され、これのために、酸化物層８２の端縁はトレンチ４１９の底部上に位置する。図９Ｂにはより薄い窒化物層８４が示され、酸化物層８２の端縁は本質的にトレンチ４１９のコーナに位置する。図９Ｃにはさらに薄い窒化物層８６が示され、酸化物層８２の端縁はトレンチ４１９の側壁上に位置する。
類似の態様では、酸化物層の端縁は、窒化物層の厚さを変えることにより、さまざまな中間点に位置決めされ得る。窒化物層の厚さは、トレンチ４１９の幅または深さとは無関係である。たとえば、窒化物層が１，５００〜２，０００Å厚の範囲である場合、酸化物層８２の端縁は、トレンチ４１９の底部上に位置することとなる可能性が高い（図９Ａ）。窒化物層が５００Å厚以下である場合、酸化物層８２の端縁は、典型的には、トレンチ４１９の側壁上に位置することとなる（図９Ｃ）。
たとえば、１，０００〜１，２００℃の温度で、２０分から１時間、シリコン構造を加熱することにより、酸化物層８２を成長させ得る。
熱酸化物層を成長させた後、窒化物エッチャントでエッチングすることにより窒化物層を除去し得る。窒化物をすべて確実に除去するために、たとえば１，０００℃で、５〜１０分間、別のアニールを実行して残留する窒化物をいずれも酸化し得、このアニールの後に酸化物エッチングを続け得る。酸化物エッチングにより酸化窒化物がいずれも除去されるが、酸化物層８２の大部分は除去されない。
次いで、ゲート酸化物層を成長させ得、トレンチにポリシリコンなどのゲート材料を充填し得、上述され、図５Ｉ〜図５Ｐに図示される他のステップを実行し得る。図５Ｍに関連して、Ｐ型ドーパントの拡散は、酸化物層の厚さが次第に薄くなる「バーズビーク」面積内のどこかでＰ−ボディ４１２とＮ−エピ領域４１３との間のＰＮ接合部がトレンチと交差するように、制御される。したがって、ＰＮ接合部は特定の地点に位置する必要がない。
図１０には、この発明のこの実施例に従って製作されるＭＯＳＦＥＴ１００が示される。ＭＯＳＦＥＴ１００には、酸化物層が並ぶトレンチ１０４において位置決めされるゲート電極１０２が含まれる。ゲート電極１０２の上面は、トレンチ１０４に埋込まれる。酸化物層はこの発明に従って形成される厚い区域１０６を含み、この厚い区域１０６は、一般的にトレンチ１０４の底部に位置し、比較的薄い区域１１０がトレンチ１０４の側壁に隣接する。厚い区域１０６と薄い区域１１０との間には遷移領域１０８があり、酸化物層
の厚さは厚い区域１０６から薄い区域１１０へと徐々に薄くなる。ＭＯＳＦＥＴ１００はまた、Ｎ−エピ領域１１６とのＰＮ接合部１１４を形成するＰ−ボディ領域１１２を含む。ＰＮ接合部１１４は遷移領域１０８においてトレンチ１０４と交差する。上述のように、遷移領域１０８の位置は、ＭＯＳＦＥＴ１００の製作中に窒化物層の厚さを変えることにより変更することができる。
ＭＯＳＦＥＴ１００はまた、Ｎ＋ソース領域１１８と、ゲート電極１０２の上に重なる厚い酸化物層１２０と、Ｐ−ボディ領域１１２およびＮ＋ソース領域１１８を電気的に接触させる金属層１２２とを含む。破線で示されるように、ＭＯＳＦＥＴ１００は、トレンチ１０４の底部に大量にドープされた領域７３を含み得る。大量にドープされた領域７３は、トレンチが図５Ｃに示されるように形成された後、パッド酸化物が図５Ｄに示されるように形成された後、または窒化物層が図５Ｆに示されるようにエッチングされた後に、砒素またはリンなどのｎ型ドーパントを注入することにより作られ得る。
この実施例に従ったデバイスを製作することにより、Ｐ−ボディ領域とＮ−エピとの間のＰＮ接合部の位置決めにおける誤差範囲をより大きくすることが可能となる。図４に示されるＭＯＳＦＥＴ４０と比べて、たとえば、ボディ−ドレイン接合部は、酸化プラグ３３の鋭い端縁に正確に位置決めされる必要はない。加えて、ＭＯＳＦＥＴの破壊特性を向上させる。というのも、チャネル領域近くのゲート酸化物の厚さを増すことなく、トレンチコーナにおける酸化物の厚さを増すことができ、これによりしきい値電圧を上げることができるからである。
上述の実施例は、例示的なものであることを意図し、この発明の広範な原理を限定することを意図するものではない。多くの付加的な実施例は当業者にとっては明らかである。たとえば、この発明の構造および方法は、いかなる種類の金属−絶縁体−半導体（ＭＩＳ）デバイスとも用いることができ、ゲート・ドレイン間のオーバーラップ領域を最小限にしつつ、トレンチゲートとトレンチの外側の領域との間に絶縁層を形成することが望ましい。同様に、さまざまな絶縁材料または導電性材料が、適切な場合、および、この発明がｐ型ＭＯＳＦＥＴにも適用可能である場合に用いられ得る。この発明は、添付の特許請求の範囲によってのみ限定される。

Claims (28)

  1. ＭＩＳデバイスを製作する方法であって、
    半導体基板を設けるステップと、
    前記基板にトレンチを形成するステップとを含み、前記トレンチは側壁および底面を含み、前記方法はさらに、
    前記側壁および前記底面上にマスク層を堆積させるステップと、
    前記マスク層をエッチングして、前記トレンチの前記底面の中心部分を露出させるステップと、
    前記トレンチに厚い絶縁層を堆積させるステップと、
    前記厚い絶縁層をエッチングして、前記側壁上に前記マスク層の露出した部分を形成しつつ、前記トレンチの前記底面の前記中心部分上に前記厚い絶縁層の一部分を残すステップと、
    前記マスク層を除去して、前記側壁と前記トレンチの前記底面の周辺部分とを露出しつつ、前記トレンチの前記底面の前記中心部分上に前記厚い絶縁層の前記部分を残すステップと、
    前記側壁と前記底面の前記周辺部分との上に薄い絶縁層を形成するステップと、
    前記薄い絶縁層の前記部分のまわり、およびその上方にゲートを形成するステップとを含み、前記ゲートは前記トレンチにおける前記薄い絶縁層に隣接する、方法。
  2. 薄い絶縁層を形成する前記ステップは、前記側壁と前記底面の前記周辺部分とを熱酸化するステップを含む、請求項１に記載の方法。
  3. 薄い絶縁層を形成する前記ステップの前に、前記側壁と前記底面の前記周辺部分との上に薄い犠牲酸化物層を形成するステップと、
    薄い絶縁層を形成する前記ステップの前に、前記犠牲酸化物層を除去するステップとをさらに含む、請求項１に記載の方法。
  4. ゲートを形成する前記ステップは、
    前記トレンチにおいてドープされたポリシリコンを堆積させるステップと、
    前記ドープされたポリシリコンを前記基板の前記面にほぼ等しい高さにまでエッチングするステップとを含む、請求項１に記載の方法。
  5. マスク層を堆積させる前記ステップの前に、前記側壁および前記底面上に薄い絶縁層を成長させるステップをさらに含む、請求項１に記載の方法。
  6. 前記基板において、前記トレンチの前記底面の少なくとも前記中心部分に隣接した高導電性領域を形成するステップをさらに含む、請求項１に記載の方法。
  7. ＭＩＳデバイスを製作する方法であって、
    半導体基板を設けるステップと、
    前記基板にトレンチを形成するステップとを含み、前記トレンチは、側壁、コーナ面および中心底面を含み、前記方法はさらに、
    前記中心底面上に厚い絶縁層を堆積させるステップと、
    前記側壁および前記コーナ面上に薄い絶縁層を形成するステップと、
    前記厚い絶縁層のまわり、およびその上方にゲートを形成するステップとを含み、前記ゲートは、前記コーナ面の少なくとも一部分に沿った活性コーナ領域を形成するように、前記トレンチにおいて前記薄い絶縁層に隣接する、方法。
  8. 厚い絶縁層を堆積させる前記ステップは、
    前記側壁、前記コーナ面および前記中心底面上にマスク層を堆積させるステップと、
    前記マスク層をエッチングして、前記トレンチの前記中心底面を露出するステップと、
    前記トレンチに厚い絶縁層を堆積させるステップと、
    前記厚い絶縁層をエッチングして、前記側壁上の前記マスク層の露出した部分を形成しつつ、前記トレンチの前記中心底面上に前記厚い絶縁層の一部分を残すステップと、
    前記マスク層を除去して、前記側壁と前記トレンチの前記コーナ面とを露出しつつ、前記トレンチの前記中心底面上に前記厚い絶縁層の前記部分を残すステップとを含む、請求項７に記載の方法。
  9. 前記基板において、前記トレンチの少なくとも前記中心底面に隣接した高導電性領域を形成するステップをさらに含む、請求項７に記載の方法。
  10. 金属−絶縁体−半導体（ＭＩＳ）デバイスであって、
    半導体基板を含み、この半導体基板は、前記基板の面から前記基板の中に延在するトレンチを含み、前記ＭＩＳデバイスはさらに、
    第１の導電型のドレイン領域と、
    前記第１の導電型とは反対の第２の導電型を有し、前記トレンチの側壁の少なくとも一部分に隣接したボディ領域とを含み、
    前記トレンチには酸化物層が並び、前記酸化物層は、第１の区域、第２の区域および前記第１の区域と前記第２の区域との間の遷移領域を含み、前記第１の区域は前記ドレイン領域の少なくとも一部分に隣接しており、前記第２の区域は前記ボディ領域の少なくとも一部分に隣接しており、前記第１の区域における前記酸化物層の厚さは、前記第２の区域における前記酸化物層の厚さよりも厚く、前記遷移領域における前記酸化物層の厚さは、前記第１の区域から前記第２の区域へと徐々に薄くなり、前記ボディ領域と前記ドレイン領域との間のＰＮ接合部は、前記酸化物層の前記遷移領域に隣接した前記トレンチで終端をなす、ＭＩＳデバイス。
  11. 前記遷移領域は、前記トレンチの底面に隣接して位置する、請求項１０に記載のＭＩＳデバイス。
  12. 前記遷移領域は、前記トレンチの側壁に隣接して位置する、請求項１０に記載のＭＩＳデバイス。
  13. 前記遷移領域は、前記トレンチのコーナに隣接して位置する、請求項１０に記載のＭＩＳデバイス。
  14. 上面に隣接して位置するソース領域と、前記トレンチと、前記ボディ領域とをさらに含む、請求項１０に記載のＭＩＳデバイス。
  15. 前記ボディ領域はＰ型であり、前記ドレイン領域はＮ型である、請求項１０に記載のＭＩＳデバイス。
  16. 前記トレンチの底部に隣接した前記第１の導電型の大量にドープされた領域を含み、前記大量にドープされた領域は、前記ドレインのドーピング濃度よりも高いドーピング濃度を有する、請求項１０に記載のＭＩＳデバイス。
  17. 半導体デバイスであって、
    半導体基板を含み、この半導体基板は、前記基板の面から前記基板の中に延在するトレンチを含み、前記半導体デバイスはさらに、
    前記トレンチの底部の少なくとも一部分に隣接した第１の導電型の第１の領域と、
    前記第１の導電型とは反対の第２の導電型を有し、前記トレンチの側壁の少なくとも一部分に隣接した第２の領域とを含み、
    前記トレンチには酸化物層が並び、前記酸化物層は、第１の区域、第２の区域および前記第１の区域と前記第２の区域との間の遷移領域を含み、前記第１の区域は前記半導体デバイスの前記第１の領域の少なくとも一部分に隣接し、前記第２の区域は前記半導体デバイスの前記第２の領域の少なくとも一部分に隣接し、前記第１の区域における前記酸化物層の厚さは前記第２の区域における前記酸化物層の厚さよりも厚く、前記遷移領域における前記酸化物層の厚さは前記第１の区域から前記第２の区域へと徐々に薄くなり、前記第１の領域と前記第２の領域との間のＰＮ接合部は、前記酸化物層の前記遷移領域に隣接した前記トレンチで終端をなす、半導体デバイス。
  18. ＭＩＳデバイスを製作する方法であって、
    半導体基板を設けるステップと、
    前記基板にトレンチを形成するステップと、
    前記トレンチに窒化物層を堆積させるステップと、
    前記窒化物層をエッチングして、前記トレンチの底部において露出した面積を形成するステップと、
    基板を加熱し、これにより前記露出した面積に酸化物層を成長させるステップとを含む、方法。
  19. 前記窒化物層を除去するステップと、
    前記トレンチの側壁の少なくとも一部分上に比較的薄いゲート酸化物層を形成するステップと、
    前記トレンチにゲートを形成するステップとをさらに含む、請求項１８に記載の方法。
  20. ゲートを形成するステップは、
    前記トレンチにおいてドープされたポリシリコンを堆積させるステップと、
    前記ドープされたポリシリコンを前記基板の面にほぼ等しい高さにまでエッチングするステップとを含む、請求項１９に記載の方法。
  21. 前記窒化物層を除去するステップは、
    前記窒化物層の一部分を除去するステップと、
    前記窒化物層の残りの部分を酸化して、酸化窒化物を形成するステップと、
    前記酸化窒化物を除去するステップとを含む、請求項１９に記載の方法。
  22. 酸化物層を成長させるステップは、前記窒化物層の一部分を前記トレンチの面からリフトオフさせるステップを含む、請求項１８に記載の方法。
  23. 窒化物層を堆積させるステップは、５００Å厚以下の窒化物層を堆積させるステップを含む、請求項１８に記載の方法。
  24. 窒化物層を堆積させるステップは、１，５００〜２，０００Å厚の範囲である窒化物層を堆積させるステップを含む、請求項１８に記載の方法。
  25. 酸化物層を成長させるステップは、遷移領域を作るステップを含み、酸化物層の厚さは、前記露出した面積から離れる方向に徐々に薄くなる、請求項１８に記載の方法。
  26. 基板は第１の導電型であり、方法は、第２の導電型のドーパントを前記基板に拡散するステップをさらに含み、前記ドーパントは、前記基板の残りの部分とのＰＮ接合部を形成する、請求項２５に記載の方法。
  27. 前記第２の導電型のドーパントを拡散するステップは、前記ＰＮ接合部が前記遷移領域においてトレンチと交差するように前記ＰＮ接合部の拡散を制御するステップを含む、請求項２６に記載の方法。
  28. 前記トレンチの底部を通じてドーパントを注入して、前記トレンチの前記底部に隣接した大量にドープされた領域を形成するステップを含む、請求項１８に記載の方法。
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