KR101339271B1 - 반도체 소자의 제조 방법 - Google Patents

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현대자동차 주식회사
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Abstract

본 발명의 실시예에 따른 반도체 소자의 제조 방법은 n+형 탄화 규소 기판의 제1면에 n-형 에피층, p형 에피층 및 제1 n+ 영역을 차례로 형성하는 단계, 제1 n+ 영역 및 p형 에피층을 관통하고, n-형 에피층의 일부를 식각하여 트렌치를 형성하는 단계, 트렌치 및 제1 n+ 영역 위에 버퍼층을 형성하는 단계, 버퍼층을 식각하여 트렌치의 양쪽 측벽에 버퍼층 패턴을 형성하는 단계, 제1 n+ 영역, 버퍼층 패턴 및 트렌치 위에 제1 규소막을 형성하는 단계, 제1 규소막을 산화시켜 제1 산화 규소막을 형성하는 단계, 애싱 공정으로 버퍼층 패턴을 제거하여 제1 산화 규소막 패턴을 형성하는 단계, 제1 산화 규소막 패턴 및 트렌치 위에 제2 규소막을 형성하는 단계, 제2 규소막을 산화시켜 제2 산화 규소막을 형성하는 단계, 그리고 제2 산화 규소막을 식각하여 트렌치 내에 게이트 절연막을 형성하는 단계를 포함하고, 제1 산화 규소막 패턴은 제1 n+ 영역 위 및 트렌치의 바닥면에 위치한다.

Description

반도체 소자의 제조 방법{METHOD MANUFACTURING FOR SEMICONDUCTOR DEVICE}
본 발명은 탄화 규소(SiC, 실리콘 카바이드)를 포함하는 반도체 소자의 제조 방법에 관한 것이다.
최근 응용 기기의 대형화 대용량화 추세에 따라 높은 항복전압과 높은 전류 및 고속 스위칭 특성을 갖는 전력용 반도체 소자의 필요성이 대두되고 있다.
이에 따라 종래의 실리콘(Silicon)을 이용한 MOSFET(metal oxide semiconductor field effect transistor, 금속 산화막 반도체 전계 트랜지스터) 대신에 탄화 규소(SiC, 실리콘 카바이드)를 이용한 MOSFET에 대한 연구 및 개발이 많이 이루어지고 있다. 특히, 수직형 트렌치(trench) MOSFET에 대한 개발이 많이 이루어지고 있다.
수직형 트렌치 MOSFET 의 경우, 트렌치를 형성한 후, 트렌치의 바닥면과 측면에 게이트 절연막을 형성한다. 탄화 규소를 이용한 수직형 트렌치 MOSFET에서 일반적으로 사용되는 게이트 절연막은 탄화 규소를 산소, 수증기 등으로 산화시켜 형성하는 이산화 규소(SiO2)막이다.
탄화 규소의 경우 산소, 수증기 및 기타 산소를 포함하는 기체들과의 반응에 의해서 표면에 이산화 규소막이 형성되는데, 이때 규소는 산소 원자와 반응하여 이산화 규소막을 형성하고, 탄소 원자는 산소와 반응하여 일부는 일산화 탄소(CO), 이산화 탄소(CO2) 등의 기체가 되어 사라지고, 나머지 일부는 이산화 규소막과 탄화 규소의 계면(interface)에 남게 된다.
게이트 절연막을 형성한 후에는 트렌치 내부에 도핑된 폴리실리콘이나 또는 금속 물질을 채워 넣어 게이트 전극을 형성한다.
여기서, 탄화 규소는 결정면의 방향에 따라서 각종 물성의 이방성이 존재하며, 산화 속도도 결정면에 따라 서로 다르기 때문에, 현재 시판되고 있는 탄화 규소의 대부분은 트렌치의 바닥면보다 트렌치의 측면에 두꺼운 게이트 절연막 즉, 이산화 규소막이 성장된다. 이와 같이, 결정 방향에 따라 산화 속도의 차이가 크게 나타날 경우에는 탄화 규소를 이용한 수직형 트렌치 MOSFET의 동작 특성에 심각한 악영향을 주게 된다.
또한, 이를 해결하기 위하여 게이트 절연막을 산화 공정이 아닌 박막 형성 공정을 형성하는 경우에도 게이트 절연막과 탄화 규소의 계면 특성이 좋지 못하여 탄화 규소를 이용한 수직형 트렌치 MOSFET 소자의 이동도가 저하되고 문턱 전압이 변하는 등 많은 문제점이 발생하게 된다.
본 발명이 해결하고자 하는 과제는 트렌치 게이트가 적용된 탄화 규소 MOSFET 에서 게이트 절연막을 균일한 두께로 형성하는 방법을 제공하는 것이다.
본 발명의 실시예에 따른 반도체 소자의 제조 방법은 n+형 탄화 규소 기판의 제1면에 n-형 에피층, p형 에피층 및 제1 n+ 영역을 차례로 형성하는 단계, 제1 n+ 영역 및 p형 에피층을 관통하고, n-형 에피층의 일부를 식각하여 트렌치를 형성하는 단계, 트렌치 및 제1 n+ 영역 위에 버퍼층을 형성하는 단계, 버퍼층을 식각하여 트렌치의 양쪽 측벽에 버퍼층 패턴을 형성하는 단계, 제1 n+ 영역, 버퍼층 패턴 및 트렌치 위에 제1 규소막을 형성하는 단계, 제1 규소막을 산화시켜 제1 산화 규소막을 형성하는 단계, 애싱 공정으로 버퍼층 패턴을 제거하여 제1 산화 규소막 패턴을 형성하는 단계, 제1 산화 규소막 패턴 및 트렌치 위에 제2 규소막을 형성하는 단계, 제2 규소막을 산화시켜 제2 산화 규소막을 형성하는 단계, 그리고 제2 산화 규소막을 식각하여 트렌치 내에 게이트 절연막을 형성하는 단계를 포함하고, 제1 산화 규소막 패턴은 제1 n+ 영역 위 및 트렌치의 바닥면에 위치한다.
버퍼층은 비정질 규소, 질화 규소 또는 비정질 탄소를 포함할 수 있다.
제1 산화 규소막은 두께가 서로 다른 부분을 포함할 수 있다.
제1 n+ 영역 위 및 트렌치의 바닥면에 위치한 제1 산화 규소막의 두께는 트렌치의 측벽에 위치한 제1 산화 규소막의 두께보다 더 두꺼울 수 있다.
제2 규소막의 산화 시, 트렌치의 양쪽 측벽의 탄화 규소가 산화될 수 있다.
본 발명의 실시예에 따른 반도체 소자의 제조 방법은 게이트 절연막을 형성하는 단계 이후에 게이트 절연막 위에 게이트 전극을 형성하는 단계, 게이트 절연막 및 게이트 전극 위에 산화막을 형성하고, 제1 n+ 영역의 일부를 식각하여 n+ 영역을 형성하는 단계, 그리고 p형 에피층, n+ 영역 및 산화막 위에 소스 전극을 형성하고, n+형 탄화 규소 기판의 제2면에 드레인 전극을 형성하는 단계를 더 포함할 수 있다.
이와 같이 본 발명의 실시예에 따르면, 트렌치의 양쪽 측벽에 산화가 되지 않는 물질로 버퍼층 패턴을 형성하고, 제1 규소막 및 제2 규소막을 산화시켜 두께가 균일한 게이트 절연막을 형성할 수 있다.
이에 따라, 탄화 규소를 이용한 수직형 트렌치 MOSFET의 동작의 불량을 방지할 수 있다.
도 1 내지 도 12는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 순서대로 도시한 도면이다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
이하에서는 도 1 내지 도 12를 참고하여, 본 발명의 실시예에 따른 반도체 소자의 제조 방법에 대해 상세하게 설명한다.
도 1 내지 도 12는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 순서대로 도시한 도면이다.
도 1에 도시한 바와 같이, n+형 탄화 규소 기판(100)을 준비하고, n+형 탄화 규소 기판(100)의 제1면에 n-형 에피층(200), p형 에피층(300) 및 제1 n+ 영역(400a)을 차례로 형성한다.
도 2에 도시한 바와 같이, p형 에피층(300) 및 제1 n+ 영역(400a)을 관통하고, n-형 에피층(200)의 일부를 식각하여 트렌치(500)를 형성한다.
도 3에 도시한 바와 같이, 트렌치(500) 및 제1 n+ 영역(400a) 위에 버퍼층(610)을 형성한다. 여기서, 버퍼층(610)은 트렌치(500)를 채운다. 버퍼층(610)은 산화가 되지 않는 물질인 비정질 규소, 질화 규소 또는 비정질 탄소로 이루어질 수 있다.
도 4에 도시한 바와 같이, 버퍼층(610)을 식각하여 버퍼층 패턴(615)을 형성한다. 제1 n+ 영역(400a) 위에 배치되어 있던 버퍼층(610)은 제거되고, 버퍼층 패턴(615)은 트렌치(500)의 양쪽 측벽 및 양쪽 측벽에 인접한 트렌치(500)의 바닥면에 위치한다.
도 5 및 도 6에 도시한 바와 같이, 제1 n+ 영역(400a), 버퍼층 패턴(615) 및 트렌치(500) 위에 제1 규소막(620)을 형성한 후, 제1 규소막(620)을 산화시켜 제1 산화 규소막(630)을 형성한다.
제1 규소막(620)의 산화 시, 제1 n+ 영역(400a) 위 및 트렌치(500)의 바닥면에서는 제1 규소막(620) 뿐만 아니라, 탄화 규소까지 산화가 진행되어 제1 산화 규소막(630)이 형성된다. 그리고, 트렌치(500)의 양쪽 측벽에서는 버퍼층 패턴(615)이 형성되어 있기 때문에, 버퍼층 패턴(615) 위에 위치한 제1 규소막(620)만 산화가 진행된다. 이에 따라, 제1 n+ 영역(400a) 위 및 트렌치(500)의 바닥면에서의 제1 산화 규소막(630)의 두께가 트렌치(500)의 측벽에서의 제1 산화 규소막(630)의 두께보다 더 두껍게 형성된다.
도 7에 도시한 바와 같이, 애싱(ashing) 공정을 실시하여 버퍼층 패턴(615)을 제거한다. 이 때, 버퍼층 패턴(615) 위에 위치한 제1 산화 규소막(630)이 제거되어 제1 산화 규소막 패턴(635)이 형성된다. 즉, 제1 산화 규소막 패턴(635)은 제1 n+ 영역(400a) 위 및 트렌치(500)의 바닥면에 위치한다.
도 8 및 도 9에 도시한 바와 같이, 제1 산화 규소막 패턴(635) 및 트렌치(500) 위에 제2 규소막(640)을 형성한 후, 제2 규소막(640)을 산화시켜 제2 산화 규소막(650)을 형성한다.
제2 규소막(640)의 산화 시, 트렌치(500)의 양쪽 측벽에서는 제2 규소막(640) 뿐만 아니라, 탄화 규소까지 산화가 진행되어 제2 산화 규소막(650)이 형성된다. 그리고, 제1 산화 규소막 패턴(635) 위에서는 제2 규소막(640)이 산화되어, 제2 산화 규소막(650)의 두께가 균일하게 된다.
도 10에 도시한 바와 같이, 제2 산화 규소막(650)을 식각하여 트렌치(500) 내에 두께가 균일한 게이트 절연막(600)을 형성한다.
이와 같이, 트렌치(500)의 양쪽 측벽에 산화가 되지 않는 물질로 버퍼층 패턴(615)을 형성하고, 제1 규소막(620) 및 제2 규소막(640)을 차례로 산화시켜 두께가 균일한 게이트 절연막(600)을 형성할 수 있다.
도 11에 도시한 바와 같이, 게이트 절연막(600) 위에 게이트 전극(700)을 형성하고, 게이트 절연막(600) 및 게이트 전극(700) 위에 산화막(660)을 형성한다. 그리고, 제1 n+ 영역(400a)의 일부를 식각하여 n+ 영역(400)을 형성한다.
도 12에 도시한 바와 같이, p형 에피층(300), n+ 영역(400) 및 산화막(660) 위에 소스 전극(800)을 형성하고, n+형 탄화 규소 기판(100)의 제2면에 드레인 전극(850)을 형성한다.
이와 같이, 게이트 절연막(600)의 두께를 균일하게 형성할 수 있으므로, 탄화 규소를 이용한 수직형 트렌치 MOSFET의 동작의 불량을 방지할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
100: n+형 탄화 규소 기판 200: n-형 에피층
300: p형 에피층 400: n+ 영역
500: 트렌치 600: 게이트 절연막
610: 버퍼층 615: 버퍼층 패턴
620: 제1 규소막 630: 제1 산화 규소막
635: 제1 산화 규소막 패턴 640: 제2 규소막
650: 제2 산화 규소막 660: 산화막
700: 게이트 전극 800: 소스 전극
850: 드레인 전극

Claims (6)

  1. n+형 탄화 규소 기판의 제1면에 n-형 에피층, p형 에피층 및 제1 n+ 영역을 차례로 형성하는 단계,
    상기 제1 n+ 영역 및 상기 p형 에피층을 관통하고, 상기 n-형 에피층의 일부를 식각하여 트렌치를 형성하는 단계,
    상기 트렌치 및 상기 제1 n+ 영역 위에 버퍼층을 형성하는 단계,
    상기 버퍼층을 식각하여 상기 트렌치의 양쪽 측벽에 버퍼층 패턴을 형성하는 단계,
    상기 제1 n+ 영역, 상기 버퍼층 패턴 및 상기 트렌치 위에 제1 규소막을 형성하는 단계,
    상기 제1 규소막을 산화시켜 제1 산화 규소막을 형성하는 단계,
    애싱 공정으로 상기 버퍼층 패턴을 제거하여 제1 산화 규소막 패턴을 형성하는 단계,
    상기 제1 산화 규소막 패턴 및 상기 트렌치 위에 제2 규소막을 형성하는 단계,
    상기 제2 규소막을 산화시켜 제2 산화 규소막을 형성하는 단계, 그리고
    상기 제2 산화 규소막을 식각하여 상기 트렌치 내에 게이트 절연막을 형성하는 단계를 포함하고,
    상기 제1 산화 규소막 패턴은 상기 제1 n+ 영역 위 및 상기 트렌치의 바닥면에 위치하는 반도체 소자의 제조 방법.
  2. 제1항에서,
    상기 버퍼층은 비정질 규소, 질화 규소 또는 비정질 탄소를 포함하는 반도체 소자의 제조 방법.
  3. 제2항에서,
    상기 제1 산화 규소막은 두께가 서로 다른 부분을 포함하는 반도체 소자의 제조 방법.
  4. 제3항에서,
    상기 제1 n+ 영역 위 및 상기 트렌치의 바닥면에 위치한 상기 제1 산화 규소막의 두께는 상기 트렌치의 측벽에 위치한 상기 제1 산화 규소막의 두께보다 더 두꺼운 반도체 소자의 제조 방법.
  5. 제4항에서,
    상기 제2 규소막의 산화 시, 상기 트렌치의 양쪽 측벽의 탄화 규소가 산화되는 반도체 소자의 제조 방법.
  6. 제1항에서,
    상기 게이트 절연막을 형성하는 단계 이후에
    상기 게이트 절연막 위에 게이트 전극을 형성하는 단계,
    상기 게이트 절연막 및 상기 게이트 전극 위에 산화막을 형성하고, 상기 제1 n+ 영역의 일부를 식각하여 n+ 영역을 형성하는 단계, 그리고
    상기 p형 에피층, 상기 n+ 영역 및 상기 산화막 위에 소스 전극을 형성하고, 상기 n+형 탄화 규소 기판의 제2면에 드레인 전극을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
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