KR101382328B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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홍경국
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Abstract

본 발명의 실시예에 따른 반도체 소자의 제조 방법은 n+형 탄화 규소 기판의 제1면에 n-형 에피층, p형 에피층 및 제1 n+ 영역을 차례로 형성하는 단계, 그리고 제1 n+ 영역 및 p형 에피층을 관통하며, 선형의 프로파일을 가지는 제1 부분 및 타원형의 제2 부분을 포함하는 트렌치를 형성하는 단계를 포함하고, 트렌치를 형성하는 단계는 제1 n+ 영역 위에 감광막 패턴을 형성하는 단계, 감광막 패턴을 마스크로 하여 제1 n+ 영역 및 p형 에피층을 식각하여 제1 트렌치를 형성하여 트렌치의 제1 부분을 형성하는 단계, 감광막 패턴을 제거한 후, 제1 n+ 영역 및 제1 트렌치 위에 비정질 탄소를 사용하여 버퍼층을 형성하는 단계, 제1 트렌치의 바닥이 드러나도록 버퍼층을 식각하여 버퍼층 패턴을 형성하는 단계, 버퍼층 패턴을 마스크로 하여 제1 트렌치의 바닥을 식각하여 제2 트렌치를 형성하는 단계, 제2 트렌치를 등방성 식각하여 트렌치의 제2 부분을 형성하는 단계, 그리고 버퍼층 패턴을 제거하는 단계를 포함한다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD MANUFACTURING THE SAME}
본 발명은 탄화 규소(SiC, 실리콘 카바이드)를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
최근 응용 기기의 대형화 대용량화 추세에 따라 높은 항복전압과 높은 전류 및 고속 스위칭 특성을 갖는 전력용 반도체 소자의 필요성이 대두되고 있다.
이에 따라 종래의 실리콘(Silicon)을 이용한 MOSFET(metal oxide semiconductor field effect transistor, 금속 산화막 반도체 전계 트랜지스터) 대신에 탄화 규소(SiC, 실리콘 카바이드)를 이용한 MOSFET에 대한 연구 및 개발이 많이 이루어지고 있다. 특히, 수직형 트렌치(trench) MOSFET에 대한 개발이 많이 이루어지고 있다.
MOSFET은 전력용 반도체 소자 중에서 디지털 회로와 아날로그 회로에서 가장 일반적인 전계 효과 트랜지스터이다.
수직형 트렌치 MOSFET 의 경우, 반도체 기판에 적합한 형태로 트렌치를 형성하는 식각 기술이 필요하다. 탄화 규소는 강한 공유 결합 물질로 인해 실리콘에 비해 경도가 높고, 내 산화성이 강해 난 식각성을 극복하기 위하여 고출력 식각을 실시하는데, 고출력 식각으로 인하여 트렌치의 코너부가 바닥보다 더 깊게 식각되는 현상이 발생한다. 이에 트렌치 코너부에 전계 집중 현상이 발생하여 산화막의 파괴를 유발하게 되어 반도체 소자의 성능을 저하시킨다.
본 발명이 해결하고자 하는 과제는 트렌치 게이트가 적용된 탄화 규소 MOSFET 에서 트렌치의 코너부에 전계 집중 현상을 방지하는 것이다.
본 발명의 실시예에 따른 반도체 소자의 제조 방법은 n+형 탄화 규소 기판의 제1면에 n-형 에피층, p형 에피층 및 제1 n+ 영역을 차례로 형성하는 단계, 그리고 제1 n+ 영역 및 p형 에피층을 관통하며, 선형의 프로파일을 가지는 제1 부분 및 타원형의 제2 부분을 포함하는 트렌치를 형성하는 단계를 포함하고, 트렌치를 형성하는 단계는 제1 n+ 영역 위에 감광막 패턴을 형성하는 단계, 감광막 패턴을 마스크로 하여 제1 n+ 영역 및 p형 에피층을 식각하여 제1 트렌치를 형성하여 트렌치의 제1 부분을 형성하는 단계, 감광막 패턴을 제거한 후, 제1 n+ 영역 및 제1 트렌치 위에 비정질 탄소를 사용하여 버퍼층을 형성하는 단계, 제1 트렌치의 바닥이 드러나도록 버퍼층을 식각하여 버퍼층 패턴을 형성하는 단계, 버퍼층 패턴을 마스크로 하여 제1 트렌치의 바닥을 식각하여 제2 트렌치를 형성하는 단계, 제2 트렌치를 등방성 식각하여 트렌치의 제2 부분을 형성하는 단계, 그리고 버퍼층 패턴을 제거하는 단계를 포함한다.
제1 트렌치의 깊이는 트렌치의 깊이에 대해 1/2 이하일 수 있다.
제2 트렌치의 폭은 제1 트렌치의 폭보다 작을 수 있다.
제1 트렌치와 제2 트렌치를 합한 크기는 트렌치의 크기에 대해 2/3 이하일 수 있다.
트렌치의 제1 부분의 폭은 트렌치의 제2 부분의 폭보다 작을 수 있다.
트렌치의 제2 부분은 트렌치의 제1 부분의 아래에 위치할 수 있다.
버퍼층 패턴은 제1 트렌치의 측벽 및 제1 n+ 영역 위에 위치할 수 있다.
본 발명의 실시예에 따른 반도체 소자의 제조 방법은 트렌치를 형성하는 단계 이후에 트렌치 내에 게이트 절연막을 형성하는 단계, 게이트 절연막 위에 게이트 전극을 형성하는 단계, 게이트 절연막 및 게이트 전극 위에 산화막을 형성하는 단계, 제1 n+ 영역을 패터닝하여 n+ 영역을 형성하는 단계, 그리고 p형 에피층, n+ 영역 및 산화막 위에 소스 전극을 형성하고, n+형 탄화 규소 기판의 제2면에 드레인 전극을 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시예에 따른 반도체 소자는 n+형 탄화 규소 기판의 제1면에 차례로 배치되어 있는 n-형 에피층, p형 에피층 및 n+ 영역, n+ 영역 및 p형 에피층을 관통하고, 선형의 프로파일을 가지는 제1 부분과 타원형의 제2 부분을 포함하는 트렌치, 트렌치 내에 배치되어 있는 게이트 절연막, 게이트 절연막 위에 배치되어 있는 게이트 전극, 게이트 전극 위에 배치되어 있는 산화막, p형 에피층, n+ 영역 및 산화막 위에 배치되어 있는 소스 전극, 그리고 n+형 탄화 규소 기판의 제2면에 위치하는 드레인 전극을 포함하고, 트렌치의 제2 부분은 트렌치의 제1 부분의 아래에 배치되어 있고, 트렌치의 제2 부분의 폭은 트렌치의 제1 부분의 폭보다 더 크다.
이와 같이 본 발명의 실시예에 따르면, 트렌치가 선형의 프로파일을 가지는 제1 부분과 제1 부분의 하부에 제1 부분의 폭보다 더 큰 폭을 가진 타원형의 제2 부분을 포함함으로써, 트렌치의 코너부가 바닥보다 더 깊게 식각되어 코너부에 전계가 집중하는 현상을 방지하여 반도체 소자의 성능 감소를 방지할 수 있다.
또한, 제1 트렌치를 형성한 후, 버퍼층 패턴을 마스크로 하여 제2 트렌치를 형성한 다음, 제2 트렌치를 등방성 식각하여 선형의 프로파일을 가지는 제1 부분과 타원형의 제2 부분을 포함하는 트렌치를 용이하게 형성할 수 있다.
또한, 비정질 탄소로 이루어진 버퍼층 패턴이 제1 트렌치의 측벽을 보호하므로, 버퍼층 패턴과 제1 트렌치의 측벽의 계면에 이물질이 생기는 것을 방지할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 단면도 이다.
도 2 내지 도 9는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 순서대로 도시한 도면이다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 단면도 이다.
도 1를 참조하면, 본 실시예에 따른 반도체 소자는 n+형 탄화 규소 기판(100)의 제1면에는 n-형 에피층(200), p형 에피층(300) 및 n+ 영역(400)이 순차적으로 배치되어 있다.
n-형 에피층(200), p형 에피층(300) 및 n+ 영역(400)에는 트렌치(500)가 배치되어 있다. 트렌치(500)는 n-형 에피층(200) 및 p형 에피층(300)을 관통한다. 트렌치(500)는 선형의 프로파일을 가지는 제1 부분(510)과 타원형의 제2 부분(520)을 포함한다. 여기서, 제2 부분(520)은 제1 부분(510)의 하부에 위치하고, 제2 부분(520)의 폭은 제1 부분(510)의 폭보다 더 크다.
트렌치(500) 내에는 게이트 절연막(600)이 배치되어 있고, 게이트 절연막(600) 위에는 게이트 전극(700)이 배치되어 있고, 게이트 절연막(600) 및 게이트 전극(700) 위에는 산화막(610)이 배치되어 있다. 게이트 전극(700)은 트렌치(500)를 채우고 있다.
p형 에피층(300), n+영역(400) 및 산화막(610) 위에는 소스 전극(800)이 형성되어 있다.
n+형 탄화 규소 기판(100)의 제2면에는 드레인 전극(900)이 형성되어 있다.
이와 같이, 트렌치(500)가 선형의 프로파일을 가지는 제1 부분(510)과 제1 부분(510)의 하부에 제1 부분(510)의 폭보다 더 큰 폭을 가진 타원형의 제2 부분(520)을 포함함으로써, 트렌치(500)의 코너부가 바닥보다 더 깊게 식각되어 코너부에 전계가 집중하는 현상을 방지하여 반도체 소자의 성능 감소를 방지할 수 있다.
그러면, 도 2 내지 도 3 및 도 1을 참고하여, 본 발명의 실시예에 따른 반도체 소자의 제조 방법에 대해 상세하게 설명한다.
도 2 내지 도 9는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 순서대로 도시한 도면이다.
도 2에 도시한 바와 같이, n+형 탄화 규소 기판(100)을 준비하고, n+형 탄화 규소 기판(100)의 제1면에 에피택셜 성장을 진행하여 n-형 에피층(200)을 형성하고, n-형 에피층(200) 위에 에피택셜 성장을 진행하여 p형 에피층(300)을 형성하고, p형 에피층(300) 위에 에피택셜 성장을 진행하여 제1 n+ 영역(400a)을 형성한다.
도 3에 도시한 바와 같이, 제1 n+ 영역(400a) 위에 감광막 패턴(550)을 형성한 후, 감광막 패턴(550)을 마스크로 하여 제1 n+ 영역(400a) 및 p형 에피층(300)을 식각하여 제1 트렌치(510a)를 형성한다. 제1 트렌치(510a)의 깊이는 트렌치(500)의 깊이에 대해 1/2 이하일 수 있다. 여기서, 제1 트렌치(510a)의 측벽은 트렌치(500)의 제1 부분(510)이 된다.
도 4에 도시한 바와 같이, 감광막 패턴(550)을 제거한 후, 제1 n+ 영역(400a) 및 제1 트렌치(510a) 위에 버퍼층(570)을 형성한다. 버퍼층(570)은 비정질 탄소로 형성한다. 탄화 규소와 비정질 탄소가 접촉함으로써, 탄화 규소와 버퍼층(570)의 계면에 이물질이 생기는 것을 방지할 수 있다.
도 5에 도시한 바와 같이, 제1 트렌치(510a)의 바닥이 드러나도록 버퍼층(570)을 식각하여 버퍼층 패턴(570a)를 형성한다. 버퍼층 패턴(570a)은 제1 트렌치(510a)의 측벽 및 제1 n+ 영역(400a) 위에 위치한다.
도 6에 도시한 바와 같이, 버퍼층 패턴(570a)을 마스크로 하여 드러난 제1 트렌치(510a)의 바닥을 식각하여 제2 트렌치(520a)를 형성한다. 여기서, 제2 트렌치(520a)의 폭은 제1 트렌치(510a)의 폭보다 작다. 또한, 제1 트렌치(510a)와 제2 트렌치(520a)를 합한 부피는 트렌치(500)의 부피에 대해 2/3 이하일 수 있다.
도 7에 도시한 바와 같이, 제2 트렌치(520a)를 등방성 식각하여 타원형의 트렌치(500)의 제2 부분(520)을 형성하여 트렌치(500)를 완성한다. 제1 트렌치(510a)의 측벽은 버퍼층 패턴(570a)에 의해 보호되어 식각되지 않고, 제2 트렌치(520a)만 식각되어 트렌치(500)는 선형의 프로파일을 가지는 제1 부분(510)과 제1 부분(510)에 하부에 제1 부분(510)의 폭보다 더 큰 폭을 가진 타원형의 제2 부분(520)을 포함하게 된다. 또한, 버퍼층 패턴(570a)이 비정질 탄소로 이루어져 있기 때문에 제1 트렌치(510a)의 측벽과 버퍼층 패턴(570a)의 계면에 이물질이 발생하지 않는다.
도 8에 도시한 바와 같이, 버퍼층 패턴(570a)을 제거한 후, 트렌치(500) 및 제1 n+ 영역(400a) 위에 절연층(600a)을 형성한다.
도 9에 도시한 바와 같이, 절연층(600a)을 식각하여 트렌치(500) 내에 게이트 절연막(600)을 형성하고, 게이트 절연막(600) 위에 게이트 전극(700)을 형성하고, 게이트 절연막(600) 및 게이트 전극(700) 위에 산화막(610)을 형성하고, 제1 n+ 영역(400a)을 패터닝하여 n+ 영역(400)을 형성한다.
본 실시예에서는 n+ 영역(400)을 에피택셜 성장을 진행한 후, 패터닝하여 형성하였지만, p형 에피층(300)의 일부 표면에 n+ 이온을 주입하여 형성할 수 도 있다.
도 1에 도시한 바와 같이, p형 에피층(300), n+ 영역(400) 및 산화막(610) 위에 소스 전극(800)을 형성하고, n+형 탄화 규소 기판(100)의 제2면에 드레인 전극(900)을 형성한다.
이와 같이, 제1 트렌치(510a)를 형성한 후, 버퍼층 패턴(570a)을 마스크로 하여 제2 트렌치(520a)를 형성한 다음, 제2 트렌치(520a)를 등방성 식각하여 선형의 프로파일을 가지는 제1 부분(510)과 타원형의 제2 부분(520)을 포함하는 트렌치(500)를 용이하게 형성할 수 있다.
또한, 비정질 탄소로 이루어진 버퍼층 패턴(570a)이 제1 트렌치(510a)의 측벽을 보호하므로, 버퍼층 패턴(570a)과 제1 트렌치(510a)의 측벽의 계면에 이물질이 생기는 것을 방지할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
100: n+형 탄화 규소 기판 200: n-형 에피층
300: p형 에피층 400: n+ 영역
500: 트렌치 510: 제1 부분
510a: 제1 트렌치 520: 제2 부분
520a: 제2 트렌치 570: 버퍼층
570a: 버퍼층 패턴 600: 게이트 절연막
610: 산화막 700: 게이트 전극
800: 소스 전극 900: 드레인 전극

Claims (9)

  1. n+형 탄화 규소 기판의 제1면에 n-형 에피층, p형 에피층 및 제1 n+ 영역을 차례로 형성하는 단계, 그리고
    상기 제1 n+ 영역 및 상기 p형 에피층을 관통하며, 선형의 프로파일을 가지는 제1 부분 및 타원형의 제2 부분을 포함하는 트렌치를 형성하는 단계를 포함하고,
    상기 트렌치를 형성하는 단계는
    상기 제1 n+ 영역 위에 감광막 패턴을 형성하는 단계,
    상기 감광막 패턴을 마스크로 하여 상기 제1 n+ 영역 및 상기 p형 에피층을 식각하여 제1 트렌치를 형성하여 상기 트렌치의 제1 부분을 형성하는 단계,
    상기 감광막 패턴을 제거한 후, 상기 제1 n+ 영역 및 상기 제1 트렌치 위에 비정질 탄소를 사용하여 버퍼층을 형성하는 단계,
    상기 제1 트렌치의 바닥이 드러나도록 상기 버퍼층을 식각하여 버퍼층 패턴을 형성하는 단계,
    상기 버퍼층 패턴을 마스크로 하여 상기 제1 트렌치의 바닥을 식각하여 제2 트렌치를 형성하는 단계,
    상기 제2 트렌치를 등방성 식각하여 상기 트렌치의 제2 부분을 형성하는 단계, 그리고
    상기 버퍼층 패턴을 제거하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에서,
    상기 제1 트렌치의 깊이는 상기 트렌치의 깊이에 대해 1/2 이하인 반도체 소자의 제조 방법.
  3. 제2항에서,
    상기 제2 트렌치의 폭은 상기 제1 트렌치의 폭보다 작은 반도체 소자의 제조 방법.
  4. 제3항에서,
    상기 제1 트렌치와 상기 제2 트렌치를 합한 부피는 상기 트렌치의 부피에 대해 2/3 이하인 반도체 소자의 제조 방법.
  5. 제4항에서,
    상기 트렌치의 제1 부분의 폭은 상기 트렌치의 제2 부분의 폭보다 작은 반도체 소자의 제조 방법.
  6. 제5항에서,
    상기 트렌치의 제2 부분은 상기 트렌치의 제1 부분의 아래에 위치하는 반도체 소자의 제조 방법.
  7. 제6항에서,
    상기 버퍼층 패턴은 상기 제1 트렌치의 측벽 및 상기 제1 n+ 영역 위에 위치하는 반도체 소자의 제조 방법.
  8. 제1항에서,
    상기 트렌치를 형성하는 단계 이후에
    상기 트렌치 내에 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 게이트 전극을 형성하는 단계,
    상기 게이트 절연막 및 상기 게이트 전극 위에 산화막을 형성하는 단계,
    상기 제1 n+ 영역을 패터닝하여 n+ 영역을 형성하는 단계, 그리고
    상기 p형 에피층, 상기 n+ 영역 및 상기 산화막 위에 소스 전극을 형성하고, 상기 n+형 탄화 규소 기판의 제2면에 드레인 전극을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  9. 삭제
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