JP4929594B2 - 半導体装置および半導体装置の製造方法 - Google Patents
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Description
図1は、本発明の実施の形態1にかかる縦型MOSFETチップの要部を示す部分平面図である。なお、図1では、並列pn層の表面層およびその上に形成される素子の表面構造については省略している(図5においても同じ)。図1に示すように、MOSFETのオン状態において電流が流れる活性領域100は、例えば矩形状をなすチップの中央部に配置されており、チップの周縁部に設けられた非活性領域200で囲まれている。並列pn層は、n半導体層2a,3aおよびp半導体層2b,3bを交互に繰り返し接合した、ストライプ状の平面形状をなす構成となっている。チップ終端部は、n半導体層13となっている。
図4は、本発明の実施の形態2にかかる縦型MOSFETチップの要部の断面構成を示す縦断面図である。実施の形態2の部分平面図は図1と同じである。図4は、図1中の切断線A−Aにおける断面図に相当する。図4に示すように、実施の形態2では、非活性領域210において第2のp半導体層3bがn++ドレイン層1に接している。その他の構成は実施の形態1と同じである。
図5は、本発明の実施の形態3にかかる縦型MOSFETチップの要部を示す部分平面図である。図6は、図5中の、活性領域および非活性領域をストライプに垂直な方向に横切る切断線B−Bにおける断面構成を示す縦断面図である。図5および図6に示すように、実施の形態3では、非活性領域220において、活性領域100との境界からソース電極10の終端付近までのソース電極10の下の領域には、活性領域100と同じ浅いp半導体層2bを有する第1の並列pn層が配置されている。
図7は、本発明の実施の形態4にかかる縦型MOSFETチップの要部の断面構成を示す縦断面図である。実施の形態4の部分平面図は図5と同じである。図7は、図5中の切断線B−Bにおける断面図に相当する。図7に示すように、実施の形態4では、非活性領域230において、活性領域100との境界からソース電極10の終端付近までのソース電極10の下の領域には、活性領域100と同じ浅いp半導体層2bを有する第1の並列pn層が配置されている。
2a,3a 第1導電型半導体層(n半導体層)
2b,3b 第2導電型半導体層(p半導体層)
100 活性領域
200,210,220,230 非活性領域
Claims (4)
- 第1導電型の低抵抗層上に、第1導電型半導体層と第2導電型半導体層とを交互に繰り返し接合した並列pn層が設けられ、かつ該並列pn層が、オン状態のときに電流が流れる活性領域、および該活性領域の周囲の非活性領域の両方に配置された半導体装置であって、
非活性領域の少なくとも一部の第2導電型半導体層の深さが、活性領域の第2導電型半導体層の深さよりも深く、
前記非活性領域に配置された、前記活性領域の第2導電型半導体層よりも深い第2導電型半導体層の幅は、前記活性領域の第2導電型半導体層の幅よりも広く、
前記非活性領域に配置された、前記活性領域の第2導電型半導体層よりも深い第2導電型半導体層に挟まれた第1導電型半導体層の幅は、前記活性領域の第1導電型半導体層の幅に等しいかまたはそれよりも狭く、
前記活性領域の第2導電型半導体層の幅は、前記活性領域の第1導電型半導体層の幅に等しいことを特徴とする半導体装置。 - 前記活性領域の第2導電型半導体層は前記低抵抗層から離れており、かつ前記非活性領域の少なくとも一部の第2導電型半導体層は前記低抵抗層に接していることを特徴とする請求項1に記載の半導体装置。
- 第1導電型の低抵抗層上に、第1導電型半導体層と第2導電型半導体層とを交互に繰り返し接合した並列pn層が設けられ、かつ該並列pn層が、オン状態のときに電流が流れる活性領域、および該活性領域の周囲の非活性領域の両方に配置された半導体装置の製造方法であって、
前記低抵抗層上に、前記第1導電型半導体層を形成する工程と、
前記第1導電型半導体層上に、前記活性領域を選択的に露出する第1開口部と、前記第1開口部の開口幅よりも広い開口幅で前記非活性領域を選択的に露出する第2開口部とを有するエッチングマスクを形成する工程と、
前記エッチングマスクをマスクとしてエッチングを行い、前記第1導電型半導体層の、前記第1開口部に対応する領域に第1トレンチを形成するとともに、前記第2開口部に対応する領域に前記第1トレンチの深さよりも深い第2トレンチを形成する工程と、
前記第1トレンチおよび前記第2トレンチの内部に、エピタキシャル成長によって第2導電型半導体層を成長させる工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記エッチングマスクは、
前記第1開口部よりも開口幅が広い隣り合う前記第2開口部に挟まれ前記第1導電型半導体層を覆う部分の幅が、隣り合う前記第1開口部に挟まれ前記第1導電型半導体層を覆う部分の幅に等しいかまたはそれよりも狭く、
前記第1開口部の開口幅が、隣り合う前記第1開口部に挟まれ前記第1導電型半導体層を覆う部分の幅に等しいことを特徴とする請求項3に記載の半導体装置の製造方法。
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