JP4840738B2 - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法 Download PDFInfo
- Publication number
- JP4840738B2 JP4840738B2 JP2005072244A JP2005072244A JP4840738B2 JP 4840738 B2 JP4840738 B2 JP 4840738B2 JP 2005072244 A JP2005072244 A JP 2005072244A JP 2005072244 A JP2005072244 A JP 2005072244A JP 4840738 B2 JP4840738 B2 JP 4840738B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- semiconductor
- layer
- termination
- upper layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 263
- 238000004519 manufacturing process Methods 0.000 title claims description 59
- 239000012535 impurity Substances 0.000 claims description 54
- 238000000034 method Methods 0.000 claims description 26
- 238000005530 etching Methods 0.000 claims description 8
- 239000010410 layer Substances 0.000 description 265
- 230000015556 catabolic process Effects 0.000 description 37
- 230000005684 electric field Effects 0.000 description 11
- 238000009826 distribution Methods 0.000 description 7
- 210000000746 body region Anatomy 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 239000012141 concentrate Substances 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Composite Materials (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
セル領域には複数の縦型半導体スイッチングセルが形成されている。例えば、縦型半導体スイッチングセルがMOSFETの場合は、半導体下層がドレイン層等と呼ばれ、そのドレイン層にドレイン電極が接続している。縦型半導体スイッチングセルがIGBTの場合は、半導体下層の裏面にp型のコレクタ層が設けられており、そのコレクタ層にコレクタ電極が接続している。また、縦型半導体スイッチングセルのゲート構造がプレーナ型の場合は、SJ構造の上部領域に、p型ボディ領域が形成され、そのp型ボディ領域に対向してプレーナ型ゲート電極が形成されている。あるいは縦型半導体スイッチングセルのゲート構造がトレンチ型の場合は、SJ構造の表面にp型の半導体上層が形成され、この半導体上層を貫通するトレンチ型ゲート電極が形成されている。
本発明の目的は、セル領域と終端領域に形成されているSJ構造を、同一の製造工程で作製することが可能であるとともに、セル領域の耐圧よりも終端領域の耐圧の方が高く調整された半導体装置を提供することである。
本発明で創作された一つの半導体装置は、第1導電型不純物を含む半導体下層と、層厚方向に伸びるとともに第1導電型不純物を含む第1部分領域と層厚方向に伸びるとともに第2導電型不純物を含む第2部分領域の組合せが前記層厚方向に対して直交する面内で繰返されているスーパージャンクション構造を有する半導体中間層を備えている。さらに、終端領域の半導体中間層の表面に形成されており、セル領域と終端領域の境界近傍にまで伸びている第2導電型不純物を含む半導体上層を備えている。その他に、半導体上層の表面側に形成されている第2導電型不純物を高濃度に含む終端コンタクト領域と、終端コンタクト領域に接続している主電極を備えている。本発明の半導体装置は、セル領域側から終端領域側に向けて観測したときに、半導体上層によって表面が高くなる段差が形成されている。さらに、本発明の半導体装置は、半導体装置がオフしたときに、終端領域の半導体中間層及び半導体上層に形成される空乏化領域の層厚方向の幅が、セル領域に形成される空乏化領域の層厚方向の幅よりも大きいことを特徴としている。
第1部分領域と第2部分領域は、例えば薄板状、四角柱状、あるいは六角柱状である。あるいは層厚方向に対して直交する面内で広く広がる第1部分領域内に、柱状の第2部分領域が分散配置されていてもよい。要は、層厚方向に直交する面内で、第1部分領域と第2部分領域の組合せが少なくとも一方方向へ繰返されていればよい。
セル領域に形成されている縦型半導体スイッチングセルの種類に特に制限はない。例えば、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)、IGBT(Insulated Gate Bipolar Transistor)、SIT(Static Induction Transistor)、あるいはSBT(Shottky Barrier Diode)等の縦型半導体スイッチングセルを挙げることができる。縦型半導体スイッチングセルに備えられているゲート電極構造は、トレンチ型、プレーナ型、あるいはその他の構造を採用することができる。
上記態様の半導体装置は、セル領域と終端領域の境界近傍に半導体上層を備えている。この半導体上層の表面側に終端コンタクト領域が形成されており、その終端コンタクト領域に主電極が接続している。終端コンタクト領域は、終端領域の電位を固定している。したがって、終端領域では、終端コンタクト領域を中心として略同心円状に空乏化領域が形成される。このため、終端領域のうちの終端コンタクト領域を含む領域では、半導体上層の層厚方向の厚みを調整することによって、層厚方向の空乏化領域を調整することができる。一般的に、セル領域と終端領域の境界近傍のうちの終端領域側に形成されている終端コンタクト領域近傍には過大な電界が集中し易い。このため、終端領域の耐圧は、終端コンタクト領域近傍がブレークダウンする電圧によって決定される。
上記態様の半導体装置は、半導体上層を設けることによって、終端コンタクト領域近傍に形成される空乏化領域を大きくすることができ、電界の集中を緩和することができる。半導体上層の層厚を調整するだけで、終端コンタクト領域近傍の空乏化領域の層厚方向の幅が、セル領域に形成される空乏化領域の層厚方向の幅よりも大きいという関係を得ることができる。上記態様の半導体装置では、セル領域の耐圧よりも終端領域の耐圧を高くすることができる。
この態様の半導体装置によると、セル領域に形成される半導体上層は、いわゆるボディ領域として利用され得る。この場合のセル領域に形成される空乏化領域は、半導体中間層と半導体上層に形成される。ただし、ゲート電極構造がトレンチ型の場合は、形成される空乏化領域はトレンチゲート電極の底面より下方に形成されるので、空乏化領域は半導体上層に形成されない。
一方、終端領域の半導体上層には層厚領域が形成されており、その層厚領域はセル領域と終端領域の境界近傍に形成されている。この領域の空乏化領域は、半導体中間層に加えて、半導体上層のうちの層厚領域にも形成される。したがって、この領域の空乏化領域の層厚方向の幅は、セル領域に形成される空乏化領域の層厚方向の幅よりも、残部よりも大きく形成された層厚領域の厚みの分だけ確実に大きくなる。前記したように、セル領域と終端領域の境界近傍のうちの終端領域側に形成されている終端コンタクト領域近傍には過大な電界が集中し易い。この態様の半導体装置によると、終端コンタクト領域を含む位置に層厚領域が形成されているので、終端コンタクト領域近傍に形成される空乏化領域を大きくすることができる。終端コンタクト領域近傍の電界の集中を緩和することができる。この態様の半導体装置では、セル領域の耐圧よりも終端領域の耐圧が高くなる。
この態様の半導体装置によると、終端領域の広い範囲に亘って、終端領域の空乏化領域の層厚方向の幅がセル領域よりも大きいという関係を得ることができる。セル領域の耐圧よりも終端領域の耐圧が確実に高くなる。
前記したように、セル領域の半導体上層は、いわゆるボディ領域として利用される。したがって、セル領域の半導体上層の不純物濃度は、所望のゲート閾値を得ることができる濃度に調整されることが多い。一方、終端領域の半導体上層は、空乏化される必要があるので、その不純物濃度は薄いことが好ましい。終端領域の半導体上層の不純物濃度が、セル領域の半導体上層の不純物濃度よりも薄いと、空乏化領域が終端領域の半導体上層の広い範囲に形成されることになる。
絶縁膜を設けることによって、終端領域の半導体上層の電界を緩和することができる。
上記態様によると、いわゆるフィールドプレート効果を得ることができる。終端領域の半導体上層の電界をさらに緩和することができる。
本発明の製造方法は、縦型半導体スイッチングセル群が形成されているセル領域とそのセル領域の周辺に位置している終端領域を備えている半導体装置に関する。
本発明で創作された一つの製造方法は、第1導電型不純物を含む半導体下層と第1導電型不純物を含む半導体中間層の積層構造体を用意する工程と、半導体中間層の表面から裏面に向けて伸びる複数のトレンチを形成する工程と、第2導電型不純物を含む半導体をトレンチ群内に充填する工程と、半導体中間層の表面に第2導電型不純物を含む半導体上層を形成する工程と、セル領域の全範囲に対応する位置の半導体上層を、その半導体上層の表面から所定の深さまで除去する工程を備えている。
この製造方法によると、セル領域と終端領域の半導体中間層に対して、同一の製造工程によってトレンチ群を形成し、そのトレンチ郡内に第2導電型不純物を含む半導体を充填することによってSJ構造を作製している。セル領域と終端領域に形成されているSJ構造は同一の製造工程によって作製されている。この製造方法では、SJ構造の製造工程を1回しか利用しない。SJ構造を複数回の工程に分けて作製する場合に比して、製造に要する工程数が大幅に減少させることができる。その後に、半導体中間層の表面に半導体上層を形成し、次にセル領域の全範囲に対応する位置の半導体上層を表面から所定の深さまで除去する工程を実施する。これにより、終端領域の半導体上層の層厚が、セル領域の導体上層の層厚よりも大きく形成される。これらの工程を経て、セル領域の耐圧よりも終端領域の耐圧が高く調整された半導体装置を得ることができる。
例えば、エッチング技術を利用することができる。セル領域の半導体上層を選択的にエッチングすることによって、半導体上層を表面から所定の深さまで除去することができる。
あるいは、セル領域の全範囲に対応する位置の半導体上層の表面に酸化膜を形成した後に、その酸化膜を除去することによって、半導体上層を表面から所定の深さまで除去することができる。半導体上層の表面に酸化膜を形成すると、酸化膜の一部は半導体上層内に侵入して形成される。したがって、その酸化膜を除去すると、酸化膜が半導体上層に侵入した部分が除去される。半導体上層は、その表面から所定の深さまで除去されることになる。
上記の製造方法によると、第2半導体上層を終端領域に選択的に形成することによって、終端領域の半導体上層の層厚が、セル領域の導体上層の層厚よりも大きく形成される。これらの工程を経て、セル領域の耐圧よりも終端領域の耐圧が高く調整された半導体装置を得ることができる。
(第1形態) 半導体中間層は、面的に広がった形状である。
(第2形態) セル領域に形成されているSJ構造の層厚方向の厚みと、終端領域に形成されているSJ構造の層厚方向の厚みは等しい。
(第3形態) 終端コンタクト領域と半導体中間層の間の距離が、ボディコンタクト領域と半導体中間層の間の距離よりも大きい。
(第1実施例)
図1に、半導体装置10のセル領域12と終端領域14の境界近傍の要部縦断面図を示す。
図1に示すように、半導体装置10は、縦型半導体スイッチングセル(この例ではSJ−MOSFETである)群が形成されているセル領域12と、そのセル領域12の周辺に位置している終端領域14を備えている。実際には、セル領域12の縦型半導体スイッチングセルは、紙面左に向けて繰返し形成されている。図1には、セル領域12と終端領域14の境界近傍に存在する一部の縦型半導体スイッチングセルが図示されている。セル領域12の平面形状は、例えば、矩形状である。終端領域14は、矩形状のセル領域12を一巡して形成されている。半導体装置10は、セル領域12から終端領域14まで連続して形成されているn+型のドレイン層24(半導体下層の一例)を備えている。ドレイン層24の裏面には、アルミニウムからなるドレイン電極22が蒸着されている。ドレイン層24の表面には、半導体中間層27が形成されている。半導体中間層27には、層厚方向(図1の紙面上下方向)に伸びるとともにn型不純物を含むn型コラム25(第1部分領域の一例)と層厚方向に伸びるとともにp型不純物を含むp型コラム26(第2部分領域の一例)の組合せが形成されている。n型コラム25とp型コラム26の組合せは、層厚方向に対して直交する面内で繰返して形成されている。この繰返し構造を一般的にスーパージャンクション構造という。n型コラム25とp型コラム26は実質的に薄板状で形成されている。n型コラム25とp型コラム26を平面視すると、ストライプ状に配置されている。終端領域14の周縁側には、n型の周縁領域28が形成されている。周縁領域28には、例えば、図示しない絶縁分離用トレンチ、チャネルストッパ領域等が形成されている。なお、n型コラム25の幅(層厚方向に対して直交する面内の幅をいう)とp型コラム26の幅は、必要に応じて、セル領域12と終端領域14において異なっていてもよい。
酸化シリコンからなるフィールド酸化膜54が、リサーフ層39の表面に形成されている。フィールド酸化膜54の表面の少なくともセル領域12側に、フィールドプレート76が形成されている。フィールドプレート76は、セル領域12から周辺に向けて伸びているソース電極52のことをいう。フィールドプレート76がセル領域12から周辺に向けて伸びている長さに特に制限はなく、リサーフ層39の表面側の電界を緩和するのに最適な長さで形成されている。
なお、本実施例では、セル領域12のうちの最も終端側に配置されているトレンチゲート電極44に隣接するp型コラム26aとそのp型コラム26aに隣接するn型コラム25aとの境界を、セル領域12と終端領域14の境界としている。
図2に示すように、セル領域12の等電位分布は、トレンチゲート電極44の底面とドレイン層24の表面との間(図示72に示す範囲)に形成されている。即ち、空乏化領域は、トレンチゲート電極44の底面とドレイン層24の表面との間に形成されている。空乏化領域の層厚方向の幅は、実質的に半導体中間層27の厚みということができる。セル領域12の耐圧は、空乏化領域の層厚方向の幅によって決定されるので、セル領域12の耐圧は半導体中間層27の厚みに相当すると言える。
一方、図3に示すように、終端領域14の等電位分布は、終端コンタクト領域36を中心として略同心円状に広がっている。終端領域14の等電位分布は、半導体中間層27に加えて、リサーフ層39にも形成されている。即ち、空乏化領域は、半導体中間層27とリサーフ層39に形成されている。したがって、終端領域14の耐圧は、半導体中間層27の層厚方向の厚みの他に、リサーフ層39の層厚方向の厚みを加えた大きさに相当する。終端領域14の耐圧は、セル領域12の耐圧に比して、リサーフ層39の厚みが加わった分だけ大きくなる。終端領域14の耐圧がセル領域12の耐圧より大きく形成されているので、例えばL負荷サージ耐量試験等を実施した場合、面積の大きいセル領域12において優先的にブレークダウンを発生させることができる。したがって、単位面積当たりのアバランシェエネルギーを低下させることができ、ひいては半導体装置10が破壊されるという事態を抑制することができる。
(1) リサーフ層39の不純物濃度が、ボディ層38及びp型コラム26の不純物濃度よりも薄く形成されている。リサーフ層39の不純物濃度が薄く形成されるほど、リサーフ層39内には、n型コラム25とのpn接合界面から伸びる空乏層が進行し易くなる。上記の濃度関係が確保されていると、リサーフ層39内は実質的に完全空乏化され得る。
(2) フィールド酸化膜54が形成されているので、リサーフ層39の表面側の電界が緩和されている。
(3) フィールドプレート76が形成されているので、リサーフ層39の表面側の電界がさらに緩和されている。
(4) 終端領域14の終端コンタクト領域36が、セル領域12のボディコンタクト領域34よりも上側に形成されている。複数のボディコンタクト領域34が存在する面よりも上側に形成されているとも言える。終端コンタクト領域36と半導体中間層27の間の距離が、ボディコンタクト領域34と半導体中間層27の間の距離よりも大きいとも言える。上記の位置関係が保たれていると、終端領域14の耐圧がセル領域12の耐圧よりも高いという関係が得られる。
(5) リサーフ層39の層厚が、ボディ層38の層厚よりも一様に厚く形成されているので、終端領域14の広い範囲に亘って、終端領域14の空乏化領域の層厚方向の幅がセル領域12よりも大きいという関係を得ることができる。なお、終端領域14の耐圧がセル領域12の耐圧よりも高いという関係を得るためには、リサーフ層39の層厚が、セル領域12と終端領域14の境界近傍において、少なくともボディ層38よりも大きく形成されていればよい。あるいは、リサーフ層39の層厚が、終端コンタクト領域36を含む領域において、少なくともボディ層38よりも大きく形成されていればよい、ということもできる。このように、リサーフ層のうち残部に比して一部分だけ層厚が大きい領域を層厚領域という。セル領域12と終端領域14の境界近傍は、終端領域14の中で最も電界が集中し易い領域であり、この領域に対してリサーフ層の層厚領域を形成すると、電界の集中が緩和され、終端領域14の耐圧を向上させることができる。なお、層厚領域として必要とされる横方向の幅は、例えば、n型コラム25とp型コラム26の組合せが2個以上の幅ということができる。層厚領域としてこの幅を確保すれば、終端領域14の耐圧を十分に向上させることができる。
(第1製造方法)
まず、図5に示すように、n+型のドレイン層124とn型の半導体中間層127の積層構造体を用意する。積層構造体は、例えばドレイン層124の表面から半導体中間層127をエピタキシャル成長して得ることができる。
次に、図6に示すように、フォトリソグラフィー技術等を用いて、半導体中間層127に、半導体中間層127の表面から裏面に向けて、ドレイン層124まで達する複数のトレンチを形成し、そのトレンチ群内にp型の半導体を埋込みエピタキシャル成長する。トレンチ群は、例えばRIE等のドライエッチング(異方性エッチング)を利用して形成することができる。なお、必要に応じて、半導体中間層127には、トレンチ群の周囲を一巡する周縁領域128を設けてもよい。これにより、n型コラム125とp型コラムの組合せが繰返されているスーパージャンクション構造を得ることができる。
次に、図7に示すように、半導体中間層127の表面にp−型の半導体上層130をエピタキシャル成長して形成する。
次に、図8に示すように、フォトリソグラフィー技術等を用いて、セル領域に対応する位置の半導体上層130を、エッチング技術を用いて所定の深さまで除去する。半導体上層130をエッチングする深さは、エッチング後に残存する半導体上層130が、ボディ層に必要とされる厚みが確保されるように調整する。
次に、図9に示すように、セル領域に対応する位置の半導体上層130に対して、ボディ層138、ソース領域132、ボディコンタクト領域134、さらに終端コンタクト領域136をイオン注入技術を利用して形成する。さらに、既知の技術を利用してトレンチゲート電極144とゲート絶縁膜146を作り込む。その後に、リサーフ層139の表面を酸化してフィールド酸化膜154を形成する。最後に、ソース電極152とドレイン電極122を蒸着法を利用して形成する。
これらの工程を経て、第1実施例の半導体装置を得ることができる。
(第2製造方法)
図10と図11を用いて、第2の製造方法を説明する。なお、半導体上層230を形成するまでの製造工程は、第1製造方法(図7までの工程)と同様である。
まず、半導体上層230の表面に窒化シリコン膜262を成膜する。次に、セル領域に対応する位置の窒化シリコン膜262をエッチングによって除去し、セル領域に対応する位置の半導体上層230を露出させる。次に、図10に示すように、熱酸化することによって、露出した半導体上層230に酸化膜264を形成する。この酸化膜264の一部は、半導体上層230内に侵入して形成される。
次に、図11に示すように、窒化シリコン膜262と酸化膜264をエッチング技術を利用して除去する。酸化膜264を除去すると、酸化膜264が半導体上層230内に侵入していた部分が除去される。したがって、半導体上層230はセル領域に対応する位置で薄く、終端領域に対応する領域で厚く形成される。
この後の工程は、第1製造方法の図9に示す工程と実質的に同一の工程を実施することによって、第1実施例の半導体装置を得ることができる。
図12と図13を用いて、第3の製造方法を説明する。なお、半導体中間層330を形成するまでの製造工程は、第1製造方法(図6までの工程)と同様である。
まず、図12に示すように、半導体中間層327の表面に、p−型の第1半導体上層382をエピタキシャル成長して形成する。
次に、図13に示すように、第1の半導体上層382の表面のうち、終端領域に対応する領域に、p−型の第2半導体上層384をエピタキシャル成長して形成する。これにより、半導体上層は、セル領域に対応する位置で薄く、終端領域に対応する領域で厚く形成される。
この後の工程は、第1製造方法の図9に示す工程と実質的に同一の工程を実施することによって、第1実施例の半導体装置を得ることができる
なお、第1半導体上層382と第2半導体上層384は、それぞれ異なる層厚、不純物濃度、あるいは半導体材料によって形成してもよい。
図14に、第2実施例の半導体装置400の要部縦断面図を示す。この半導体装置400は、プレーナ型のゲート電極444を備えている。その他の構造は、第1実施例と実質的に同一の構造を備えている。
この場合の半導体装置400においても、終端領域414に形成される空乏化領域の層厚方向の幅が、セル領域412に形成される空乏化領域の層厚方向の幅よりも大きいという関係が得られる。即ち、セル領域412に形成される空乏化領域は、ボディ領域438の底面とドレイン層424の間に形成され、半導体中間層427の厚みよりも大きくなることはない。一方、終端領域414に形成される空乏化領域は、半導体中間層427とリサーフ層439に形成される。したがって、終端領域414の耐圧は、セル領域412の耐圧に比して、リサーフ層439の厚みが加わった分だけ大きくなる。終端領域414の耐圧がセル領域412の耐圧より大きくなる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
14:終端領域
22:ドレイン電極
24:ドレイン層(半導体下層の一例)
25:n型コラム
26:p型コラム
27:半導体中間層
28:周縁領域
32:ソース領域
34:ボディコンタクト領域
36:終端コンタクト領域
38:ボディ層
39:リサーフ層
42:層間絶縁膜
44:トレンチゲート電極
46:ゲート絶縁膜
52:ソース電極
54:フィールド絶縁膜
76:フィールドプレート
Claims (10)
- 縦型半導体スイッチングセル群が形成されているセル領域とそのセル領域の周辺に位置している終端領域を備えている半導体装置であって、
第1導電型不純物を含む半導体下層と、
層厚方向に伸びるとともに第1導電型不純物を含む第1部分領域と層厚方向に伸びるとともに第2導電型不純物を含む第2部分領域の組合せが前記層厚方向に対して直交する面内で繰返されているスーパージャンクション構造を有する半導体中間層と、
終端領域の半導体中間層の表面に形成されており、セル領域と終端領域の境界近傍にまで伸びている第2導電型不純物を含む半導体上層と、
半導体上層の表面側に形成されている第2導電型不純物を高濃度に含む終端コンタクト領域と、
終端コンタクト領域に接続している主電極を備え、
セル領域側から終端領域側に向けて観測したときに、半導体上層によって表面が高くなる段差が形成されており、
半導体装置がオフしたときに、終端領域の半導体中間層及び半導体上層に形成される空乏化領域の層厚方向の幅が、セル領域に形成される空乏化領域の層厚方向の幅よりも大きいことを特徴とする半導体装置。 - 縦型半導体スイッチングセル群が形成されているセル領域とそのセル領域の周辺に位置している終端領域を備えている半導体装置であって、
第1導電型不純物を含む半導体下層と、
層厚方向に伸びるとともに第1導電型不純物を含む第1部分領域と層厚方向に伸びるとともに第2導電型不純物を含む第2部分領域の組合せが前記層厚方向に対して直交する面内で繰返されているスーパージャンクション構造を有する半導体中間層と、
終端領域の少なくとも一部において、残部よりも層厚が大きく形成されている層厚領域を有する第2導電型不純物を含む半導体層上層と、
半導体上層の前記層厚領域の表面側に形成されている第2導電型不純物を高濃度に含む終端コンタクト領域と、
終端コンタクト領域に接続している主電極を備え、
セル領域側から終端領域側に向けて観測したときに、半導体上層の前記層厚領域によって表面が高くなる段差が形成されており、
前記層厚領域が、セル領域と終端領域の境界近傍に形成されていることを特徴とする半導体装置。 - 終端領域の半導体上層の層厚が、層厚領域の層厚に一様に等しく形成されていることを特徴とする請求項2の半導体装置。
- 終端領域の半導体上層の不純物濃度が、セル領域の半導体上層の不純物濃度よりも薄いことを特徴とする請求項2又は3の半導体装置。
- 終端領域の半導体上層の表面に形成されている絶縁膜をさらに備えていることを特徴とする請求項2〜4のいずれかの半導体装置。
- 主電極が、セル領域から終端領域に向けて、前記絶縁膜の表面に伸びていることを特徴とする請求項5の半導体装置。
- 縦型半導体スイッチングセル群が形成されているセル領域とそのセル領域の周辺に位置している終端領域を備えている半導体装置の製造方法であり、
第1導電型不純物を含む半導体下層と第1導電型不純物を含む半導体中間層の積層構造体を用意する工程と、
半導体中間層の表面から裏面に向けて伸びる複数のトレンチを形成する工程と、
第2導電型不純物を含む半導体をトレンチ群内に充填する工程と、
半導体中間層の表面に第2導電型不純物を含む半導体上層を形成する工程と、
セル領域の全範囲に対応する位置の半導体上層を、その半導体上層の表面から所定の深さまで除去する工程と、
を備えていることを特徴とする製造方法。 - 半導体上層を除去する工程は、エッチング技術を利用することを特徴とする請求項7の製造方法。
- 半導体上層を除去する工程は、セル領域の全範囲に対応する位置の半導体上層の表面に酸化膜を形成した後に、その酸化膜を除去することによって実施することを特徴とする請求項7の製造方法。
- 縦型半導体スイッチングセル群が形成されているセル領域とそのセル領域の周辺に位置している終端領域を備えている半導体装置の製造方法であり、
第1導電型不純物を含む半導体下層と第1導電型不純物を含む半導体中間層の積層構造体を用意する工程と、
半導体中間層の表面から裏面に向けて伸びる複数のトレンチを形成する工程と、
第2導電型不純物を含む半導体をトレンチ群内に充填する工程と、
半導体中間層の表面に第2導電型不純物を含む第1半導体上層を形成する工程と、
終端領域に対応する位置の第1半導体上層の表面に、第2導電型不純物を含む第2半導体上層を形成する工程と、
を備えていることを特徴とする製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005072244A JP4840738B2 (ja) | 2005-03-15 | 2005-03-15 | 半導体装置とその製造方法 |
US11/366,613 US7465990B2 (en) | 2005-03-15 | 2006-03-03 | Semiconductor device having super junction structure |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005072244A JP4840738B2 (ja) | 2005-03-15 | 2005-03-15 | 半導体装置とその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006261149A JP2006261149A (ja) | 2006-09-28 |
JP4840738B2 true JP4840738B2 (ja) | 2011-12-21 |
Family
ID=37009428
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005072244A Expired - Fee Related JP4840738B2 (ja) | 2005-03-15 | 2005-03-15 | 半導体装置とその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7465990B2 (ja) |
JP (1) | JP4840738B2 (ja) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4265684B1 (ja) * | 2007-11-07 | 2009-05-20 | トヨタ自動車株式会社 | 半導体装置 |
JP5612256B2 (ja) * | 2008-10-16 | 2014-10-22 | 株式会社東芝 | 半導体装置 |
JP2011023527A (ja) * | 2009-07-15 | 2011-02-03 | Toshiba Corp | 半導体装置 |
US8421196B2 (en) | 2009-11-25 | 2013-04-16 | Infineon Technologies Austria Ag | Semiconductor device and manufacturing method |
US8525260B2 (en) * | 2010-03-19 | 2013-09-03 | Monolithic Power Systems, Inc. | Super junction device with deep trench and implant |
JP2012074441A (ja) | 2010-09-28 | 2012-04-12 | Toshiba Corp | 電力用半導体装置 |
KR101154205B1 (ko) | 2010-12-17 | 2012-06-18 | (주) 트리노테크놀로지 | 수퍼정션 구조를 가지는 전력 반도체 소자 |
CN103035634B (zh) * | 2011-10-09 | 2015-06-03 | 上海华虹宏力半导体制造有限公司 | 能够提高雪崩耐量能力的超结器件结构 |
US8564058B1 (en) * | 2012-08-07 | 2013-10-22 | Force Mos Technology Co., Ltd. | Super-junction trench MOSFET with multiple trenched gates in unit cell |
US9536944B2 (en) * | 2012-12-04 | 2017-01-03 | Denso Corporation | Semiconductor device and method of manufacturing same |
JP6252022B2 (ja) * | 2013-08-05 | 2017-12-27 | セイコーエプソン株式会社 | 半導体装置 |
DE102015110484B4 (de) * | 2015-06-30 | 2023-09-28 | Infineon Technologies Austria Ag | Halbleiterbauelemente und Verfahren zum Bilden eines Halbleiterbauelements |
CN105679660B (zh) * | 2016-01-29 | 2018-04-17 | 上海华虹宏力半导体制造有限公司 | 沟槽型超级结的制造方法 |
CN110491937B (zh) * | 2019-08-22 | 2021-04-13 | 电子科技大学 | 一种具有自偏置分离栅结构igbt |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4843843B2 (ja) | 2000-10-20 | 2011-12-21 | 富士電機株式会社 | 超接合半導体素子 |
JP3899231B2 (ja) | 2000-12-18 | 2007-03-28 | 株式会社豊田中央研究所 | 半導体装置 |
JP3973395B2 (ja) | 2001-10-16 | 2007-09-12 | 株式会社豊田中央研究所 | 半導体装置とその製造方法 |
JP3908572B2 (ja) | 2002-03-18 | 2007-04-25 | 株式会社東芝 | 半導体素子 |
JP3743395B2 (ja) | 2002-06-03 | 2006-02-08 | 株式会社デンソー | 半導体装置の製造方法及び半導体装置 |
JP4166627B2 (ja) * | 2003-05-30 | 2008-10-15 | 株式会社デンソー | 半導体装置 |
US7170119B2 (en) * | 2003-08-20 | 2007-01-30 | Denso Corporation | Vertical type semiconductor device |
JP4253558B2 (ja) | 2003-10-10 | 2009-04-15 | 株式会社豊田中央研究所 | 半導体装置 |
-
2005
- 2005-03-15 JP JP2005072244A patent/JP4840738B2/ja not_active Expired - Fee Related
-
2006
- 2006-03-03 US US11/366,613 patent/US7465990B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2006261149A (ja) | 2006-09-28 |
US7465990B2 (en) | 2008-12-16 |
US20060208334A1 (en) | 2006-09-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4840738B2 (ja) | 半導体装置とその製造方法 | |
US11177354B2 (en) | Method of manufacturing silicon carbide semiconductor devices | |
JP4940546B2 (ja) | 半導体装置 | |
US10396194B2 (en) | Semiconductor device and method of manufacturing thereof | |
JP4865260B2 (ja) | 半導体装置 | |
US9087893B2 (en) | Superjunction semiconductor device with reduced switching loss | |
JP5196980B2 (ja) | 半導体装置 | |
JP5787853B2 (ja) | 電力用半導体装置 | |
US10186610B2 (en) | Semiconductor device and method of manufacturing the semiconductor device | |
US20170110571A1 (en) | Semiconductor device and method of manufacturing semiconductor device | |
JP3506676B2 (ja) | 半導体装置 | |
JP5439763B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JP2022071220A (ja) | 半導体装置 | |
US20070114602A1 (en) | Semiconductor device | |
CN104380471A (zh) | 碳化硅半导体装置及其制造方法 | |
JP2006269720A (ja) | 半導体素子及びその製造方法 | |
JP2008182054A (ja) | 半導体装置 | |
JP2007189192A (ja) | 半導体装置 | |
JP2013258327A (ja) | 半導体装置及びその製造方法 | |
JP7251914B2 (ja) | 半導体装置 | |
JP2011124464A (ja) | 半導体装置及びその製造方法 | |
JP5369372B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JP2022180638A (ja) | 半導体装置 | |
JP4929594B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JP2004039655A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070830 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110608 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110621 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110801 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110906 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20110914 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110926 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141014 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |