近年、パワーエレクトロニクスの分野における電源機器の小型化、高性能化への要求を受けて、電力用半導体装置では、高耐圧化、大電流化と共に、低損失化、高破壊耐量化、高速化に対する性能の改善に力が注がれている。これらの高耐圧化、大電流化、低損失化が可能な電力用半導体装置の基板構造としては超接合型基板が検討されている。また、電力用半導体装置の表面構造としては、縦型あるいはトレンチ型MOSパワーデバイスが提案されている。
電力用半導体装置の基板構造としては、単一の導電型を有する半導体基板と超接合型基板の2種類が広く知られている。ここで、超接合型基板とは、複数の第1導電型の半導体領域(たとえば、n型のドリフト領域)と複数の第2導電型の半導体領域(たとえば、p型の仕切り領域)が交互に繰り返し接合された層である超接合層を有する半導体基板である。
超接合基板は、超接合層を形成することによって、個々の超接合層の不純物濃度が高い場合においても、オフ時に超接合層全体の空間電荷領域を広げることが可能であるため、特に高耐圧半導体装置においてオン抵抗を小さくできるという点で単一の導電型を有する半導体基板よりも有利とされている。
超接合型半導体基板を用いたパワーMOSFETにおいて、pリサーフ層の不純物濃度を深さ方向に小さくしていく分布(傾斜プロファイル)を持たせることにより、pリサーフ層の不純物量とnドリフト層の不純物量とのアンバランス量に対する耐圧低下を従来よりも小さくする技術が知られている(たとえば、下記特許文献1参照。)。
また、オフ状態で空乏化するドリフト領域の構造を改良することにより、高耐圧でオン抵抗を低減した半導体装置が知られている(たとえば、下記特許文献2参照。)。
つぎに、電力用半導体装置の表面構造について説明する。電力用半導体装置の表面構造としては、MOSゲートを平板上に設けたプレーナ構造およびMOSゲートを溝内に埋め込んで形成したトレンチ構造の2種類が知られている。トレンチ型MOSパワーデバイスは、トレンチ側壁をチャネル領域とするトレンチMOSセルを半導体基板上に多数併設したトレンチゲート構造を有するものであり、一般的には、トレンチMOSデバイスはチャネルの抵抗の低減により性能を向上させやすい点でプレーナMOSデバイスよりも有利とされている。
最近の縦型デバイスにおいては、構造的に低オン抵抗特性が得やすいことから、トレンチ溝内にゲート電極を埋め込んだ構造のトレンチ型デバイスが注目されている。このような縦型/トレンチ型MOSパワーデバイスとしては、スイッチング動作のしきい値電圧を大きくすることなく入力容量を小さくして、ドライブ駆動損失およびスイッチング損失を大幅に改善した縦型MOSFET装置およびその製造方法が知られている(たとえば、下記特許文献3参照。)。
また、ゲートをトレンチ内部に形成したMOSFETを微細化し、その製造工程を簡略化する技術が知られている(たとえば、下記特許文献4参照。)。
また、高速かつ高耐圧であってもオン電圧の低い絶縁ゲート・バイポーラ型の半導体装置とその製造方法が知られている(たとえば、下記特許文献5参照。)。
つぎに、上述した特許文献1〜5に開示されている縦型MOSFETの構造の一例を図41に、縦型IGBTの構造の一例を図42に示す。ここでは、図41を参照して従来技術について示す。また、図42には、図41と同様の名称の部分には、図41と同様の符号を付している。図41において、半導体基板は、n+型ドレイン層101とn-型ドレイン層102とにより構成され、当該n-型ドレイン層102の表面にp-型チャネル領域103が設けられている。
p-型チャネル領域103の表面から複数のトレンチ104がn-型ドレイン層102に達する深さまで形成されている。トレンチ104の表面には、ゲート酸化膜105が形成され、さらにその内部には、たとえば多結晶シリコンなどからなるゲート電極106が埋設されている。そして、p-型チャネル領域103の表面には、隣接するトレンチ104の略中間にp+型ボディ領域107が形成されている。このp+型ボディ領域107と、トレンチ104との間には、n++型ソース領域108が形成されている。
また、ゲート電極106の上には、絶縁膜109が形成されており、さらに、その上は、セル領域の全面に、たとえばアルミなどの金属電極110が形成されている。絶縁膜109は、ゲート電極106と金属電極110とを分離している。金属電極110は、n++型ソース領域108とp+型ボディ領域107とにオーミック接触するように構成されている。そして、半導体基板の金属電極110が形成されている面と反対側の面にも金属電極111が形成されている。図42の縦型IGBTでは、n+型ドレイン層101と金属電極111の間にp+型の領域が介在している。
上述した縦型MOSFETあるいは縦型IGBTにおいては、n型半導体基板の各ドレイン層(101、102)と各n++型ソース領域108との間に、ゲート電極106に所定の閾値以上の電圧を印加することにより、p-型チャネル領域103内のトレンチ104に沿ってn型の反転層が形成され、電流路が形成される。この電流路が形成されることにより、縦型MOSFETのソース・ドレイン間がオン状態となる。一方、ゲート電極106に印加する電圧を閾値以下とすることにより、p-型チャネル領域103のn型の反転層がなくなり、縦型MOSFETのソース・ドレイン間がオフ状態となる。
上述した構成の縦型MOSFETでは、各トレンチ104に沿って縦型の電流路が形成されるため、プレーナ型の縦型MOSFETと比較すると、p-型チャネル領域103間のJFET抵抗Rjがないので、オン抵抗を小さくできるという利点がある。その一方で、トレンチ縦型MOSFETは、トレンチ104底部の電界強度が上昇し、半導体素子の耐圧がさがり、さらに、トレンチ104底部の電界強度が高い状態(半導体装置がオフ時)では、ゲート酸化膜105中にキャリアが注入されることによりMOSゲート部の長期信頼性を損ねてしまう。
つぎに、図41に示した構造のトレンチゲートMOSFETと、トレンチを形成しないダイオード構造のアバランシェ降伏時の電界強度分布を示す。図43は、トレンチゲートMOSFETとトレンチを形成してないダイオード構造のアバランシェ降伏時の電界強度分布について示すグラフである。図43において、縦軸は電界強度(V/cm)を示しており、横軸は深さ方向の距離(μm)を示している。また、波形121は、トレンチがない場合の電界強度分布、波形122は、トレンチがある場合(トレンチゲートMOSFET)の電界強度分布をそれぞれ示している。
図41では、トレンチ104底部は、矩形状で示したが、実際には、トレンチ104の底部は、曲率半径0.6μmを有する円筒状に形成されており、トレンチ104が並んで形成されている方向と略垂直方向に伸びている。ゲート酸化膜105は、トレンチ104に沿って厚さ0.1μmで形成されている。また、ゲート酸化膜105の内部には、ゲート電極106が埋設され、当該ゲート電極106の底部の曲率半径は0.5μmとなっている。さらに、各トレンチ104間の間隔は5μmである。また、n-型ドレイン層102の濃度は、2.5×1014cm-3に設定されている。
図43において、波形122で示されるトレンチゲートMOSFETの電界強度は、波形121で示されるトレンチ104を形成しない場合に比べて、トレンチ104底部において急激に増加している。トレンチゲートMOSFETは、この部位においてアバランシェ降伏しており、トレンチ104が形成されていない場合よりも低い耐圧しか得られない。
上述した特許文献1〜5に開示されているトレンチ底部での電界上昇を緩和し、耐圧を向上させる方法として、トレンチ底部にp型層を形成する、あるいはp型チャネル層を深く形成するなどした半導体装置の構造およびその製造方法が知られている(たとえば、下記非特許文献1、下記非特許文献2参照。)。
特開2004−119611号公報
特開平09−266311号公報
特開平05−335582号公報
特開平04−233765号公報
特開平04−146674号公報
ヒデフミ タカヤ(Hidefumi Takaya)et.al.「―フローティング アイランド アンド シック ボトム オキサイド トレンチ ゲート モスエフイーティー(エフアイエムオーエス)−ア 60ボルト ウルトラ ロウ オン−レジスタンス ノベル モスエフイーティー ウィス シュペリアー インターナル ボディ ダイオード−(Floating Island and Thick Bottom Oxide Trench Gate MOSFET(FIMOS)−A 60V Ultra Low On−Resistance Novel MOSFET with Superior Internal Body Diode−)」,Proceedings of ISPSD 2005,pp43−50.
ティー.ダイア(T.Dyer) et.al.「−モノリシック インテグレイション オブ トレンチ バーティカル ディーエムオーエス(ブイディーエムオーエス) パワー トランジスターズ イントゥー ビーシーディー プロセス−(Monolithic Integration of Trench Vertical DMOS(VDMOS) Power Transistors into BCD Process)」,Proceedings of ISPSD 2005,pp47−50.
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。
(実施の形態1)
(半導体装置の構成)
まず、この発明の実施の形態1にかかる半導体装置の構成について説明する。図1は、この発明の実施の形態1にかかる半導体装置の構成の一例について示す説明図である。実施の形態1では、縦型トレンチゲートMOSパワーデバイスの一例として、耐圧600Vの超接合型MOSFETを示す。また、以下では、第1導電型をn型、第2導電型をp型として説明する。
図1において、n型半導体基板1の上には、n型ドリフト領域2(第1導電型半導体領域)と、p型仕切り領域3(第2導電型半導体領域)とが、n型半導体基板1の一方の主面の上に交互に並んで設けられている。このn型ドリフト領域2とp型仕切り領域3とは、超接合層を形成する。この超接合層の上には、p型チャネル領域4が形成されている。このp型チャネル領域4には、その表面から超接合層に達するトレンチ5が形成されている。
各トレンチ5の底部は、曲率半径0.6μmを有している。また、トレンチ5は、n型ドリフト領域2と、p型仕切り領域3とにより、超接合層が形成されている方向と略垂直方向に伸びて形成されている。また、各トレンチ5は、開口幅が約1.2μm、深さが約3.5μm、ピッチ5μmで形成されている。トレンチ5の内部には、トレンチ5内部の側壁に沿って、ゲート酸化膜6が形成されている。ゲート酸化膜6は、たとえば100nmの厚さを有している。ここで、ゲート酸化膜6は、たとえばシリコン酸化膜とすることができる。
また、トレンチ5の内部には、ゲート酸化膜6を介して、たとえばポリシリコンなどからなるゲート電極7が埋設されている。ゲート電極7の底部は、たとえば曲率半径0.4μmを有している。また、p型チャネル領域4の表面には、トレンチ5の側壁のゲート酸化膜6の外側の一部に接するようにn型ソース領域8が形成されている。上述したn型半導体基板1からn型ソース領域8までが超接合半導体基板12である。
さらに、トレンチ5と、n型ソース領域8の一部とを覆うように絶縁膜9が形成されている。そして、絶縁膜9とn型ソース領域8の残りの部分を含むp型チャネル領域4の表面の一部とを覆うようにソース電極10が形成されている。また、n型半導体基板1の、超接合層が形成されている面と反対側の面には、ドレイン電極11が形成されている。
(半導体装置の製造方法)
つぎに、上述した半導体装置の製造方法について説明する。図2〜図6は、図1に示した半導体装置の製造途中の工程における構成について示す断面図である。まず、図2に示すように、面方位(100)で十分に高濃度のn型半導体基板1(第1導電型半導体基板)を用意する。ここでは、n型半導体基板1として、たとえばアンチモンなどが2×1018cm-3程度であるn型の低抵抗シリコン基板を用いた。
そして、図3に示すように、n型半導体基板1の上に、たとえばリンの不純物濃度が1.3×1016cm-3程度であるn型半導体13を、たとえば約50μmの厚さにエピタキシャル成長させる。このn型半導体13は、上述したn型ドリフト領域2を形成するため、ここでは、同じ符号を付している。
つぎに、図4に示すように、n型半導体13の表面に、たとえば厚さ1.6μmの絶縁膜として、たとえば酸化膜(または、窒化膜など)を成長させる。この酸化膜(または窒化膜など)の厚さは、酸化膜(または、窒化膜など)とシリコンとの選択比に基づいて、たとえば50μmの深さのトレンチを形成した後でも酸化膜(または、窒化膜など)が残るように設定されている。つづいて、フォトリソグラフィーあるいはエッチングなどによって酸化膜(または、窒化膜など)のパターニングをおこない、トレンチ形成用のマスク14を形成する。
マスク14の、酸化膜(または、窒化膜など)の部分および開口部分の幅は、それぞれたとえば2μmである。つまり、たとえば2μmの間隔で2μm幅のマスクが配置されている。つづいて、たとえばドライエッチングにより、n型半導体13に、たとえば約50μmの深さのトレンチ15を形成する。
つぎに、図5に示すように、トレンチ15の内にボロンドープのp型半導体16をエピタキシャル成長させて、トレンチ15をp型半導体で埋設する。その際、マスク14の上面よりも高くなるまでp型半導体16のエピタキシャル成長層を成長させる。このトレンチ15内に埋め込まれたp型半導体16が超接合層のp型仕切り領域3となる。
そして、図6に示すように、CMP(化学機械研磨)および酸化膜エッチングなどにより並列pn接合の表面を平坦化し、超接合半導体基板12を形成する。このとき、超接合半導体基板12の超接合層の厚さを、たとえば47μmとする。その後は、従来技術により、深さ3.5μm、開口幅1.2μmのトレンチ5を、ピッチ5μmで等間隔に形成する。
トレンチ5は、十分に注意深く形成することにより、トレンチ5底部の曲率半径を0.6μmとすることが可能である。その後、100nmのゲート酸化膜6をトレンチ5の側壁に沿って成長させ、ゲート電極7を埋設する。ついで、p型チャネル領域4、n型ソース領域8を形成する。つづいて、絶縁膜9、ソース電極10、ドレイン電極11、およびパッシベーション層などの形成をおこなうことで、図1に示した超接合型MOSFETが完成する。
上述した超接合半導体基板12のオン抵抗は、約5mΩcm2となっている。つぎに、実施の形態1の半導体装置と従来技術の半導体装置の耐圧とオン抵抗の関係を示す。図7は、オン抵抗と耐圧の関係について示すグラフである。図7において、縦軸はオン抵抗(mΩcm2)を示しており、横軸は耐圧(V)を示している。また、符号17は、トレンチ5を2μm間隔で形成した場合、符号18は、トレンチ5を5μm間隔で形成した場合のオン抵抗特性をそれぞれ示している。また、符号19は、従来技術のMOSFETのオン抵抗特性を示している。
図7のグラフでは、符号17、符号18、符号19のグラフはいずれも耐圧が上昇するにつれてオン抵抗の値も大きくなっている。符号17および符号18のグラフの傾きはほぼ同一となっており、符号19のグラフに比べて小さくなっている。つまり、符号19に示す従来技術と比較すると、耐圧の値の上昇に対してオン抵抗の値の上昇する割合は小さくなっている。このように、実施の形態1の半導体装置は、従来の基板構造を有する半導体装置に比べて耐圧−オン抵抗のトレードオフ特性が優れた値を示している、これは、超接合層のリン濃度を下記式(4)で表される数値の範囲で形成したためである。
ただし、N1-semiconductorはn型ドリフト領域2の不純物濃度の平均値、VBDは半導体装置の阻止可能な最大電圧、εsemiconductorは半導体装置の誘電率、Ecriticalは臨界電界強度、qは素電荷である。
以上説明したように、実施の形態1の半導体装置によれば、基板中において、トレンチ底部の電界強度が最も高い値となることを回避することができる。そのため、耐圧とオン電圧(抵抗)のトレードオフを改善することができる。また、トレンチ底部の電界強度を大幅に下げることができ、ゲート酸化膜の信頼性を向上することができる。さらに、電界強度の上昇量(あるいは低下量)を制御することができる。
(実施の形態2)
つぎに、実施の形態2にかかる半導体装置の製造方法について説明する。実施の形態1では、p型チャネル領域4とn型半導体基板1に挟まれたドリフト層全体が超接合層となっていたが、実施の形態2では、ドリフト層の一部が超接合層となっている点で異なっている。
図8〜図13は、実施の形態2の半導体装置の製造途中の工程における構成を示す断面図である。まず、図8に示すように、面方位(100)で十分に高濃度のn型半導体基板21を用意する。
そして、図9に示すように、n型半導体基板21の上に、たとえばリンの不純物濃度が1.0×1015cm-3程度であるn型シリコン層22をエピタキシャル成長させる。つぎに、図10に示すように、n型シリコン層22の表面に、たとえばリンの不純物濃度が4.46×1015cm-3程度であるn型シリコン層23を、たとえば25μmエピタキシャル成長させる。さらに、リンの不純物濃度が4.1×1015cm-3程度であるn型シリコン層24を、たとえば25μmエピタキシャル成長させる。
そして、図11に示すように、実施の形態1と同様に酸化膜25をマスクとして、トレンチ26を形成する。ついで、図12に示すように、トレンチ26の内にボロンドープのp型半導体27をエピタキシャル成長させて、トレンチ26をp型半導体27で埋設する。その際、マスク(酸化膜)25の上面よりも高くなるまでp型半導体27のエピタキシャル成長層を成長させる。このトレンチ26内に埋め込まれたp型半導体27が超接合層のp型仕切り領域(以下、p型仕切り領域27という)となる。また、上述したn型シリコン層23とn型シリコン層24とがp型仕切り領域27と超接合層を形成する。
そして、図13に示すように、CMP(化学機械研磨)および酸化膜エッチングなどにより並列pn接合の表面を平坦化し、超接合半導体基板28を形成する。このとき、超接合半導体基板28の超接合層の厚さを、たとえば47μmとする。その後は、実施の形態1に示した従来技術と同様にしてMOSFETを形成する。
上述した超接合半導体基板28のオン抵抗は、約16mΩcm2となっている。このように、実施の形態2の半導体装置の製造方法によって製造された半導体装置は、従来の基板構造を有する半導体装置に比べて耐圧−オン抵抗のトレードオフ特性が優れた値を示している(不図示)。これは、超接合層のリン濃度あるいはn型ドリフト領域2を下記式(5)で表される数値の範囲で形成したためである。
ここで、N1min-semiconductorはn型ドリフト領域の不純物濃度の平均値、VBDは半導体装置の阻止可能な最大電圧、εsemiconductorは半導体装置の誘電率、Ecriticalは臨界電界強度、qは素電荷である。
つぎに、上述した半導体装置の製造方法によって製造された半導体装置の超接合層の部分の平均濃度を算出する。超接合層部分の平均濃度は、以下に示す式(6)によって算出される。
{A−(B+C)}/D=8.4255×1013・・・(6)
ここで、Aはp型半導体(p型仕切り領域27)の単位面積の不純物量で、A=4.46×1015(不純物濃度cm-3)×0.0005(幅cm)×0.0047(平坦化後の厚さcm)、Bはn型シリコン層23の単位面積の不純物量で、B=4.46×1015(不純物濃度cm-3)×0.0005(幅cm)×0.0025(厚さcm)、Cはn型シリコン層24の単位面積の不純物量で、C=4.1×1015(不純物濃度cm-3)×0.0005(幅cm)×0.0022(平坦化後の厚さcm)、DはA+B+Cの総面積で、D=0.001(幅cm)×0.0047(平坦化後の厚さcm)である。
上述した式(6)から超接合層の平均濃度は、8.4×1013cm-3と算出され、式(6)のA、即ちp型仕切り領域27の不純物濃度の方が、式(6)のB+C、即ちn型ドリフト領域の不純物濃度よりも高くなっていることがわかる。このように超接合層を形成する層の平均不純物濃度を8.4×1013cm-3(p型リッチ)とすることが好ましい。
以上説明したように、実施の形態2の半導体装置の製造方法によれば、基板中において、トレンチ底部の電界強度が最も高い値となることを回避することができる。そのため、耐圧とオン電圧(抵抗)のトレードオフを改善することができる。また、トレンチ底部の電界強度を大幅に下げることができ、ゲート酸化膜の信頼性を向上することができる。さらに、電界強度の上昇量(あるいは低下量)を制御することができる。
(実施の形態3)
つぎに、実施の形態3にかかる半導体装置の製造方法について説明する。実施の形態1では、n型ドリフト領域2とp型仕切り領域3の接合面はp型チャネル領域4に対して、ほぼ90°で形成されていたが、実施の形態3では、接合面がp型チャネル領域に対して、ほぼ89°程度となっている点で異なっている。
図14〜図18は、実施の形態3の半導体装置の製造途中の工程における構成について示す断面図である。まず、図14に示すように、面方位(100)で十分に高濃度のn型半導体基板31を用意する。
そして、図15に示すように、n型半導体基板31の上に、たとえばボロンの不純物濃度が4.46×1015cm-3程度であるp型シリコン層32を、たとえば50μmの厚さにエピタキシャル成長させる。つぎに、p型シリコン層32の表面層に、たとえば厚さ1.6μmの酸化膜を成長させる。そして、図16に示すように、フォトリソグラフィーあるいはエッチングにより、5μmおきに5μmの幅のマスク33を形成する。
そして、マスク33を形成した後、たとえばドライエッチングにより、p型シリコン層32にトレンチ34を形成する。このとき、トレンチ34の側壁とn型半導体基板31とのなす角が89.7°となるようにトレンチ34を形成する。そして、図17に示すように、トレンチ34の内部に不純物として、たとえばリンを4.46×1015cm-3程度含む、n型シリコン層35を成長させる。このとき、n型シリコン層35が、マスク33の上面よりも高くなるように形成する。
そして、図18に示すように、CMP(化学機械研磨)および酸化膜エッチングなどにより並列pn接合の表面を平坦化し、超接合半導体基板36を形成する。このとき、超接合半導体基板36の超接合層の厚さを、たとえば47μmとする。その後は、実施の形態1に示した従来技術と同様にしてMOSFETを形成する。上述した超接合半導体基板36のオン抵抗は、約12mΩcm2となっている。
つぎに、上述した実施の形態3の半導体装置の製造方法によって製造された半導体装置の超接合層の部分の平均濃度を算出する。超接合層のp型仕切り領域の幅の1/2は、p型チャネル領域4側で2.5μm、(高濃度)n型半導体基板31側で2.5+50×cos(89.7°)≒2.76μmである。一方、超接合層のn型ドリフト領域の幅の1/2は、p型チャネル領域4側で2.5μm、(高濃度)n型半導体基板31側で2.5−50×cos(89.7°)≒2.24μmである。なお、表面の平坦化後の超接合層の厚さが47μmであるから、p型チャネル領域4側が3μm減少している。よって、p型チャネル領域4側で、p型仕切り領域の幅は、2.5+3×cos(89.7°)≒2.52であり、n型ドリフト領域の幅は、2.5−3×cos(89.7°)≒2.48である。したがって、超接合層の平均濃度は、以下の式(7)により算出される。
(E−F)/G=2.4976×1014・・・(7)
ここで、Eはp型仕切り領域の単位面積(台形)の不純物量で、E=(0.000252(上辺cm)+0.000276(下辺cm))×0.0047(平坦化後の厚さcm)/2×4.46×1015(不純物濃度cm-3)、Fはn型ドリフト領域の単位面積(台形)の不純物量で、F=(0.000248(上辺cm)+0.000224(下辺cm))×0.0047(平坦化後の厚さcm)/2×4.46×1015(不純物濃度cm-3)、G=0.0005(E+Fの幅cm)×0.0047(平坦化後の厚さcm)である。
上述した式(7)から超接合層の平均濃度は、2.5×1014cm-3と算出され、p型仕切り領域の不純物濃度の方が、n型ドリフト領域の不純物濃度よりも高くなっていることがわかる。このように超接合層の平均不純物濃度を2.5×1014cm-3(p型リッチ)とすることが好ましい。
以上説明したように、実施の形態3によれば、耐圧とオン電圧(抵抗)のトレードオフを改善することができる。また、実施の形態2の半導体装置に比べてオン抵抗を小さくすることができる。また、トレンチ底部の電界強度を大幅に下げることができ、ゲート酸化膜の信頼性を向上することができる。さらに、電界強度の上昇量(あるいは低下量)を制御することができる。
つぎに、この発明の実施例について説明する。図19は、図1に示した半導体装置のボロンの割合と耐圧の関係について示すグラフである。図19のグラフにおいて、縦軸は耐圧(V)を示しており、横軸はボロンの割合を示している。ここでボロンの割合とは、具体的にはn型ドリフト領域のリンの濃度に対するボロンの割合である。ここでは、n型ドリフト領域2のリン濃度を1.3×1016cm-3程度に固定してボロン濃度を変え、超接合層の厚さを約45μmとした場合の超接合型ダイオードの耐圧のボロン濃度依存性を示す。
図19のグラフにおいて、ボロンの濃度が83%〜100%の間では、ボロンの濃度が増加するにつれて耐圧も上昇している。ボロンの濃度がほぼ100%(ボロン濃度とリン濃度が等しい)において、耐圧は最大値(約800V)となり、その後はボロンの濃度が増えるにつれて耐圧は減少している。このときボロン濃度100%から数%程度ずれても600V以上の耐圧を有している。具体的には、たとえばボロン濃度がおよそ97%〜104%の場合に、600V以上の耐圧を有している。
以上より、n型ドリフト領域2とp型仕切り領域との濃度の関係は、下記式(8)を満たしていることが好ましい。
ただし、N2-superjunctionはp型仕切り領域3の不純物濃度の平均値、N1-superjunctionはn型ドリフト領域2の不純物濃度の平均値である。
つぎに、厚さ方向に対する電解強度の関係について示す。図20は、厚さ方向に対する電界強度の関係について示すグラフである。図20のグラフにおいて、縦軸は電界強度(V/cm)を示しており、横軸はp型チャネル領域4の表面からの厚さ方向の距離(μm)を示している。また、符号41、42、43は、それぞれボロン濃度をリン濃度の99%、100%(ボロン濃度=リン濃度)、102%にした場合の厚さ方向に対する電解強度分布をシミュレーションした結果を示している。グラフ中の点線44は、トレンチ5の底部が形成されている深さを示している。
図20では、ボロン濃度をリン濃度の99%にした場合は、電界強度分布41で示されるように従来基板構造と同様に、p型チャネル領域4側の電界強度が高くなっている。また、ボロン濃度をリン濃度と同じ(100%)にした場合には、電界強度分布42で示されるようにp型チャネル領域4側と(高濃度)n型半導体基板1側の電界強度は、ほぼ等しくなっている。また、ボロン濃度をリン濃度の102%とした場合には、電界強度分布43で示されるように(高濃度)n型半導体基板1側の電界強度がもっとも高くなっていることがわかる。上述したように、p型仕切り領域3の不純物濃度をn型ドリフト領域2の不純物濃度よりも高くすると、電界強度分布の特性の傾きが逆転する。すなわち、ボロン濃度がリン濃度の99%の場合には、電界強度分布の特性の傾きが負であったのに対して、ボロン濃度をリン濃度の102%とした場合は、傾きが正となる。
トレンチゲート構造を形成すると、図20に示したようにトレンチ5底部での電界強度が上昇するため、ボロン濃度をリン濃度の99%、100%にした場合の半導体装置の耐圧はトレンチ5底部の電界強度によって決定されることは明白である。
超接合層の平均濃度(n型ドリフト領域2の平均濃度−p型仕切り領域3の平均濃度)がn型の場合(具体的には、n型ドリフト領域2の平均濃度がp型仕切り領域3の平均濃度よりも大きい場合)は、従来構造n型基板を適用した場合と同様にp型チャネル領域4側の電界強度が高くなり、さらにトレンチ5の形成によりトレンチ5底部の電界強度が高くなる。そのため、半導体装置の耐圧の低下やゲート酸化膜6の信頼性の低下が起こる。
一方、超接合層の平均濃度がp型の場合(具体的には、p型仕切り領域3の平均濃度がn型ドリフト領域2の平均濃度よりも大きい場合)は、p型チャネル領域4側よりも、(高濃度)n型半導体基板1側の電界強度の方が高くなり、さらにトレンチ5底部での電界強度が低下する。そのため、半導体装置の耐圧の低下の度合いを小さくすることが可能となっている。さらに、トレンチ5底部での電界強度は相対的には大幅な増加を示すが、絶対値では上述のように低下しているため、ゲート酸化膜6の信頼性も向上している。このように、ボロン濃度とリン濃度の割合を変えることにより、電界強度の上昇量あるいは低下量を制御することが可能となる。
つぎに、実施の形態2の半導体装置の製造方法によって製造された超接合型トレンチMOSFETのアバランシェ降伏時における電界強度分布を示す。図21は、実施の形態2の製造方法により製造された半導体装置の厚さ方向の電界強度分布について示すグラフである。図21において、縦軸は電界強度(V/cm)を示しており、横軸はp型チャネル領域4の表面から半導体基板の厚さ方向の距離(μm)示している。波形51は、電界強度分布を示している。また、点線52は、トレンチ5の底部が形成されている深さを示している。また、グラフ中の符号21〜24は、それぞれ実施の形態2に示したn型半導体基板21およびn型シリコン層22〜24の範囲を示している。
電界強度は、n型シリコン層24内において、トレンチ5近傍で極小値をとり、p型チャネル領域4の表面からの距離が増すとともに増加する。n型シリコン層23内において、電界強度はほぼ一定である。そして、n型シリコン層22内において、電界強度は下降してから一気に上昇し、n型半導体基板21との境界付近で大きく下降している。このように、p型仕切り領域の不純物濃度をn型ドリフト領域の不純物濃度よりも高くすることにより、トレンチ5底部近傍の電界強度は、n型シリコン層23の電界強度よりも低くなることがわかる。
つぎに、実施の形態3の半導体装置の製造方法によって製造された超接合型トレンチMOSFETのアバランシェ降伏時における電界強度分布を示す。図22は、実施の形態3の製造方法により製造された半導体装置の厚さ方向の電界強度分布について示すグラフである。図22において、縦軸は電界強度(V/cm)を示しており、横軸はp型チャネル領域4の表面から半導体基板の厚さ方向の距離(μm)示している。波形61は、電界強度分布を示している。また、点線62は、トレンチ5の底部が形成されている深さを示している。
電界強度は、接合層内のトレンチ5近傍において、極小値をとり、p型チャネル領域4の表面からの距離が増すとともに単調に増加する。そして、接合層と半導体基板の境界付近までの距離に対して上昇する。このように、p型仕切り領域の不純物濃度をn型ドリフト領域の不純物濃度よりも高くすることにより、トレンチ5底部近傍の電界強度は、n型半導体基板31近傍の電界強度よりも低くなることがわかる。
上述した実施の形態1〜3では、半導体装置の一例としてトレンチゲート型MOSFETを例として説明したが、この発明は、トレンチゲート型MOSFETに限らず、たとえばプレーナ型の半導体素子にも適用することができる。
(実施の形態の変更例)
以下、実施の形態の変更例について説明する。図23は、実施の形態2の半導体装置の変更例を示す説明図である。図23に示す半導体装置は、n型半導体基板1上にドリフト層となるn型シリコン層22が設けられていない点で、実施の形態2の半導体装置と異なる。なお、接合層以外の構成であるp型チャネル領域4、トレンチ5、ゲート酸化膜6、ゲート電極7、n型ソース領域8、絶縁膜9、ソース電極10、ドレイン電極11については、実施の形態1と同様であるので、図1と同じ符号を付している。
図23に示す半導体装置の製造方法について説明する。まず、実施の形態2と同様に、面方位(100)で十分に高濃度のn型半導体基板21を用意する。このn型半導体基板21の上に、たとえばリンの不純物濃度が4.46×1015cm-3程度であるn型シリコン層23を、たとえば25μmエピタキシャル成長させる。つぎに、たとえばリンの不純物濃度が4.1×1015cm-3程度であるn型シリコン層24を、たとえば25μmエピタキシャル成長させる。
以降の工程は、実施の形態2と同様である。すなわち、酸化膜をマスクとして、トレンチを形成する。ついで、トレンチの内にボロンドープのp型半導体をエピタキシャル成長させて、トレンチをp型半導体で埋設する。その際、マスク(酸化膜)の上面よりも高くなるまでp型半導体のエピタキシャル成長層を成長させる。このトレンチ内に埋め込まれたp型半導体が超接合層のp型仕切り領域27となる。また、上述したn型シリコン層23とn型シリコン層24とがp型仕切り領域27と超接合層を形成する。また、n型シリコン層23とn型シリコン層24とがn型ドリフト領域を形成する。
そして、CMP(化学機械研磨)および酸化膜エッチングなどにより並列pn接合の表面を平坦化し、超接合半導体基板28を形成する。このとき、超接合半導体基板28の超接合層の厚さを、たとえば47μmとする。その後は、実施の形態1に示した従来技術と同様にしてMOSFETを形成する。
上述した超接合半導体基板のオン抵抗は、約5mΩcm2となっている。図23の半導体装置と従来技術の半導体装置の耐圧とオン抵抗の関係を比較すると、図23の半導体装置の方が、耐圧の値の上昇に対してオン抵抗の値の上昇する割合が小さく、従来の基板構造を有する半導体装置に比べて耐圧−オン抵抗のトレードオフ特性が優れている。これは、超接合層のリン濃度を、上述した式(5)(実施の形態2参照)で表される数値の範囲で形成したためである。
つぎに、図23の半導体装置と従来技術の半導体装置の耐圧波形を示す。図24は、図23の半導体装置と従来技術の半導体装置の耐圧波形を示すグラフである。図24において、縦軸はドレイン電流密度(A/cm2)、横軸はドレイン電圧(V)を示す。符号2401は、図23の半導体装置において、超接合層の表面リン濃度を4.1×1016cm-3とし、p型仕切り領域27のボロン濃度を、下記式(9)に適合するように変更した場合の耐圧波形である。また、符号2402は、p型仕切り領域27の不純物量とn型ドリフト領域の不純物量を等しくした従来技術の半導体装置の耐圧波形である。
ただし、N2-superjunctionはp型仕切り領域27の不純物濃度の平均値、D2-superjunctionはp型仕切り領域27の体積、N1-superjunctionはn型ドリフト領域の不純物濃度の平均値、D1-superjunctionはn型ドリフト領域の体積である。
従来技術の半導体装置の場合、高電圧が印加され、半導体装置がアバランシェ状態に入るとすぐに(図24では、ドレイン電流密度が約0.35A/cm2となったとき)に破壊に至る。しかし、図23に示した半導体装置の場合、半導体装置がアバランシェ状態に入った後も破壊することなく電流を流し続け、電流密度が600A/cm2程度となるまで破壊しないことがわかる。図示しないが、上記式(8)の係数1.02を1.03とした半導体装置について同様の測定をおこなったところ、620A/cm2まで破壊しないことがわかった。
つぎに、図23の半導体装置と従来技術の半導体装置のターンオフ特性を示す。比較例として、p型仕切り領域の不純物量とn型ドリフト領域の不純物量が等しい従来技術の半導体装置のターンオフ特性を示す。図25は、図23の半導体装置のターンオフ波形を示すグラフである。また、図26は、従来技術の半導体装置のターンオフ波形を示すグラフである。図25および図26において、縦軸はドレイン電圧(V)およびドレイン電流密度(A/cm2)、横軸は時間(t)を示す。また、符号2501、2601は電流密度、符号2502、2602は電圧を示す。
図25に示すように、図23に示した半導体装置は、約400A/cm2程度の大電流であっても、破壊することなくターンオフできる。一方、図26に示すように、従来技術の半導体装置は、約1A/cm2程度で破壊してしまう。すなわち、超接合層のn型層を2層化し、かつp層の不純物濃度を表面n型層に対して2%以上の濃度に設定することによって、従来構造に比べアバランシェ破壊耐量を格段に向上させることができる。また、オン抵抗についても十分に低い値を達成することができる。
(超接合層の変更例)
つづいて、超接合層の構造の変更例について説明する。上述した実施の形態2では、p型仕切り領域27がn型シリコン層22内に突出していたが、これに限らず、様々な形で変更可能である。図27〜図29は、実施の形態2にかかる半導体装置の変更例を示す説明図である。図27〜図29に示す半導体装置は、n型半導体基板201の上に、n型シリコン層202、n型シリコン層203、nシリコン層204がエピタキシャル成長で形成されている。各層の不純物濃度および厚さは、たとえば、実施の形態2と同様とする。
また、図27〜図29に示す半導体装置には、トレンチにエピタキシャル成長で形成されたp型仕切り領域206、P型チャネル領域207、n型ソース領域208、p+ボディ領域209、ゲート酸化膜210、ソース領域211、ゲート電極212、ドレイン電極213が形成されている。
実施の形態2の半導体装置では、p型仕切り領域27がn型シリコン層22内に突出していた。すなわち、図27の符号を用いると、n型シリコン層204の厚さをTn1、n型シリコン層203の厚さをTn2、nシリコン層202の厚さをTn3、p型仕切り領域206の厚さをTpとすると、Tn1+Tn2<Tp<Tn1+Tn2+Tn3である。
一方、図27の半導体装置では、p型仕切り領域206の端部の深さとn型シリコン層202の端部の深さとが同じになっている。すなわち、Tp=Tn1+Tn2である。また、図28の半導体装置では、p型仕切り領域206がn型シリコン層202を突き抜けて、n型半導体基板201と接している。すなわち、Tp=Tn1+Tn2+Tn3である。また、図29の半導体では、p型仕切り領域206がn型シリコン層202に達していない。すなわち、Tn1<Tp<Tn1+Tn2である。
図27〜図29の半導体装置は、図8〜図13に示した実施の形態2の半導体装置の製造工程において、図11に示したトレンチ形成時にトレンチの形成深さを変更することによって製造することができる。
なお、図8〜図13に示した実施の形態2の半導体装置の製造工程では、n型半導体基板21上にn型シリコン層22,23,24をエピタキシャル成長で形成した後に、トレンチ26を形成し、トレンチ26内にp型半導体をエピタキシャル成長させて、p型仕切り領域27を形成した。しかし、これに限らず、たとえば、n型半導体基板(または、n型半導体層上に形成されたn型シリコン層)上にp型半導体層をエピタキシャル成長させ、p型半導体層にトレンチを形成し、そのトレンチ内にn型シリコン層をエピタキシャル成長で形成してもよい。すなわち、nシリコン層より先にp型仕切り領域27を形成してもよい。
この方法によれば、トレンチ内にp型半導体をエピタキシャル成長させるのではなく、n型半導体基板(または、n型半導体層上に形成されたn型シリコン層)上にp型半導体層をエピタキシャル成長させるため、トレンチ深さのばらつきの影響を受けず、p型仕切り領域の深さを均一にすることができる。
また、上述した説明では、各n型シリコン層の不純物濃度および厚さは、実施の形態2と同様としたが、これには限らない。たとえば、n型シリコン層204の不純物濃度をN 1 、n型シリコン層203の不純物濃度をN2、n型シリコン層202の不純物濃度をN3として、N1<N2かつN3<N2とすることによって、半導体装置の耐圧とアバランシェ耐量とのトレードオフを向上させることができる。
なお、以下の説明において、p型仕切り領域206の不純物濃度をP0とする。また、n型シリコン層204の厚さをTn1、n型シリコン層203の厚さをTn2、n型シリコン層202の厚さをTn3、p型仕切り領域206の厚さをTpとする。また、n型シリコン層の幅をWn、p型仕切り領域206の厚さをWpとする。
図30は、図27の半導体装置の不純物濃度をN1<N2かつN3<N2にした場合の電界強度分布を示すグラフである。図31は、図27の半導体装置の不純物濃度をN2=N1にした場合の電界強度分布を示すグラフである。図30および図31において、縦軸はpベース領域の表面からの厚さ方向の距離を示しており、L0〜L1はpベース領域、L1〜L2はn型シリコン層204、L2〜L3はn型シリコン層203、L3〜L4はn型シリコン層202、L4〜L5はn型半導体基板201を示す。横軸は電界強度(E)であり、Ecは臨界電界強度である。また、符号3001,3101は、耐圧がドレイン〜ソース間にかかったときの電界強度分布、符号3002,3102は、アバランシェ電流が流れたときの電界強度分布である。
符号3001で示すように、不純物濃度をN1<N2かつN3<N2にした場合、耐圧がドレイン〜ソース間にかかったとき、n型シリコン層203に臨界電界強度Ecに近い平坦な電界分布が生じる。一方、符号3101で示すように、不純物濃度をN2=N1にした場合、耐圧がドレイン〜ソース間にかかってもn型シリコン層203には平坦な電界分布が生じていない。すなわち、不純物濃度をN1<N2かつN3<N2とすることによって、ドレイン〜ソース間電圧が増えて耐圧が向上している。
一方、符号3002,3102で示すように、アバランシェ電流が流れたときはどちらのグラフにおいても、n型シリコン層203では電界強度が若干低くなり、pベース領域207とn型シリコン層203との境界、およびn型シリコン層204とn型シリコン層205との境界で電界強度のピークとなっている。
このように、不純物濃度をN1<N2かつN3<N2にした場合、不純物濃度をN2=N1とした場合と比べ、耐圧が増える一方でアバランシェ耐量がほぼ同等であるため、耐圧とアバランシェ耐量とのトレードオフが向上していることがわかる。なお、最適なトレードオフを得るためには、不純物濃度N1,N2を下記式(10)のようにするのがよい。これは、超接合層が電荷的に中性となり、耐圧とともにアバランシェ耐量も最適化できるからである。
Wn・(N1・Tn1+N2・Tn2)=Wp・P0・Tp・・・(10)
ここで、n型シリコン層の不純物濃度をN1<N2<N3とした場合の電界強度分布を図32に示す。図32は、図27の半導体装置の不純物濃度をN1<N2<N3とした場合の電界強度分布を示すグラフである。図32において、縦軸はpベース領域201の表面からの厚さ方向の距離を示している。横軸は電界強度(E)であり、Ecは臨界電界強度である。また、符号3201は、耐圧がドレイン〜ソース間にかかったときの電界強度分布、符号3202は、アバランシェ電流が流れたときの電界強度分布である。
n型シリコン層の不純物濃度がN1<N2<N3の場合においても、図31に示したN1=N2の場合と比較して、耐圧とアバランシェ耐量とのトレードオフが向上していることがわかる。ただし、N3については、下記式(11)を満たすようにするのが望ましい。これは、不純物濃度N3を下記式(11)以上とすると、空乏層がn型シリコン層203の途中で留まり、耐圧が低下してアバランシェ耐量とのトレードオフが悪化してしまうからである。
N3≦P0・(Wp・Tp)/(Wn・Tn3)・・・(11)
また、n型シリコン層の不純物濃度をN1>N2とした場合の電界強度分布を図33に示す。図33は、図27の半導体装置の不純物濃度をN1>N2とした場合の電界強度分布を示すグラフである。縦軸および横軸が示す数値については、図32と同様である。また、符号3301は、耐圧がドレイン〜ソース間にかかったときの電界強度分布、符号3302は、アバランシェ電流が流れたときの電界強度分布である。
符号3301で示すように、N1>N2とした場合、pベース領域207とnシリコン層205とのpn接合界面で臨界強度となっており、以降第1主面側からの距離が長くなるとともに電界が弱まっている。このため、空乏層が広がりにくく、耐圧が落ちてしまうので好ましくない。
以上説明したように、図27の半導体装置において耐圧とアバランシェ耐性の最適なトレードオフを得るためには、不純物濃度をN1<N2かつN3<N2とし、さらに上記式(9)に適合するようにするのが望ましい。
また、実施の形態2にかかる半導体装置(Tn1+Tn2<Tp<Tn1+Tn2+Tn3)についても、上述した耐圧−アバランシェ耐性のトレードオフとnシリコン層の不純物濃度との関係は成り立つが、耐圧を低下させないためには、TpをTp≦Tn1+Tn2+0.5・T3とするのが望ましい。
また、図28の半導体装置(Tp=Tn1+Tn2+Tn3)についても、上述した耐圧−アバランシェ耐性のトレードオフとnシリコン層の不純物濃度との関係は成り立つが、最適なトレードオフを得るためには、N1<N2かつN3<N2とし、かつ下記式(12)を満たすようにする。また、耐圧を低下させないためには、TpをTp≦Tn1+Tn2+0.5・T3とするのが望ましい。
Wn・(N1・Tn1+N2・Tn2+N3・Tn3)=Wp・P0・Tp・・・(12)
さらに、図29の半導体装置(Tn1+Tn2+Tn3<Tp<Tn1+Tn2+Tn3+Tn0)についても、上述した耐圧−アバランシェ耐性のトレードオフとnシリコン層の不純物濃度との関係は成り立つが、耐圧を低下させないためには、TpをTp≧0.9・(Tn1+Tn2)とするのが望ましい。
(非活性領域への適用)
上述した説明では、半導体装置の活性部についてのみ説明したが、半導体装置の非活性領域に対して、本発明を適用してもよい。本発明を適用することによって、非活性領域耐圧を活性領域耐圧よりも向上させ、耐圧が活性領域律速にすることができる。その結果、活性領域の耐圧とアバランシェ耐量を保持する半導体装置を得ることができる。
図34は、本発明を非活性領域にも適用した半導体装置の構造を示す説明図である。符号201〜213は、図27〜図29と同様であるので、説明を省略する。図34の半導体装置において、超接合層の構造(p型仕切り領域206がn型シリコン層内に突出する形状)は、実施の形態2と同様である。すなわち、n型シリコン層204の厚さをTn1、n型シリコン層203の厚さをTn2、n型シリコン層202の厚さをTn3とし、p型仕切り領域206の厚さをTpとすると、Tn1+Tn2<Tp<Tn1+Tn2+Tn3となっている。
非活性領域214は、半導体装置の破壊を防ぐために形成された活性領域215の耐圧構造部である。活性領域215の外端部に設けられたpチャネル領域207aとp+ボディ領域209aには、n型ソース領域208が形成されず、トランジスタとして機能しない。このため、非活性領域214には電流が流れない。
終端部217は、厚いフィールド絶縁膜216上を外端部に向かって形成され、ソース電極211から延びるフィールドプレートとして機能する。非活性領域214の縁部は、ストッパ電極219によって覆われている。ストッパ電極219は、非活性領域214の縁部の表面層に設けられたn+型半導体領域218に接している。
図34の半導体装置の製造方法について説明する。まず、実施の形態2の半導体装置と同様に十分に高濃度のn型半導体基板201に、n型シリコン層202,203,204を順にエピタキシャル成長させる(図10参照)。つぎに、n型シリコン層203の表面に酸化膜301を堆積し、トレンチ302を形成する(図11参照)。その後、トレンチ302内部にp型仕切り領域206をエピタキシャル成長で形成する(図12参照)。このとき、n型シリコン層とp型半導体層の幅を、それぞれ6μmとする。そして、酸化膜301を除去し、表面を平坦化する(図13参照)。
これより後は、通常のMOS工程に従って表面構造を形成する。非活性領域214については、フィールド絶縁膜216(例えば、酸化膜として膜厚1.6um〜2.7um)を堆積し、その上にストッパ電極219を形成すればよい。
ここで、n型シリコン層205の平均不純物濃度をN1、n型シリコン層204の平均不純物濃度をN2、n型シリコン層203の平均不純物濃度をN3とすると、下記式(13)および(14)をともに満たすように各層を形成する。
N1<N2・・・(13)
N3<N2・・・(14)
ここで、N1<N2とする理由は、表面に近いn型シリコン層205の不純物濃度N1を下げることによって、超接合層の表面実効濃度を下げて半導体装置表面での電界集中を抑え、非活性領域214の耐圧を向上させるためである。また、N3<N2とする理由は、超接合層の第2主面に最も近いバルク領域の実効濃度を下げることによってリサーフ型構造を形成し、非活性領域214の耐圧をさらに向上させるためである。
ここで、p型仕切り領域206の平均不純物濃度をP0とすると、超接合層の表面ならびに第2主面側バルク領域でリサーフ型構造をつくるためには、下記式(15)および(16)をともに満たすようにする。
N1<P0・・・(15)
N3<P0・・・(16)
ただし、活性領域215の耐圧を、非活性領域214の耐圧の0.7倍以上とするとともに、耐圧とアバランシェ耐量が活性領域律速となるためには、さらに、下記式(17)および(18)をともに満たすようにする。なお、NSJ1はn型シリコン層202〜204の平均不純物濃度である。
0.5≦N1/N2≦0.8・・・(17)
0.8≦P0/NSJ1≦1.3・・・(18)
また、オン抵抗(RonA)の上昇をN2=N3の場合と比べて5%以内に抑えるためには、下記式(19)を満たすようにする。
0.4≦N3/N2≦0.8・・・(19)
例えば、0.4≦N3/N2≦0.8を満たす例として、N1=2.5×1015/cm3,N2=4.0×1015/cm3,N3=2.0×1015/cm3,Tn1=15um,Tn2=30um,Tn3=10umとした際の活性領域215と非活性部214の耐圧とP0/NSJ1との関係を、図35に示す。図35は、活性領域と非活性領域の耐圧とP0/NSJ1の関係を示すグラフである。図35において、縦軸は耐圧(V)、横軸はP0/NSJ1比を示す。また、符号3501は活性領域215の耐圧、符号3502は非活性領域214の耐圧を示す。P0/NSJ1比が0.8≦P0/NSJ1≦1.3の範囲で活性領域耐圧500V〜680V程度(非活性領域耐圧はさらに+20V〜+50V程度高耐圧)が得られることがわかる。
また、ドレイン〜ソース間にオフ耐圧がかかった場合の図34の半導体装置の電気的状態を図36に示す。図36は、ドレイン〜ソース間にオフ耐圧がかかった際の図34の半導体装置の電気的状態を示す説明図である。図36において、符号3601は半導体装置内の電位を、符号3602は半導体装置内の電界を、符号3603は半導体装置内の衝突電離量を示す。
符号3601に示すように、等電位線は非活性領域214の表面でほぼ均等に広がり、表面での電界集中が抑えられる。また、符号3602に示すように、電界が集中する箇所(図中M)は活性領域215のバルク領域である。また、符号3603に示すように、アバランシェモードで電子正孔対が生成する場所も活性領域215のバルク領域である。すなわち、図34の半導体装置の耐圧は活性領域律速であり、活性領域が非活性領域よりも先にアバランシェモードに入っている。
また、図34の半導体装置のオン抵抗(RonA)とP0/NSJ1との関係を図37に示す。図37は、図34の半導体装置のRonAとP0/NSJ1の関係を示すグラフである。図37において、縦軸はオン抵抗(Ω・cm2)、横軸はP0/NSJ1比を示す。図37に示すように、図34の半導体装置のオン抵抗は、P0/NSJ1比が0.8≦P0/NSJ1≦1.3の範囲において17mΩ・cm2程度以下となる。
また、図34の半導体装置のアバランシェ耐性とP0/NSJ1との関係を図38に示す。図38は、図34の半導体装置のアバランシェ耐性とP0/NSJ1の関係を示すグラフである。図38において、縦軸はアバランシェ耐性(A/cm2)、横軸はP0/NSJ1比を示す。図38に示すように、図34の半導体装置のアバランシェ耐性は、P0/NSJ1比が0.8≦P0/NSJ1≦1.3の範囲において1500A/cm2以上なる。
なお、図34の半導体装置の超接合層の構造は、実施の形態2と同様であるとしたが、これには限らない。たとえば、図39に示すように、p型仕切り領域206がn型シリコン層202を突き抜けて、n型半導体基板201と接するようにし、Tp=Tn1+Tn2+Tn3としてもよい。
図39は、図34の半導体装置の変更例を示す説明図である。図39の半導体装置においても、各層の不純物濃度と半導体装置の特性との関係は、上記式(13)〜(19)を適用することができる。また、ドレイン〜ソース間にオフ耐圧がかかった際の電気的状態を図36に、オン抵抗(RonA)とP0/NSJ1との関係は図37に、アバランシェ耐性とP0/NSJ1との関係は図38に示したとおりである。
また、図39の半導体装置の活性領域215と非活性部214の耐圧とP0/NSJ1との関係を図40に示す。図40は、図39の半導体装置の活性領域と非活性領域の耐圧とP0/NSJ1の関係を示すグラフである。図40は、上記式(L7:0.4≦N3/N2≦0.8)を満たす例として、たとえば、N1=2.5e15/cm3,N2=4.0e15/cm3,N3=2.0e15/cm3,Tn1=15um,Tn2=30um,Tn3=10umとした際の活性領域215と非活性部214の耐圧とP0/NSJ1との関係示している。
また、図40において、縦軸は耐圧(V)、横軸はP0/NSJ1比を示す。また、符号4001は活性領域215の耐圧、符号4002は非活性領域214の耐圧を示す。P0/NSJ1比が0.8≦P0/NSJ1≦1.3の範囲で活性領域耐圧600V〜780V程度(非活性領域耐圧はさらに+40V〜+60V程度高耐圧)が得られることがわかる。
また、たとえば、p半導体層206をn型半導体基板201の内部まで達するようにしてもよい。すなわち、n型半導体基板201の厚さをTn0、n型シリコン層204の厚さをTn1、n型シリコン層203の厚さをTn2、nシリコン層202の厚さをTn3、p型仕切り領域206の厚さをTpとすると、Tn1+Tn2+Tn3<Tp<Tn0+Tn1+Tn2+Tn3とする。
この場合においても、各層の不純物濃度と半導体装置の特性との関係は、上記式(13)〜(19)を適用することができる。また、活性領域215と非活性部214の耐圧とP0/NSJ1との関係は図40と同様である。また、ドレイン〜ソース間にオフ耐圧がかかった際の電気的状態は図36に、オン抵抗(RonA)とP0/NSJ1との関係は図37に、アバランシェ耐性とP0/NSJ1との関係は図38に示したとおりである。
また、たとえば、p型仕切り領域206の端部の深さとn型シリコン層203の端部の深さを同じとし、Tp=Tn1+Tn2としてもよい(図27参照)。この場合においても、各層の不純物濃度と半導体装置の特性との関係は、上記式(13)〜(19)を適用することができる。また、活性領域215と非活性部214の耐圧とP0/NSJ1との関係は図35と同様である。また、ドレイン〜ソース間にオフ耐圧がかかった場合の電気的状態は図36に、オン抵抗(RonA)とP0/NSJ1との関係は図37に、アバランシェ耐性とP0/NSJ1との関係は図38に示したとおりである。
さらに、たとえば、p型仕切り領域206がn型シリコン層202に達しない、すなわち、Tn1<Tp<Tn1+Tn2としてもよい(図29参照)。この場合においても、各層の不純物濃度と半導体装置の特性との関係は、上記式(13)〜(19)を適用することができる。ただし、活性領域215の耐圧を、非活性領域214の耐圧の0.7倍以上とするとともに、耐圧とアバランシェ耐量が活性領域律速となるためには、上記式(17)および(18)に加え、下記式(20)を満たすようにする。
1>Tp/(Tn1+Tn2)≧0.95・・・(20)
また、活性領域215と非活性部214の耐圧とP0/NSJ1との関係は図35と同様である。また、ドレイン〜ソース間にオフ耐圧がかかった際の電気的状態は図36に、オン抵抗(RonA)とP0/NSJ1との関係は図37に、アバランシェ耐性とP0/NSJ1との関係は図38に示したとおりである。
以上説明したように、半導体装置および半導体装置の製造方法によれば、トレンチ底部の電界強度を弱めることにより、半導体装置の耐圧を高め、同時に半導体装置のオン電圧を低下させることができる。