JP3973395B2 - 半導体装置とその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置とその製造方法に関する。
【０００２】
【従来の技術】
図４２に特開２０００−２６０９８４号公報に記載の半導体装置１の斜視図（断面図を含む）を示す。
図４２に示す半導体装置１は、ｎ＋型（第１導電型）のドレイン領域２と、ｎ＋型ドレイン領域２に接するｎ型（第１導電型）のドリフト領域６と、ｐ型（第２導電型）のボディ領域１２と、ｐ型ボディ領域１２に接するｎ＋型（第１導電型）のソース領域１４と、ｐ型ボディ領域１２を貫通するトレンチ１３にゲート絶縁膜１８で被覆された状態で埋込まれているゲート電極２０と、ｎ型ドリフト領域６に接するｐ型（第２導電型）のシリコン領域（第２半導体領域）８と、ｎ型ドリフト領域６とｐ型シリコン領域８の上面に亘って連続的に積層されたｎ−型（第１導電型）のシリコン領域１１と、ｐ型シリコン領域８の上面後部とｐ型ボディ領域１２の後部を繋ぐ接続用ｐ型シリコン領域２２を備えている。
ここで、ｎ型ドリフト領域６とｐ型シリコン領域８は横方向に交互に配置されており、この互層構造によってスーパージャンクション構造４が構成されている。
【０００３】
この半導体装置１は、ゲート電極２０に正の電圧が印加されるとｐ型ボディ領域１２の領域１２ａにｎ型チャネルが形成され、ｎ＋型ソース領域１４、ｐ型ボディ領域１２のｎ型チャネル１２ａ、ｎ型ドリフト領域６、ｎ＋型ドレイン領域２に亘ってキャリア（この例では電子）が流れる。
一方、ゲート電極２０を接地すると、ｐ型ボディ領域１２の領域１２ａからｎ型チャネルがなくなる。即ち、半導体装置１はオフする。半導体装置１では、ｎ型ドリフト領域６とｐ型シリコン領域８のｐｎ接合部７から各領域６、８に空乏層を広げ、領域６と８を完全空乏化させることによって、ｎ＋型ソース領域１４とｎ＋型ドレイン領域２の間の耐圧を得ている。
【０００４】
ドリフト領域をスーパージャンクション構造４で構成しない従来のパワーＭＯＳ構造、即ち、ドリフト領域をｎ型領域だけで形成した構造（図示省略）では、このｎ型ドリフト領域とｐ型ボディ領域のｐｎ接合部から伸びた空乏層によって耐圧が決められる。一般にはｐ型ボディ領域に比べてｎ型ドリフト領域の不純物濃度を低くして、ｎ型ドリフト領域を完全空乏化することで所望の耐圧を得ている。図４２に示すようにドリフト領域をスーパージャンクション構造４で形成した場合には、ｎ型ドリフト領域６にはその両側に位置するｐ型シリコン領域８とのｐｎ接合部７から空乏層が伸びる。このため、スーパージャンクション構造４を採用しない場合に比較して、同じ耐圧でありながらｎ型ドリフト領域６の不純物濃度を高くすることができる。即ち、同じ耐圧でありながらよりオン抵抗の小さい半導体装置を実現できる。
【０００５】
半導体装置１において、仮に、ｎ−型シリコン領域１１を設けないとすると、トレンチ１３を形成する際のマスクが横方向にずれた場合や、トレンチ１３を形成する際のエッチング等が意図した深さより縦方向に深くなされて、ｐ型ボディ領域１２の底面を超えてｎ型ドリフト領域６、ｐ型シリコン領域８まで入り込んで形成された場合に、ｐ型ボディ領域１２のｎ型チャネル１２ａを通ったキャリア（電子）は、ｎ型ドリフト領域６に達する前に、ｐ型シリコン領域８にもＭＯＳの効果によってチャネルを形成し、ｎ型ドリフト領域６に到達する。この結果、ｐ型シリコン領域８のチャネル抵抗が増大し、半導体装置１全体のオン抵抗が増大してしまう。半導体の微細加工技術が進展した現在においても、上記したようなトレンチ１３を形成する際のマスクずれ、あるいはトレンチ１３の深さの制御ずれは避けることができないものである。
上記した半導体装置１では、ｎ−型シリコン領域１１をｎ型ドリフト領域６とｐ型シリコン領域８の上面に亘って連続的に積層することによって、トレンチ１３を形成する際のマスクずれ、あるいはトレンチ１３の深さの制御ずれによるオン抵抗の増大を抑制している。
【０００６】
しかし、仮にｎ−型シリコン領域１１によってｐ型ボディ領域１２とｐ型シリコン領域８が完全に分離されたとすると、ｐ型シリコン領域８はフローティングの電位状態となってしまう。ｐ型シリコン領域８がフローティングの電位状態になると、耐圧時にｎ＋型ドレイン領域２に正の電圧をかけてｎ＋型ソース領域を接地した場合に、ｎ型ドリフト領域６とｐ型シリコン領域８の間のｐｎ接合部７に、これらの領域６、８が空乏化するための充分な電圧がかからない場合が生じ、この結果、耐圧特性が不安定となる場合が生じる。そこで、図１６の半導体装置１では、上記したように装置１の後部（図示奥側）に、ｐ型シリコン領域８の後部上面とｐ型ボディ領域１２を繋ぐための接続用ｐ型シリコン領域２２を設けることで、ｐ型シリコン領域８をフローティングの電位状態にしないようにしている。
【０００７】
【発明が解決しようとする課題】
しかしながら、半導体装置１にこのような接続用シリコン領域２２を設けると、ｐ型ボディ領域１２とｐ型シリコン領域８が導通するときには接続用シリコン領域２２を経由しなければならないため、ｐ型ボディ領域１２とｐ型シリコン領域８の間の電流経路が長くなってしまうという問題があった。この問題は例えば耐圧時に、ｐ型ボディ領域１２とｎ−型シリコン領域１１とｐ型シリコン領域８によって仮想的に形成されるｐｎｐトランジスタが、上記したｐ型ボディ領域１２とｐ型シリコン領域８の間の長い電流経路の高抵抗による電圧降下でオンしてしまうという弊害を引き起こす場合があった。この結果例えば耐圧時に、ｐ型シリコン領域８からｎ−型シリコン領域１１を経由してｐ型ボディ領域１２にリーク電流が流れてしまうといった弊害が生じる場合があった。
【０００８】
本発明は、トレンチ形成の際のマスクずれ（横方向のずれ）あるいはトレンチ深さの制御ずれ（縦方向のずれ）によるオン抵抗の増大を抑制し、かつ、第２半導体領域がフローティングの電位状態とならないようにして耐圧特性を安定化させながらも、第２半導体領域とボディ領域間の電流経路を短くすることを目的とする。
【０００９】
【課題を解決するための手段および作用と効果】 本発明の第１の態様の半導体装置は、第１導電型のドレイン領域と、ドレイン領域の上面に接するとともに第１導電型のドリフト領域と第２導電型の第２半導体領域が横方向に交互に配置されている互層構造と、第２導電型のボディ領域と、ボディ領域に接する第１導電型のソース領域と、ボディ領域を貫通するトレンチにゲート絶縁膜で被覆された状態で埋込まれているゲート電極を備え、ゲート電極に電圧が印加されるとボディ領域にチャネルが形成され、ソース領域、ボディ領域のチャネル、ドリフト領域、ドレイン領域に亘ってキャリアが流れる。この半導体装置で特に特徴的なことは、各ドリフト領域の上面に接するとともにドリフト領域よりも幅広に形成されており、ドリフト領域とボディ領域を繋ぐキャリア通路の少なくとも一部に配置された第１導電型の複数の第１半導体領域をさらに備え、第１半導体領域がドリフト領域と第２半導体領域が交互に繰返される方向に沿って分散配置されていることである。さらに、第２半導体領域とボディ領域が、隙間を隔てて隣合う第１半導体領域の間に存在している第２導電型の接続領域において接していることである。
【００１０】
本発明の半導体装置では、ドリフト領域とボディ領域を繋ぐキャリア通路の少なくとも一部に配置された第１半導体領域を備えている。このため、ゲート電極を埋込むトレンチ形成のためのマスクずれ、あるいはトレンチ深さの制御ずれが生じた場合でも、ドリフト領域に接する第２半導体領域に形成されるチャネル領域を少なくするかあるいは無くすことができる。従って、第２半導体領域にチャネルが形成されることによるオン抵抗の増大を抑制できる。
また、第２半導体領域とボディ領域が隙間を隔てて隣合う第１半導体領域の間に存在している第２導電型の接続領域において接しているので、従来の半導体装置のように、第２半導体領域とボディ領域を繋ぐための接続用半導体領域（例えば図４２に示す接続用ｐ型シリコン領域２２）を設けなくても、第２半導体領域がフローティングの電位状態とならないようにすることができるので、耐圧特性を安定化させることができる。
さらに、第２半導体領域とボディ領域が隙間を隔てて隣合う第１半導体領域の間に存在している第２導電型の接続領域において接しているので、第２半導体領域とボディ領域を導通させるために、第２半導体領域とボディ領域を繋ぐ接続用半導体領域を設ける必要がないので、第２半導体領域とボディ領域間の電流経路を短くすることができる。
この結果、例えば、半導体装置内に仮想的に形成されるトランジスタが意図せずにオンしてしまう可能性を低くできる。また、仮想的に形成されるトランジスタがオンすることによってリーク電流が発生する可能性を低くできる。
【００１１】
本発明の第２の態様の半導体装置は、第１導電型のドレイン領域と、ドレイン領域の上面に接するとともに第１導電型のドリフト領域と第２導電型の第２半導体領域が横方向に交互に配置されている互層構造と、第２導電型のボディ領域と、ボディ領域に接する第１導電型のソース領域と、ボディ領域を貫通するトレンチにゲート絶縁膜で被覆された状態で埋込まれているゲート電極を備えている。この半導体装置で特に特徴的なことは、各ドリフト領域の上面に接するとともにドリフト領域よりも幅広に形成されており、ドリフト領域とボディ領域の間に配置された第１導電型の複数の第１半導体領域を備え、第１半導体領域がドリフト領域と第２半導体領域が交互に繰返される方向に沿って分散配置されていることである。さらに、第２半導体領域とボディ領域が、隙間を隔てて隣合う第１半導体領域の間に存在している第２導電型の接続領域において接していることである。
ここで、「ドリフト領域とボディ領域の間に配置された第１導電型の第１半導体領域」とは、第１半導体領域が、ドリフト領域の上面とボディ領域の下面の間に配置されている場合のみならず、ドリフト領域の側面とボディ領域の下面の間に配置されている場合が組合わされた場合等も含まれる。
この半導体装置によっても、前記第１の態様に記載の半導体装置と同様の作用効果を奏することができる。
【００１２】
上記の第１と第２の態様の半導体装置では、第１半導体領域がドリフト領域に接していることも特徴である。
この場合、第１半導体領域とドリフト領域の間に第２半導体領域が介在しないので、トレンチ形成のためのマスクずれ、あるいはトレンチ深さの制御ずれが生じた場合でも、第２半導体領域に形成されるチャネル領域をより少なくするかあるいは無くすことができる。このため、第２半導体領域にチャネルが形成されることによるオン抵抗の増大をより抑制できる。
【００１３】
第１半導体領域がボディ領域内のチャネル形成部位に接していることがより好ましい。
この場合、キャリアが例えば電子の場合、ボディ領域のチャネルを通った電子を直接に第１半導体領域に流れ込ませることができる。このため、トレンチ形成のためのマスクずれ、あるいはトレンチ深さの制御ずれが生じた場合でも、第２半導体領域に形成されるチャネル領域をより少なくするかあるいは無くすことができるので、第２半導体領域にチャネルが形成されることによるオン抵抗の増大をよりさらに抑制できる。
【００１４】
ドリフト領域が前記トレンチの下方に配置されていることが好ましい。
この場合、トレンチ形成のためのマスクずれ、あるいはトレンチ深さの制御ずれが生じた場合でも、キャリアが例えば電子の場合、その電子を、ボディ領域のチャネルから第１半導体領域を経由してドリフト領域に流すことができるので、第２半導体領域に形成されるチャネル領域をより少なくするかあるいは無くすことができる。このため、第２半導体領域にチャネルが形成されることによるオン抵抗の増大をより抑制できる。
【００１５】
第１半導体領域がドリフト領域よりも左右方向に同じ長さだけ幅広であることがより好ましい。
この場合、第１半導体領域がドリフト領域より左右方向に伸びる長さが異なる場合に比較して、第２半導体領域に形成されるチャネル領域を少なくすることができる。
【００１６】
ドリフト領域が前記トレンチの下方に配置されており、トレンチよりも幅広であることが好ましい。
この場合も、第２半導体領域に形成されるチャネル領域をより少なくするかあるいは無くすことができるので、第２半導体領域にチャネルが形成されることによるオン抵抗の増大をより抑制できる。
【００１７】
第１半導体領域が前記トレンチよりも左右方向に同じ長さだけ幅広であることがより好ましい。
この場合も、第１半導体領域がトレンチより左右方向に伸びる長さが異なる場合に比較して、第２半導体領域に形成されるチャネル領域を少なくすることができる。
【００１８】
第１半導体領域が前記トレンチの底面の隅部を覆うことが好ましい。
この場合、キャリアが通る通路に第１半導体領域をより適切に配置できるので、第２半導体領域にチャネルが形成されることによるオン抵抗の増大をよりさらに抑制できる。
【００２１】
本発明は半導体装置の製造方法をも実現する。この製造方法は、第１導電型のドレイン領域を形成する第１工程と、ドレイン領域上に第１導電型のドリフト領域と第２導電型の第２半導体領域の横方向の互層構造を形成する第２工程と、互層構造上にドリフト領域よりも幅広の第１導電型の第１半導体領域と第２半導体領域よりも幅狭の第２導電型の接続領域をドリフト領域と第２半導体領域が交互に繰返される方向に沿って交互に形成し、ドリフト領域の上面を含む位置に第１半導体領域を配置し、第２半導体領域の上面を含む位置に接続領域を配置する第３工程と、第１半導体領域と接続領域上に第２導電型のボディ領域を形成する第４工程と、ボディ領域を貫通して第１半導体領域に達するトレンチを形成する第５工程と、トレンチ内にゲート電極を埋込む第６工程を有する。
この製造方法によると、トレンチ形成のためのマスクずれ、あるいはトレンチ深さの制御ずれによるオン抵抗の増大を抑制し、かつ、第２半導体領域がフローティングの電位状態とならないようにして耐圧特性を安定化させながらも、第２半導体領域とボディ領域間の電流経路が短い半導体装置を製造することができる。
【００２２】
第１半導体領域を前記トレンチよりも幅広に形成することが好ましい。
この場合も、第２半導体領域に形成されるチャネル領域をより少なくするかあるいは無くすことができるので、第２半導体領域にチャネルが形成されることによるオン抵抗の増大をより抑制できる。
【００２３】
第３工程は、互層構造上に第１導電型の第１導電型層を形成する第１の段階と、その第１導電型層の一部に第２半導体領域に達するまで第２導電型の不純物を添加して第２導電型の接続領域を形成する第２の段階を有することが好ましい。
ここで、対象物（第１導電型層等）を単に「形成する」という場合は、あらゆる方法でその対象物を形成する場合を含む。対象物を「成膜して形成する」とは、例えばＣＶＤ法（エピタキシャル成長法を含む）等によって対象物を形成することを意味する。対象物を「不純物を添加して…形成する」とは、例えば熱拡散法やイオン注入法によってある半導体層（ただし、この半導体層は成膜して形成されるのが通常である）に不純物を添加することで対象物を形成することを意味する。
この場合、通常は厚さの厚いボディ領域は成膜して形成するので、深い不純物添加処理を行う必要がない。このため、不純物添加処理の負担を低減できる。具体的には、例えば熱拡散法の場合は熱処理時間を短くすることができ、イオン注入法の場合はイオン注入の速度を低速にすることができる。なお、接続領域は不純物を添加して形成しても通常は厚さが薄いので、不純物添加処理の負担はそれほど大きくない。
【００２４】
あるいは、第３工程と第４工程は共通の段階を有していてもよい。第３工程と第４工程は、互層構造上に第１導電型の第１導電型層を形成する第１の段階と、その第１導電型層の一部に第２半導体領域に達するトレンチを形成する第２の段階と、そのトレンチ内に接続領域を勢膜して形成した後に、第１導電型層上に第２導電型のボディ領域を連続して成膜して形成する第３の段階を有することが好ましい。
この場合、トレンチ内に第２導電型の接続領域が埋込まれ、その接続領域は第２半導体領域に接するため、不純物を添加して第２導電型の接続領域を形成しなくてもよい。
【００２５】
前記第１の段階は、互層構造上に第１導電型の第１導電型層を成膜して行うことが好ましい。
この場合、第１導電型層を比較的簡単に形成することができる。
【００２６】
第２工程と第３工程は共通の段階を有していてもよい。第２工程と第３工程は、第１導電型のドレイン領域上に第２導電型の第２半導体領域を形成する段階と、第２半導体領域を貫通してドレイン領域に達するトレンチを形成する段階と、トレンチ内に第１導電型のドリフト領域を成膜して形成してドリフト領域と第２半導体領域の横方向の互層構造を形成した後に、互層構造上に第１導電型の第１導電型層を連続して成膜する段階と、その第１導電型層の一部に第２半導体領域に達するまで第２導電型の不純物を添加して接続領域を形成する段階を有することが好ましい。
第２工程と第３工程と第４工程は共通の段階を有していてもよい。第２工程と第３工程と第４工程は、第１導電型のドレイン領域上に第２導電型の第２半導体領域を形成する段階と、第２半導体領域を貫通してドレイン領域に達するトレンチを形成する段階と、トレンチ内に第１導電型のドリフト領域を成膜して形成してドリフト領域と第２半導体領域の横方向の互層構造を形成した後に、互層構造上に第１導電型の第１導電型層を連続して成膜する段階と、その第１導電型層の一部に第２半導体領域に達するトレンチを形成する段階と、そのトレンチ内に接続領域を勢膜して形成した後に、第１導電型層上に第２導電型のボディ領域を連続して成膜して形成する段階を有するのが好ましい。
これらの場合、横方向の互層構造を形成した後に、連続してその互層構造上にドリフト領域と同じ導電型である第１導電型層を成膜して形成できることから、ドリフト領域と第１導電型層を別個に成膜して形成する場合に比較して、半導体装置の製造工程を簡素化することができる。
【００２７】
あるいは、第３工程は、互層構造上に第２導電型の第２導電型層を成膜する段階と、その第２導電型層に第１導電型の不純物を添加して第１半導体領域を形成する段階を有することが好ましい。
この場合も、第１半導体領域を比較的簡単に形成することができる。
【００２８】
あるいは、第３工程は、互層構造の第２半導体領域の上部の一部に第１導電型の不純物を添加して第１半導体領域を形成する段階を有することが好ましい。
この場合、互層構造を形成した後、第１半導体領域を形成するためにさらに成膜を行わなくてもよい。
【００２９】
あるいはまた、第２工程と第３工程は共通の段階を有していてもよい。第２工程と第３工程は、第１導電型のドレイン領域上に第１導電型のドリフト領域を形成する段階と、ドリフト領域を貫通してドレイン領域に達するトレンチを形成する段階と、トレンチ内に第２導電型の第２半導体領域を成膜して形成してドリフト領域と第２半導体領域の横方向の互層構造を形成した後に、互層構造上に第２導電型の第２導電型層を連続して成膜して形成する段階と、第２導電型層に第１導電型の不純物を添加して第１導電型の第１半導体領域を形成する段階を有することが好ましい。
この場合、互層構造上に連続して成膜した第２導電型層を利用して、第１半導体領域を形成することができる。
【００３０】
第２工程と第３工程と第４工程は共通の段階を有していてもよい。第２工程と第３工程と第４工程は、第１導電型のドレイン領域上に第２導電型の第２半導体領域を形成する段階と、第２半導体領域を貫通してドレイン領域に達するトレンチを形成する段階と、トレンチ内に第１導電型のドリフト領域を成膜して形成してドリフト領域と第２半導体領域の横方向の互層構造を形成した後に、互層構造上に第１導電型の第１導電型層を連続して成膜する段階と、第１導電型層の一部に第２導電型の不純物を添加して第２導電型の接続領域と第２導電型のボディ領域を形成し、不純物が添加されなかった部分を第１導電型の第１半導体領域とする段階を有することが好ましい。
この場合、互層構造上に連続して第１導電型層を成膜する。その連続成膜後は、その第１導電型層に第２導電型の不純物を添加して接続領域と第１半導体領域とボディ領域を形成する。このため、上記したように連続成膜を行って製造工程を簡素化できる上に、連続成膜を行った後は接続領域と第１半導体領域とボディ領域を形成するためにさらに成膜を行わなくてもよい。
【００３１】
あるいは、第３工程は、互層構造の上部に第１導電型の不純物を添加して第１導電型層を形成する段階と、第１導電型層の一部に第２導電型の不純物を添加して第２導電型の接続領域と第２導電型のボディ領域を形成し、不純物が添加されなかった部分を第１導電型の第１半導体領域とする段階を有することが好ましい。
この場合、横方向の互層構造を形成した後は、その互層構造の上部に不純物を添加して第１導電型層を形成し、その第１導電型層に不純物を添加して接続領域と第１半導体領域とボディ領域を形成する。このため、横方向の互層構造を形成した後は、接続領域と第１半導体領域とボディ領域を形成するために成膜を行わなくてもよい。
【００３２】
あるいはまた、第２工程と第３工程と第４工程は共通の段階を有していてもよい。第２工程と第３工程と第４工程は、第１導電型のドレイン領域上に第１導電型のドリフト領域を形成する段階と、ドリフト領域を貫通してドレイン領域に達するトレンチを形成する段階と、トレンチ内に第２導電型の第２半導体領域を成膜して形成してドリフト領域と第２半導体領域の横方向の互層構造を形成した後に、互層構造上に第２導電型の第２導電型層を連続して成膜して形成する段階と、第２導電型層の全体に第１導電型の不純物を添加する段階と、第１導電型の不純物が添加された第２導電型層の一部に第２導電型の不純物を添加して第２導電型の接続領域と第２導電型のボディ領域を形成し、不純物が添加されなかった部分を第１導電型の第１半導体領域とする段階を有することが好ましい。
この場合、互層構造上に連続して第２導電型層を成膜する。その連続成膜後は、その第２導電型層に不純物を添加して第１半導体領域と接続領域とボディ領域を形成する。このため、上記したように連続成膜を行って製造工程を簡素化できる上に、連続成膜を行った後は第１半導体領域と接続領域とボディ領域を形成するためにさらに成膜を行わなくてもよい。
【００３３】
第２工程と第３工程は共通の段階を有していてもよい。第２工程と第３工程は、第１導電型のドレイン領域上に第２導電型の第２半導体領域を形成する段階と、第２半導体領域の上部に第１トレンチを形成する段階と、第１トレンチの下面に繋がる位置に第１トレンチよりも幅が狭く、かつ、ドレイン領域に達する第２トレンチを形成する段階と、第２トレンチ内に第１導電型のドリフト領域を成膜して形成した後に、第１トレンチ内に第１導電型の第１半導体領域を連続して成膜して形成する段階を有することが好ましい。
この場合、第２トレンチ内にドリフト領域を成膜して形成した後に、連続して第１トレンチ内にドリフト領域と同じ導電型である第１半導体領域を成膜して形成できることから、ドリフト領域と第１半導体領域を別個に成膜して形成する場合に比較して、半導体装置の製造工程を簡素化することができる。
【００３４】
【発明の実施の形態】
（第１実施例） 図１に第１実施例の縦型半導体装置１００の断面図を示す。この縦型半導体装置１００は、幅Ａに示す範囲内の構造が一つの単位となっており、実際には、この単位構造が横方向に繰返し形成されている。また、図１に示す構造が紙面垂直方向に連続して伸びている。
図１の縦型半導体装置１００は、Ｕ溝（Ｕ字形状のトレンチ１１３）型のＭＯＳ（Metal Oxide Semiconductor）ＦＥＴ（Field Effect Transistor）構造となっている。この縦型半導体装置１００は、例えば自動車のモータや家庭用電気機器の電力変換あるいは電力制御に用いられる。この縦型半導体装置１００は、ドレイン領域１０２と、ドリフト領域１０６と、シリコン領域（第２半導体領域の一例）１０８と、ボディ領域１１２と、上部シリコン領域（第１半導体領域の一例）１１０と、ソース領域１１４と、ゲート電極１２０を備えている。
【００３５】
ドレイン領域１０２はｎ＋型（第１導電型）である。厚さ（縦方向の長さ）は２μｍである。
ドリフト領域１０６はｎ型（第１導電型）であり、ｎ＋型ドレイン領域１０２に接しており、縦型半導体装置１００のオン時にキャリア（電子）が流れる。また、耐圧時には、シリコン領域１０８とともに空乏化する。ｎ型ドリフト領域１０６のｎ型不純物濃度は２．８Ｅ１６ｃｍ−３であり、幅は１μｍであり、厚さは１０μｍである。これらの数値は、所望の耐圧時にｎ型ドリフト領域１０６を完全空乏化できる数値に選択されている。
シリコン領域１０８はｐ型（第２導電型）であり、ｎ型ドリフト領域１０６に接しており、耐圧時に空乏化する。ｐ型シリコン領域１０８のｐ型不純物濃度は１Ｅ１６ｃｍ−３であり、幅は３μｍであり、厚さは１０μｍである。ただし、後述する上部ｎ型シリコン領域１１０に挟まれた領域の幅は１μｍである。これらの数値は、所望の耐圧時にｐ型シリコン領域１０８を完全空乏化できる数値に選択されている。
【００３６】
ｎ型ドリフト領域１０６とｐ型シリコン領域１０８は、キャリアの移動方向に直交する方向、即ち、横方向に交互に配置されており、これらのｎ型ドリフト領域１０６とｐ型シリコン領域１０８の互層構造によっていわゆるスーパージャンクション構造１０４が形成されている。即ち、ｎ型ドリフト領域１０６とｐ型シリコン領域１０８はｐｎ接合部１０７で接合しており、ｎ型ドリフト領域１０６とｐ型シリコン領域１０８の互層構造によって、ｐｎ接合部１０７が横方向に断続的に形成されている。
【００３７】
ボディ領域１１２はｐ型（第２導電型）である。上記したｐ型シリコン領域１０８とｐ型ボディ領域１１２は直接に接している。縦型半導体装置１００のオン時には、ｐ型ボディ領域１１２のうち領域１１２ａにｎ型チャネルが形成される。ｐ型ボディ領域１１２のｐ型不純物濃度は５Ｅ１６ｃｍ−３であり、厚さは１．５μｍである。ｐ型ボディ領域１１２の表面には、厚さ０．５μｍのｐ＋型のボディコンタクト領域１１６が形成されている。
【００３８】
上部シリコン領域１１０はｎ型（第１導電型）であり、ｎ型ドリフト領域１０６とｐ型ボディ領域１１２を繋ぐキャリア通路のほぼ全体を含む領域に配置されている。上部ｎ型シリコン領域１１０は、ｎ型ドリフト領域１０６の上面（点線Ｙを有する面）と、ｐ型ボディ領域１１２の下面の間に配置されている。上部ｎ型シリコン領域１１０は、ｎ型ドリフト領域１０６に接している。本実施例は後述する第１製造方法例等により上部ｎ型シリコン領域１１０とｎ型ドリフト領域１０６を一体的に成膜して形成した場合を示している。上部ｎ型シリコン領域１１０のｎ型不純物濃度はｎ型ドリフト領域１０６と同様に、２．８Ｅ１６ｃｍ−３である。ただし、ｎ型ドリフト領域１０６と上部ｎ型シリコン領域１１０の不純物濃度は異ならせてもよい。例えば、上部ｎ型シリコン領域１１０のｎ型不純物濃度を１Ｅ１６ｃｍ−３としてもよい。図１の点線Ｙが上部ｎ型シリコン領域１１０とｎ型ドリフト領域１０６の境界線である。
【００３９】
上部ｎ型シリコン領域１１０は、ｐ型ボディ領域１１２とも接しており、さらにｐ型ボディ領域１１２のうち、ｎ型チャネルが形成される領域１１２ａとも接している。上部ｎ型シリコン領域１１０は、ｎ型ドリフト領域１０６とトレンチ１１３の底面の間に配置されているとともに、ｎ型ドリフト領域１０６およびトレンチ１１３より幅広である。具体的な幅の一例は３μｍであり、厚さは１μｍである。上部ｎ型シリコン領域１１０は、ｎ型ドリフト領域１０６およびトレンチ１１３よりも左右方向にほぼ同じ長さだけ幅広である。上部ｎ型シリコン領域１１０は、トレンチ１１３の底面の２箇所の隅部１１３ａを覆っている。
【００４０】
なお、上部ｎ型シリコン領域１１０の厚さは、後述する異方性エッチングによるトレンチ１１３の深さの制御ずれを考慮すると、０．５μｍ以上であることが好ましい。また、縦型半導体装置１００の耐圧時に空乏層が上部ｎ型シリコン領域１１０内に伸びて完全空乏化、あるい完全空乏化に近い状態となるような厚さ以下であることが好ましい。具体的には、求められる耐圧とその領域の不純物濃度にもよるが、例えば約１．５μｍ以下であることが好ましい。
【００４１】
ソース領域１１４はｎ＋型（第１導電型）であり、ｐ型ボディ領域１１２の表面に接している。ｎ＋型ソース領域１１４の厚さは０．５μｍである。
ゲート電極１２０は、ボディ領域１１２を貫通するトレンチ１１３に、断面Ｕ字状のゲート絶縁膜１１８で被覆された状態で埋込まれている。ゲート電極１２０の幅は１μｍであり、深さは２．５μｍである。ゲート絶縁膜１１８の幅は０．１μｍである。この幅は、要求されるしきい値電圧に応じて選択される。
【００４２】
次に、第１実施例の縦型半導体装置１００の動作を説明する。図１に示すｎ＋型ドレイン領域１０２には正電圧が印加されており、ｎ＋型ソース領域１１４とｐ＋型ボディコンタクト領域１１６は接地されている。この状態で縦型半導体装置１００をオンすると、即ち、トレンチゲート電極１２０に正電圧が印加されると、ｐ型ボディ領域１１２中の電子は領域１１２ａに集まり、ｎ型チャネルが形成される。これにより、ｎ＋型ソース領域１１４から供給された電子は、ｎ型チャネル１１２ａ、上部ｎ型シリコン領域１１０、ｎ型ドリフト領域１０６の順に流れ、ｎ＋型ドレイン領域１０２に達する。即ち、縦型半導体装置１００のオン時には、ドレイン領域１０２からソース領域１１４に電流が流れる。
【００４３】
このように、上記構成の縦型半導体装置１００によると、ｎ型チャネル１１２ａを流れ出た電子は、上部ｎ型シリコン領域（特にトレンチ１１３に沿った領域）１１０、ｎ型ドリフト領域１０６の順に流れ、ｐ型シリコン領域１０８には流れない。このため、ｐ型シリコン領域１０８にｎ型チャネルが形成されることでオン抵抗が増大することがない。上記構成の半導体装置は、ｐ型シリコン領域１０８に形成されるｎ型チャネルのチャネル抵抗が半導体装置全体のオン抵抗に大きく寄与する２００Ｖ以下の耐圧系のものに採用するとより効果がある。
【００４４】
一方、ｎ＋型ソース領域１１４とｎ＋型ドレイン領域１０２間の耐圧測定時、即ち、ゲート電極１２０の電位とｎ＋型ソース領域１１４の電位を０Ｖとして、ｎ＋型ドレイン領域１０２の電位を０Ｖから徐々に上昇させた場合には、ｎ型ドリフト領域１０６とｐ型シリコン領域１０８のｐｎ接合部１０７、ｐ型シリコン領域１０８と上部ｎ型シリコン領域１１０のｐｎ接合部１０９、および上部ｎ型シリコン領域１１０とｐ型ボディ領域１１２のｐｎ接合部１１１から、各領域１０６、１０８、１１０、１１２に空乏層が広がる。所望の耐圧時には、領域１０６、１０８が完全空乏化され、また、領域１１０も空乏化される。即ち、スーパージャンクション構造１０４が形成された領域が完全空乏化することによって高耐圧が確保される。また、上記で説明したように、ｐ型シリコン領域１０８はｐ型ボディ領域１１２に接して配置されており、そのｐ型ボディ領域１１２の表面にはｐ＋型ボディコンタクト領域１１６が形成されており、ｐ型シリコン領域１０８はフローティングの電位状態とならない。このため、耐圧特性が安定化する。
【００４５】
このように、第１実施例の縦型半導体装置１００によると、図４２に示す従来の半導体装置１のように、ｐ型シリコン領域８とｐ型ボディ領域１２を繋ぐための接続用ｐ型シリコン領域２２を別個設けなくても、図１に示すｐ型シリコン領域１０８をフローティングの電位状態とならないようにすることができる。このため、耐圧特性を安定化させることができる。また、ｐ型シリコン領域１０８とｐ型ボディ領域１１２は直接に接しているので、ｐ型シリコン領域１０８とｐ型ボディ領域１１２を結ぶ電流経路を短くすることができる。さらに、図１６のような接続用ｐ型シリコン領域２２を別個設ける必要がないので、縦型半導体装置１００の小型化、軽量化、高集積化も実現することができる。
また、第１実施例の縦型半導体装置１００のような幅の広い上部ｎ型シリコン領域１１０を形成することで、ｎ型ドリフト領域１０６は幅の狭い状態を維持することができる。このため、高耐圧を維持しながら、ｎ型ドリフト領域１０６の不純物濃度を高くすることができるので、高耐圧でありながら、低オン抵抗を実現できる。
【００４６】
次に、第１実施例の縦型半導体装置１００の特性のシミュレーション結果を示す。ただし、ｎ型ドリフト領域１０６のｎ型不純物濃度（３．０Ｅ１６ｃｍ−３）、ｐ型シリコン領域１０８のｐ型不純物濃度（３．０Ｅ１６ｃｍ−３）、幅（１μｍ）、上部ｎ型シリコン領域１１０のｎ型不純物濃度（２．８Ｅ１６ｃｍ−３）については図１で説明した値と異なる値とした。シミュレーションの結果、耐圧は約２３５Ｖであり、ＶG＝１５Ｖでのオン抵抗は約０．０７８Ω・ｍｍ2であった。
【００４７】
（第１製造方法例） 以上で説明した第１実施例の種々の製造方法例を以下で説明する。まず、図２に示すように、ｎ＋型基板（ｎ＋型ドレイン領域）１０２上に、例えばエピタキシャル成長法によってｎ型層１０６を成膜して形成する。次に、図３に示すように、レジストをマスクにして、例えば異方性エッチング（ＲＩＥ（Reactive Ion Etching）等）によってｎ型層１０６を貫通してｎ＋型ドレイン領域１０２に達するトレンチ１０６ａを形成する。この結果、ｎ型層１０６はｎ型ドリフト領域となる。次に、図４に示すように、例えばエピタキシャル成長法によってトレンチ１０６ａ内にｐ型層１０８を埋込んでｎ型層１０６とｐ型層１０８の横方向の互層構造を形成した後に、連続してその互層構造上にｐ型層１０８を形成する。
【００４８】
次に、図５に示すように、ｎ型ドリフト領域１０６の上面の高さまで、ｐ型層１０８を例えばＣＭＰ（Chemical Mechanical Polishing）により平坦化する。次に、図６に示すように、例えばエピタキシャル成長法によって厚さＡのｎ型層１１０を成膜して形成する。このｎ型層１１０の厚さＡは、上部ｎ型シリコン領域１１０の厚さと、ｐ型ボディ領域１１２の厚さを合計した厚さとする。以下「厚さＡ」というときは、上記の厚さを意味する。次に、図７に示すように、ｎ型層１１０のうち、ｐ型シリコン領域１０８上に配置された領域の中央付近に例えばイオン注入法によってｐ型の不純物を添加する。この結果、ｐ型接続領域１１５が形成され、同時に、ｐ型接続領域１１５によって区画された上部ｎ型シリコン領域１１０が形成される。また、ｎ型層１１０の上部の全体の領域に例えばイオン注入法によってｐ型の不純物を添加する。この結果、ｐ型層１１２が形成される。ｐ型層１１２はｐ型ボディ領域となるものである。以上のイオン注入法では、イオン注入の速度や量等を、上部ｎ型シリコン領域１１０およびｐ型接続領域１１５の厚さがＣとなるように、また、ｐ型層１１２の厚さがＢとなるように制御する。以下「厚さＢ」あるいは「厚さＣ」というときは、上記の厚さを意味する。
【００４９】
次に、図８に示すように、ｐ型層１１２のうち、ｎ型ドリフト領域１０６の直上であって、上部ｎ型シリコン領域１１０の中央付近の上方に、レジストをマスクにして、例えば異方性エッチング（ＲＩＥ等）によってｐ型層１１２を貫通して上部ｎ型シリコン領域１１０に達するトレンチ１１３を形成する。次に、図９に示すように、トレンチ１１３を形成する側壁と底面に沿って、例えばＣＶＤ法によってシリコン酸化膜からなる薄いゲート絶縁膜１１８をＵ字状に成膜して形成する。その後、トレンチ１１３内に形成されたＵ字状のゲート絶縁膜１１８内に例えばＣＶＤ法によってポリシリコンからなるゲート電極１２０を成膜して形成する。最後に、図１に示すように、ボディ領域１１２の表面に例えばヒ素やリン等をイオン注入してｎ＋型のソース領域１１４を形成する。また、ボディ領域１１２の表面に例えばボロン等をイオン注入してｐ＋型のボディコンタクト領域１１６を形成する。
以上の工程により第１実施例の縦型半導体装置１００が製造される。
【００５０】
なお、第１製造方法例ではトレンチ１０６ａ、１１３等を異方性エッチング（ＲＩＥ等）により形成したが、他のドライエッチング技法、あるいはウェットエッチング技法により形成してもよい。また、ｐ型層１０８を平坦化する方法としてＣＭＰを用いたが、例えばエッチバック等により平坦化してもよい。また、不純物を添加する方法としてイオン注入法を用いたが、例えば熱拡散法等を用いてもよい。また、ゲート絶縁膜１１８をシリコン酸化膜で形成したが、高誘電体絶縁膜（例えば、シリコン窒化膜、ＳＴＯ（ＳｒＴｉＯ３）膜、ＢＳＴ（ＢａＳｒＴｉＯ３）膜等）で形成してもよい。また、ゲート絶縁膜１１８をＣＶＤ法等によりトレンチ１１３内にゲート絶縁膜１１８を成膜して形成したが、トレンチ１１３の外枠を形成する側壁（ボディ領域１１２）と底面（上部シリコン領域１１０）を熱酸化法により熱処理して形成してもよいまた、ゲート電極１２０をポリシリコンで形成したが、例えばアモルファスシリコン層や単結晶シリコン層等で形成してもよい。
以上のことは以下に示す他の製造方法例にも当てはまる。
【００５１】
第１製造方法例によって、図７に示すような上部ｎ型シリコン領域１１０を形成することで、図８に示すようにレジストをマスクにして異方性エッチング等によってトレンチ１１３を形成する際のマスクずれや、トレンチ１１３の深さの制御ずれによるオン抵抗の上昇を回避することができる。
即ち、上部ｎ型シリコン領域１１０が形成されている幅（横方向の長さ）の範囲内であればトレンチ１１３を形成する際の横方向のマスクずれが生じても、縦型半導体装置１００のオン時にｐ型シリコン領域１０８にｎ型チャネルが形成されることはほとんどない。仮に、上部ｎ型シリコン領域１１０が形成されている幅の範囲外までマスクずれが生じたとしても、上部ｎ型シリコン領域１１０が設けられていない場合に比較すれば、ｐ型シリコン領域１０８に形成されるチャネル領域を大きく減らすことができる。
【００５２】
同様に、上部ｎ型シリコン領域１１０が形成されている厚さ（縦方向の長さ）の範囲内であればトレンチ１１３の縦方向の深さの制御ずれが生じても、縦型半導体装置１００のオン時にｐ型シリコン領域１０８にｎ型チャネルが形成されることはほとんどない。仮に、上部ｎ型シリコン領域１１０が形成されている厚さ以上の深さの制御ずれが生じたとしても、上部ｎ型シリコン領域１１０が設けられていない場合に比較すれば、ｐ型シリコン領域１０８に形成されるチャネル領域を大きく減らすことができる。
【００５３】
（第２製造方法例） 第２製造方法例では、まず、第１製造方法例の図２から図５に示す工程と同様の工程を行う。次に、図１０に示すように、例えばエピタキシャル成長法によって厚さＣのｎ型層１１０を成膜して形成する。即ち、ｎ型層１１０の厚さは上部ｎ型シリコン領域１１０の厚さであり、第１製造方法例の図６の厚さＡのｎ型層１１０と異なり、ｐ型ボディ領域１１２の厚さは含まない。次に、図１１に示すように、ｎ型層１１０のうち、ｐ型シリコン領域１０８上に配置された領域の中央付近に、例えばイオン注入法によってｐ型の不純物を添加する。この結果、ｐ型接続領域１１５が形成され、同時に、ｐ型接続領域１１５によって区画された上部ｎ型シリコン領域１１０が形成される。次に、図１２に示すように、ｐ型接続領域１１５と上部ｎ型シリコン領域１１０上に例えばエピタキシャル成長法によって厚さＢのｐ型層１１２を成膜して形成する。その後、第１製造工程例の図８と図９に示す工程と同様の工程を行う。
【００５４】
なお、上記した第２製造方法例では、図１１に示すようにｎ型層１１０にｐ型の不純物を添加したが、これに代えて、ｎ型層１１０のうち、ｐ型シリコン領域１０８上に配置された領域の中央付近にトレンチを形成し、その後、そのトレンチ内と上部ｎ型シリコン領域１１０上にｐ型層１１２を成膜して形成してもよい。
【００５５】
また、上記した第２製造方法例では、図１０に示すように厚さＣのｎ型層１１０を成膜して形成した後、図１１に示すようにｐ型の不純物を添加することによって、ｐ型接続領域１１５と上部ｎ型シリコン領域１１０を形成したが、これに代えて、以下の製造方法によってｐ型接続領域１１５と上部ｎ型シリコン領域１１０を形成してもよい。
まず、例えばエピタキシャル成長法によって厚さＣのｐ型層を成膜して形成する。次に、そのｐ型層の一部であって、ｎ型ドリフト層１０６の上方のｎ型ドリフト層１０６よりも幅広の領域に例えばイオン注入法によってｎ型の不純物を添加する。この結果、上部ｎ型シリコン領域１１０が形成され、同時に、上部ｎ型シリコン領域１１０によって区画されたｐ型接続領域１１５が形成される。
【００５６】
（第３製造方法例） 第３製造方法例では、まず、図１３に示すようにｎ＋型基板（ｎ＋型ドレイン領域）１０２上に、例えばエピタキシャル成長によってｐ型層１０８を形成する。次に、図１４に示すように、レジストをマスクにして、例えば異方性エッチング（ＲＩＥ等）によってｐ型層１０８を貫通してｎ＋型ドレイン領域１０２に達するトレンチ１０８ａを形成する。この結果、ｐ型層１０８はｐ型シリコン領域となる。次に、図１５に示すように、例えばエピタキシャル成長法によってトレンチ１０８ａ内にｎ型層１０６を埋込んでｐ型層１０８とｎ型層１０６の横方向の互層構造を形成した後に、連続してその互層構造上にｎ型層１０６を形成する。次に、図１６に示すように、ｎ型層１１０が厚さＣだけ残るように例えばＣＭＰにより平坦化する。その後、第２製造方法例の図１１と図１２に示す工程と同様の工程を行った後、第１製造方法例の図８と図９に示す工程と同様の工程を行う。
【００５７】
（第４製造方法例） 第４製造方法例では、まず、第１製造方法例の図２から図５に示す工程と同様の工程を行う。ただし、第４製造方法例では、第１製造方法例の図５に対応する図である図１７に示すように、ｐ型層１０８とｎ型層１０６の横方向の互層構造を図５よりも厚さＣだけ厚く形成する。次に、図１８に示すように、ｐ型層１０８とｎ型層１０６の互層構造の厚さＣの部分に例えばイオン注入法によってｎ型の不純物を添加する。次に、不純物を添加した領域のうち、ｐ型層１０８上に配置された領域の中央付近に例えばイオン注入法によってｐ型の不純物を添加する。この結果、ｐ型接続領域１１５が形成され、同時に、ｐ型接続領域１１５によって区画された上部ｎ型シリコン領域１１０が形成される。その後、第２製造方法例の図１２に示す工程と同様の工程を行った後、第１製造方法例の図８と図９に示す工程と同様の工程を行う。
【００５８】
（第５製造方法例） 第５製造方法例では、まず、第１製造方法例の図２から図４に示す工程と同様の工程を行う。ただし、第５製造方法例では、第１製造方法例の図５と異なり、図１９に示すように、ｐ型層１０８とｎ型層１０６の互層構造上にｐ型層１０８が厚さＣだけ残るように、例えばＣＭＰにより平坦化する。次に、図２０に示すように、ｐ型層１０８の厚さＣの部分全体に例えばイオン注入法によってｎ型の不純物を添加する。次いで、厚さＣの部分のうちｐ型層１０８上に配置された領域の中央付近に、例えばイオン注入法によってｐ型の不純物を添加してｐ型接続領域１１５を形成する。その後、第２製造方法例の図１２に示す工程と同様の工程を行った後、第１製造方法例の図８と図９に示す工程と同様の工程を行う。
【００５９】
（第６製造方法例） 第６製造方法例では、まず、第３製造方法例の図１３から図１５に示す工程と同様の工程を行う。次に、図２１に示すように、ｐ型層１０８とｎ型層１０６の互層構造上にｎ型層１０６が厚さＡだけ残るように例えばＣＭＰにより平坦化する。なお、この点で厚さＣだけ残るように平坦化する第３製造工程例（図１６）と異なる。その後、第１製造方法例の図７から図９に示す工程と同様の工程を行う。
【００６０】
（第７製造方法例） 第７製造方法例では、まず、第１製造方法例の図２から図５に示す工程と同様の工程を行う。ただし、第７製造方法例では、第１製造方法例の図５に対応する図である図２２に示すように、ｐ型層１０８とｎ型層１０６の横方向の互層構造を図５よりも厚さＡだけ厚く形成する。なお、この点で横方向の互層構造を厚さＣだけ厚く形成する第４製造方法例（図１７）とも異なる。次に、図２３に示すように、ｐ型層１０８とｎ型層１０６の互層構造の厚さＡの部分に例えばイオン注入法によってｎ型の不純物を添加してｎ型層１１０を形成する。その後、第１製造方法例の図７から図９に示す工程と同様の工程を行う。
【００６１】
（第８製造方法例） 第８製造方法例では、まず、第１製造方法例の図２から図４に示す工程と同様の工程を行う。ただし、第８製造方法例では、第１製造方法例の図５と異なり、図２４に示すように、ｐ型層１０８とｎ型層１０６の互層構造上にｐ型層１０８が厚さＡだけ残るように、例えばＣＭＰにより平坦化する。なお、この点で互層構造上にｐ型層１０８が厚さＣだけ残るようにする第５製造工程例（図１９）とも異なる。次に、図２５に示すような上部ｎ型シリコン領域１１０とｐ型接続領域１１５とｐ型層１１２が形成されるように、ｐ型層１０８にイオン注入を例えば複数回行う。イオン注入の具体的な方法としては種々の方法があるが、例えば、ｐ型層１０８の厚さＡの部分全体にイオン注入法によって一旦ｎ型の不純物を添加する。その後、厚さＣの部分のうちｐ型層１０８上に配置された領域の中央付近にイオン注入法によってｐ型の不純物を添加してｐ型接続領域１１５を形成する。その後、厚さＢの部分全体にイオン注入法によってｐ型の不純物を添加する。その後、第１製造方法例の図８と図９に示す工程と同様の工程を行う。
なお、イオン注入の方法は、上記の方法に限られないのは勿論である。例えば、最初から符号１１０の部位のみにｎ型の不純物を添加するようにしてもよい。
【００６２】
（第９製造方法例） まず、図２６に示すようにｎ＋型基板（ｎ＋型ドレイン領域）１０２上に、例えばエピタキシャル成長によってｐ型層１０８を形成する。その後、レジストをマスクにして、例えば異方性エッチング（ＲＩＥ等）によってｐ型層１０８の上部の厚さＣの部分に第１トレンチ１０８ｂを形成する。次に、図２７に示すように、レジストをマスクにして、例えば異方性エッチング（ＲＩＥ等）によって第１トレンチ１０８ｂの下面に繋がる位置に、第１トレンチ１０８ｂよりも幅が狭く、かつ、ｐ型層１０８を貫通してｎ＋型ドレイン領域１０２に達する第２トレンチ１０８ｃを形成する。次に、図２８に示すように、例えばエピタキシャル成長法によって第２トレンチ１０８ｃ内にｎ型層１０６を形成した後に、連続して第１トレンチ１０８ｂ内にｎ型層１０６を形成する。その後、第２製造方法例の図１２に示す工程と、第１製造方法例の図８と図９に示す工程と同様の工程を行う。
【００６３】
なお、以上で説明した各製造方法例では、ｎ型ドリフト領域１０６と上部ｎ型シリコン領域１１０のｎ型不純物濃度が同じとなるように製造してもよいし、異なるように製造してもよい。特に、ｎ型ドリフト領域１０６と上部ｎ型シリコン領域１１０を連続して成膜しない場合（第１製造方法例（図６）、第２製造方法例（図１０）、第４製造方法例（図１８）、第５製造方法例（図２０）、第７製造方法例（図２３）、第８製造方法例（図２５））は、上部ｎ型シリコン領域１１０を成膜してあるいは不純物を添加して形成する際に、ｎ型ドリフト領域１０６よりもｎ型不純物濃度を低くすることを製造工程数を増加させずに行える。
【００６４】
（第２実施例） 図２９に第２実施例の縦型半導体装置２００の断面図を示す。第２実施例の縦型半導体装置２００は、上部ｎ−型シリコン領域２１０がｎ型ドリフト領域２０６と別体で形成されている。上部ｎ−型シリコン領域２１０のｎ型不純物濃度は１Ｅ１６ｃｍ−３である。ドリフト領域２０６のｎ型不純物濃度は２．８Ｅ１６である。このように、上部シリコン領域２１０の不純物濃度はドリフト領域２０６の不純物濃度より小さくすることが好ましい。上部ｎ−型シリコン領域２１０は耐圧時にこの領域を空乏化しなければならないという観点から不純物濃度を低くすることが望ましい。また、ｎ型ドリフト領域２０６は耐圧確保のみならず、オン抵抗を低くすることも考慮に入れる必要があるため、不純物濃度を高くすることが望ましい。上部ｎ−型シリコン領域２１０はｐ型ボディ領域２１２内に組込まれている。これらの点で第１実施例の縦型半導体装置１００と主に異なる。
【００６５】
次に、第２実施例の縦型半導体装置２００の特性のシミュレーション結果を示す。まず、図３０に縦型半導体装置２００のドレイン電圧ＶＤ−ドレイン電流ＩＤ特性（耐圧特性）を示す。ドレイン電圧は０〜２５０Ｖの範囲で、０．２Ｖずつ電圧を上昇させた。なお、ゲート電圧、ソース電圧、ボディ電圧は０Ｖとした。図３０のグラフから分かるように、ドレイン電圧ＶＤが約２４０Ｖで、縦型半導体装置２００はブレークダウンしており、耐圧が約２４０Ｖであることがわかる。
図３１に縦型半導体装置２００のドレイン電圧ＶＤ＝２００Ｖの時の電圧分布を示す。図３１は、図２９の幅Ｂの領域、即ち装置のハーフセルの部分を示している。図３１中には、空乏層エッジが示してある。図３１より、ｎ型ドリフト領域２０６、ｐ型シリコン領域２０８、上部ｎ−型シリコン領域２１０は完全空乏化していることがわかる。また、等電位線がほぼ均一の間隔で分布していることがわかる。
【００６６】
図３２に縦型半導体装置２００のゲート電圧ＶＧ−ドレイン電流ＩＤ特性（オン特性）を示す。なお、ゲート電圧は０〜２０Ｖの範囲で、０．０５Ｖずつ電圧を上昇させた。ドレイン電圧は０．１Ｖとした。ソース電圧、ボディ電圧は０Ｖとした。図１０のグラフからＶG＝１５Ｖでの縦型半導体装置２００のオン抵抗（ＲＯＮ）を計算すると、約０．１７Ω・ｍｍ2となった。
図３３に縦型半導体装置２００のゲート電圧ＶＧ＝１５Ｖの時の電流フローを示す。図３３も図３１と同様に、図２９の幅Ｂの領域内にある部分を示している。図３３からチャネルは、ｐ型シリコン領域２０８には形成されておらず、トレンチ２１３の側方近傍のｐ型ボディ領域２１２の領域２１２ａにのみ形成されていることがわかる。
【００６７】
図３４に縦型半導体装置２００のブレークダウン電圧ＶＢ−オン抵抗ＲＯＮ特性を示す。図３４の曲線はシリコンリミットを示す。シリコンリミットとは、「POWER MOSFETS Theory and Applications」（発行John Wiley ＆ Sons 社、著者D.A.Grant）に記述されているように、耐圧によって一義的に決まるオン抵抗の最小値である。図３４からわかるように、ブレークダウン電圧ＶＢの上昇に伴って、オン抵抗ＲＯＮは上昇する。
図３４のグラフ中の点Ａは、上記した図３０と図３２から導かれたブレークダウン電圧ＶＢ（約２４０Ｖ）とオン抵抗ＲＯＮ（約０．１７Ω・ｍｍ２）に基づいてプロットした点を示している。シリコンリミットでは、ブレークダウン電圧ＶＢが２４０Ｖのとき、オン抵抗ＲＯＮは約０．５４Ω・ｍｍ２となる。これに対し、縦型半導体装置２００によれば、ブレークダウン電圧ＶＢが約２４０Ｖのとき、オン抵抗ＲＯＮは約０．１７Ω・ｍｍ２である。即ち、シリコンリミットに比較して、１／３以下となっている。従って、縦型半導体装置２００の構成によれば、高耐圧でありながら、オン抵抗を小さくできることがわかる。
このように、第２実施例の縦型半導体装置２００によれば、シリコンリミットを大きく越えた性能が得られる。
【００６８】
（第３実施例） 図３５に第３実施例の縦型半導体装置３００の断面図を示す。第３実施例の縦型半導体装置３００は、ｎ型ドリフト領域３０６の幅（０．５μｍ）が、図１に示す第１実施例のｎ型ドリフト領域１０６の幅（１μｍ）より狭い。ｎ型ドリフト領域３０６のｎ型不純物濃度は、６．５Ｅ１６ｃｍ−３である。また、ｐ型シリコン領域３０８の幅（３．５μｍ）が、第１実施例のｐ型シリコン領域１０８の幅（３μｍ）より広い。ｐ型シリコン領域３０８のｐ型不純物濃度は、１．０Ｅ１６ｃｍ−３である。また、上部ｎ型シリコン領域３１０の幅（０．７μｍ）は第１実施例の上部ｎ型シリコン領域１１０の幅（３μｍ）より狭い。なお、上部ｎ型シリコン領域３１０とｎ型ドリフト領域３０８は一体的に形成されており、図３５の点線Ｙが上部ｎ型シリコン領域３１０とｎ型ドリフト領域３０６の境界線である。
【００６９】
また、上部ｎ型シリコン領域３１０の幅（０．７μｍ）はトレンチ３１３の幅（１．２μｍ）より狭い。上部ｎ型シリコン領域３１０は、ｎ型ドリフト領域３０６には接しているが、ｐ型ボディ領域３１２には接していない。上部ｎ型シリコン領域３１０の厚さ（０．３μｍ）が第１実施例の上部ｎ型シリコン領域１１０の厚さ（１μｍ）より薄い。第１実施例の上部ｎ型シリコン領域１１０は、トレンチ１１３の底面の２箇所の隅部１１３ａを覆っているのに対し、第３実施例の上部ｎ型シリコン領域３１０はトレンチ３１３の底面の直下付近にのみ配置されている。上部ｎ型シリコン領域３１０のｎ型不純物濃度は、６．５Ｅ１６ｃｍ−３である。これらの点で第１実施例の縦型半導体装置１００と主に異なる。
【００７０】
第３実施例の縦型半導体装置３００のように、上部ｎ型シリコン領域３１０の幅が狭く、厚さが薄い場合であっても、トレンチ３１３を形成する際のマスクずれ、あるいはトレンチ３１３の深さの制御ずれが小さい場合には、ｐ型シリコン領域３０８に形成されるチャネル領域を小さくして、オン抵抗の上昇を抑制することができる。
【００７１】
（第４実施例） 図３６に第４実施例の縦型半導体装置４００の断面図を示す。第４実施例の縦型半導体装置４００は、スーパージャンクション構造４０４の構成が第１実施例のスーパージャンクション構造１０４の構成と相違する点で主に異なる。具体的には、ｎ型ドリフト領域４０６は、トレンチ４１３（ゲート電極４２０）の下方に配置されておらず、２つのトレンチ４１３（ゲート電極４２０）で挟まれた領域の中央に配置されている。ドリフト領域４０６の幅は０．８μｍであり、ｎ型不純物濃度は３．７Ｅ１６ｃｍ−３である。トレンチ４１３（ゲート電極４２０）の下方には、ｐ型シリコン領域４０８が配置されている。ｐ型シリコン領域４０８の幅は３．２μｍであり、ｐ型不純物濃度は１．０Ｅ１６ｃｍ−３である。
【００７２】
ｐ型シリコン領域４０８の上面側の隅部近傍には、上部ｎ−型シリコン領域４１０が配置されている。上部ｎ−型シリコン領域４１０の幅は０．８μｍであり、厚さは１μｍであり、ｎ型不純物濃度は３．７Ｅ１６ｃｍ−３である。上部ｎ−型シリコン領域４１０はｎ型ドリフト領域４０６とｐ型ボディ領域４１２に接している。しかし、トレンチ４１３（ゲート絶縁膜４１８）には接していない。トレンチ４１３（ゲート絶縁膜４１８）と上部ｎ−型シリコン領域４１０の間にはｐ型シリコン領域４０８の一部の領域４０８ａが形成されており、この領域４０８ａはｐ型ボディ領域４１２と接している。領域４０８ａの幅は０．２μｍである。
【００７３】
第４実施例の縦型半導体装置４００も、第１実施例の縦型半導体装置１００と同様に、縦型半導体装置４００をオンすると、ｐ型ボディ領域４１２中の電子は領域４１２ａに集まり、ｎ型チャネルが形成される。これにより、ｎ＋型ソース領域４１４から供給された電子は、ｎ型チャネル４１２ａ、上部ｎ−型シリコン領域４１０、ｎ型ドリフト領域４０６の順に流れ、ｎ＋型ドレイン領域４０２に達する。第４実施例の場合は、電子がｐ型ボディ領域４１２中のｎ型チャネル４１２ａから上部ｎ−型シリコン領域４１０に達する際に、わずかにｐ型シリコン領域４０８の領域４０８ａを通過する場合があるが、それでも上部ｎ−型シリコン領域４１０を設けない場合に比較すれば、ｐ型シリコン領域４０８に形成されるｎ型チャネル領域を大きく減らすことができる。
【００７４】
また、第４実施例の縦型半導体装置４００の耐圧時にも、第１実施例の縦型半導体装置１００と同様に、ｐｎ接合部４０７、４０９から各領域４０６、４０８、４１０に空乏層が広がる。このため、領域４０６、４０８が完全空乏化され、また、領域４１０も空乏化される。このために、高耐圧が得られる。
【００７５】
（第５実施例） 図３７に第５実施例の縦型半導体装置５００の断面図を示す。第５実施例の縦型半導体装置５００は、上部シリコン領域を備えていない。その代わり、ｎ型ドリフト領域５０６がｐ型ボディ領域５１２に接しており、ボディ領域５１２のうちｎ型チャネルが形成される領域５１２ａにも接している。また、ｐ型シリコン領域５０８もｐ型ボディ領域５１２に直接に接している。ドリフト領域５０６の幅（１．４μｍ）がトレンチ５１３の幅（０．５μｍ）より広く、左右方向にほぼ同じ長さだけ幅広である。また、ドリフト領域５０６は、トレンチ５１３の底面の２箇所の隅部５１３ａを覆っている。ｎ型ドリフト領域５０６のｎ型不純物濃度は２．０Ｅ１６ｃｍ−３である。一方、ｐ型シリコン領域５０８の幅（１．４μｍ）は、第１実施例のｐ型シリコン領域１０８の幅（３μｍ）より狭い。ｐ型シリコン領域５０８のｐ型不純物濃度は２．０Ｅ１６ｃｍ−３である。これらの点で第１実施例の縦型半導体装置１００と主に異なる。
【００７６】
第５実施例の縦型半導体装置５００によると、第１〜第４実施例の縦型半導体装置に形成されていたような上部シリコン領域を形成しなくても、トレンチ５１３の形成の際のマスクずれ、あるいはトレンチ５１３の深さの制御ずれによるオン抵抗の増大を抑制し、かつ、ｐ型シリコン領域５０８がフローティングの電位状態とならないようにして耐圧特性を安定化させながらも、ｐ型シリコン領域５０８とｐ型ボディ領域５１２間の電流経路を短くすることができる。
【００７７】
縦型半導体装置５００のような構造では、トレンチ５１３（ゲート電極５２０）の幅よりもｎ型ドリフト領域５０６の幅が広くなければならないという制限が入る。現状の技術では、トレンチ５１３（ゲート電極５２０）の幅を約０．５μｍ以下にすることは困難である。マスクずれが生じた場合にもトレンチ５１３の底面部がｎ型ドリフト領域５０６に完全に入るように、図３７中のａの長さを０．３５μｍに設定した。従ってｎ型ドリフト領域５０６の幅は、１．４μｍ必要となる。
【００７８】
次に、ｎ型ドリフト領域５０６とｐ型シリコン領域５０７の幅を同じ１．４μｍとし、不純物濃度を２ｅ１６ｃｍ−３とした場合の第５実施例のシミュレーション結果を示す。まず、図３８に縦型半導体装置５００の耐圧特性を示す。なお、ドレイン電圧等の条件は第２実施例（図３０参照）の場合と同様である。図３８のグラフから耐圧は約２３８Ｖであることがわかる。
図３９に縦型半導体装置５００のドレイン電圧ＶＤ＝２００Ｖの時の電圧分布を示す。図３９より、ｎ型ドリフト領域５０６、ｐ型シリコン領域５０８は完全空乏化していることがわかる。また、等電位線がほぼ均一の間隔で分布していることがわかる。
【００７９】
図４０に縦型半導体装置５００のオン特性を示す。なお、ゲート電圧等の条件は第２実施例（図３２参照）の場合と同様である。図４０のグラフからＶG＝１５Ｖでの縦型半導体装置５００のオン抵抗（ＲＯＮ）を計算すると、約０．０９３Ω・ｍｍ2となった。この場合もシリコンリミットを大きく上回る特性が得られた。
図４１に縦型半導体装置５００のゲート電圧ＶＧ＝１５Ｖの時の電流フローを示す。図４１から、チャネルはｐ型シリコン領域５０８には形成されておらず、トレンチ５１３の側方近傍のｐ型ボディ領域５１２の領域５１２ａにのみ形成されていることがわかる。
【００８０】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
例えば、上記実施例ではｎ型のパワーＭＯＳについて説明したが、ｐ型のパワーＭＯＳにも本発明を適用できるのはいうまでもない。また、本発明は、Ｕ溝型のＭＯＳに限定されるものではなく、Ｖ溝型のＭＯＳや、ＩＧＢＴ、ＭＯＳゲートサイリスタ等にも適用することができる。
また、上記では、第１実施例について第１〜第９製造方法例を示したが、第２〜第５実施例についても、上記した第１〜９製造方法例と同様の製造方法によって製造することができる。即ち、上記した第１〜第９製造方法例に内在する技術は、第２〜第５実施例についても適用することができる。
【図面の簡単な説明】
【図１】 第１実施例の半導体装置の断面図を示す。
【図２】 同半導体装置の第１製造方法例の一部を示す（１）。
【図３】 同半導体装置の第１製造方法例の一部を示す（２）。
【図４】 同半導体装置の第１製造方法例の一部を示す（３）。
【図５】 同半導体装置の第１製造方法例の一部を示す（４）。
【図６】 同半導体装置の第１製造方法例の一部を示す（５）。
【図７】 同半導体装置の第１製造方法例の一部を示す（６）。
【図８】 同半導体装置の第１製造方法例の一部を示す（７）。
【図９】 同半導体装置の第１製造方法例の一部を示す（８）。
【図１０】 同半導体装置の第２製造方法例の一部を示す（１）。
【図１１】 同半導体装置の第２製造方法例の一部を示す（２）。
【図１２】 同半導体装置の第２製造方法例の一部を示す（３）。
【図１３】 同半導体装置の第３製造方法例の一部を示す（１）。
【図１４】 同半導体装置の第３製造方法例の一部を示す（２）。
【図１５】 同半導体装置の第３製造方法例の一部を示す（３）。
【図１６】 同半導体装置の第３製造方法例の一部を示す（４）。
【図１７】 同半導体装置の第４製造方法例の一部を示す（１）。
【図１８】 同半導体装置の第４製造方法例の一部を示す（２）。
【図１９】 同半導体装置の第５製造方法例の一部を示す（１）。
【図２０】 同半導体装置の第５製造方法例の一部を示す（２）。
【図２１】 同半導体装置の第６製造方法例の一部を示す。
【図２２】 同半導体装置の第７製造方法例の一部を示す（１）。
【図２３】 同半導体装置の第７製造方法例の一部を示す（２）。
【図２４】 同半導体装置の第８製造方法例の一部を示す（１）。
【図２５】 同半導体装置の第８製造方法例の一部を示す（２）。
【図２６】 同半導体装置の第９製造方法例の一部を示す（１）。
【図２７】 同半導体装置の第９製造方法例の一部を示す（２）。
【図２８】 同半導体装置の第９製造方法例の一部を示す（３）。
【図２９】 第２実施例の半導体装置の断面図を示す。
【図３０】 同半導体装置の耐圧特性を示す。
【図３１】 同半導体装置のドレイン電圧ＶＤ＝２００Ｖの時の電圧分布を示す。
【図３２】 同半導体装置のオン特性を示す。
【図３３】 同半導体装置のゲート電圧ＶＧ＝１５Ｖの時の電流フローを示す。
【図３４】 同半導体装置のブレークダウン電圧ＶＢ−オン抵抗ＲＯＮ特性を示す。
【図３５】 第３実施例の半導体装置の断面図を示す。
【図３６】 第４実施例の半導体装置の断面図を示す。
【図３７】 第５実施例の半導体装置の断面図を示す。
【図３８】 同半導体装置の耐圧特性を示す。
【図３９】 同半導体装置のドレイン電圧ＶＤ＝２００Ｖの時の電圧分布を示す。
【図４０】 同半導体装置のオン特性を示す。
【図４１】 同半導体装置のゲート電圧ＶＧ＝１５Ｖの時の電流フローを示す。
【図４２】 従来の半導体装置の斜視図（断面図を含む）を示す。
【符号の説明】
１０２：ｎ＋型ドレイン領域
１０４：スーパージャンクション構造
１０６：ｎ型ドリフト領域
１０８：ｐ型シリコン領域（第２半導体領域の一例）
１１０：上部ｎ型シリコン領域（第１半導体領域の一例）
１１２：ｐ型ボディ領域
１１２ａ：ｎ型チャネル
１１４：ｎ＋型ソース領域
１１６：ｐ＋型ボディコンタクト領域
１１８：ゲート絶縁膜
１２０：ゲート電極
【発明の属する技術分野】
本発明は、半導体装置とその製造方法に関する。
【０００２】
【従来の技術】
図４２に特開２０００−２６０９８４号公報に記載の半導体装置１の斜視図（断面図を含む）を示す。
図４２に示す半導体装置１は、ｎ＋型（第１導電型）のドレイン領域２と、ｎ＋型ドレイン領域２に接するｎ型（第１導電型）のドリフト領域６と、ｐ型（第２導電型）のボディ領域１２と、ｐ型ボディ領域１２に接するｎ＋型（第１導電型）のソース領域１４と、ｐ型ボディ領域１２を貫通するトレンチ１３にゲート絶縁膜１８で被覆された状態で埋込まれているゲート電極２０と、ｎ型ドリフト領域６に接するｐ型（第２導電型）のシリコン領域（第２半導体領域）８と、ｎ型ドリフト領域６とｐ型シリコン領域８の上面に亘って連続的に積層されたｎ−型（第１導電型）のシリコン領域１１と、ｐ型シリコン領域８の上面後部とｐ型ボディ領域１２の後部を繋ぐ接続用ｐ型シリコン領域２２を備えている。
ここで、ｎ型ドリフト領域６とｐ型シリコン領域８は横方向に交互に配置されており、この互層構造によってスーパージャンクション構造４が構成されている。
【０００３】
この半導体装置１は、ゲート電極２０に正の電圧が印加されるとｐ型ボディ領域１２の領域１２ａにｎ型チャネルが形成され、ｎ＋型ソース領域１４、ｐ型ボディ領域１２のｎ型チャネル１２ａ、ｎ型ドリフト領域６、ｎ＋型ドレイン領域２に亘ってキャリア（この例では電子）が流れる。
一方、ゲート電極２０を接地すると、ｐ型ボディ領域１２の領域１２ａからｎ型チャネルがなくなる。即ち、半導体装置１はオフする。半導体装置１では、ｎ型ドリフト領域６とｐ型シリコン領域８のｐｎ接合部７から各領域６、８に空乏層を広げ、領域６と８を完全空乏化させることによって、ｎ＋型ソース領域１４とｎ＋型ドレイン領域２の間の耐圧を得ている。
【０００４】
ドリフト領域をスーパージャンクション構造４で構成しない従来のパワーＭＯＳ構造、即ち、ドリフト領域をｎ型領域だけで形成した構造（図示省略）では、このｎ型ドリフト領域とｐ型ボディ領域のｐｎ接合部から伸びた空乏層によって耐圧が決められる。一般にはｐ型ボディ領域に比べてｎ型ドリフト領域の不純物濃度を低くして、ｎ型ドリフト領域を完全空乏化することで所望の耐圧を得ている。図４２に示すようにドリフト領域をスーパージャンクション構造４で形成した場合には、ｎ型ドリフト領域６にはその両側に位置するｐ型シリコン領域８とのｐｎ接合部７から空乏層が伸びる。このため、スーパージャンクション構造４を採用しない場合に比較して、同じ耐圧でありながらｎ型ドリフト領域６の不純物濃度を高くすることができる。即ち、同じ耐圧でありながらよりオン抵抗の小さい半導体装置を実現できる。
【０００５】
半導体装置１において、仮に、ｎ−型シリコン領域１１を設けないとすると、トレンチ１３を形成する際のマスクが横方向にずれた場合や、トレンチ１３を形成する際のエッチング等が意図した深さより縦方向に深くなされて、ｐ型ボディ領域１２の底面を超えてｎ型ドリフト領域６、ｐ型シリコン領域８まで入り込んで形成された場合に、ｐ型ボディ領域１２のｎ型チャネル１２ａを通ったキャリア（電子）は、ｎ型ドリフト領域６に達する前に、ｐ型シリコン領域８にもＭＯＳの効果によってチャネルを形成し、ｎ型ドリフト領域６に到達する。この結果、ｐ型シリコン領域８のチャネル抵抗が増大し、半導体装置１全体のオン抵抗が増大してしまう。半導体の微細加工技術が進展した現在においても、上記したようなトレンチ１３を形成する際のマスクずれ、あるいはトレンチ１３の深さの制御ずれは避けることができないものである。
上記した半導体装置１では、ｎ−型シリコン領域１１をｎ型ドリフト領域６とｐ型シリコン領域８の上面に亘って連続的に積層することによって、トレンチ１３を形成する際のマスクずれ、あるいはトレンチ１３の深さの制御ずれによるオン抵抗の増大を抑制している。
【０００６】
しかし、仮にｎ−型シリコン領域１１によってｐ型ボディ領域１２とｐ型シリコン領域８が完全に分離されたとすると、ｐ型シリコン領域８はフローティングの電位状態となってしまう。ｐ型シリコン領域８がフローティングの電位状態になると、耐圧時にｎ＋型ドレイン領域２に正の電圧をかけてｎ＋型ソース領域を接地した場合に、ｎ型ドリフト領域６とｐ型シリコン領域８の間のｐｎ接合部７に、これらの領域６、８が空乏化するための充分な電圧がかからない場合が生じ、この結果、耐圧特性が不安定となる場合が生じる。そこで、図１６の半導体装置１では、上記したように装置１の後部（図示奥側）に、ｐ型シリコン領域８の後部上面とｐ型ボディ領域１２を繋ぐための接続用ｐ型シリコン領域２２を設けることで、ｐ型シリコン領域８をフローティングの電位状態にしないようにしている。
【０００７】
【発明が解決しようとする課題】
しかしながら、半導体装置１にこのような接続用シリコン領域２２を設けると、ｐ型ボディ領域１２とｐ型シリコン領域８が導通するときには接続用シリコン領域２２を経由しなければならないため、ｐ型ボディ領域１２とｐ型シリコン領域８の間の電流経路が長くなってしまうという問題があった。この問題は例えば耐圧時に、ｐ型ボディ領域１２とｎ−型シリコン領域１１とｐ型シリコン領域８によって仮想的に形成されるｐｎｐトランジスタが、上記したｐ型ボディ領域１２とｐ型シリコン領域８の間の長い電流経路の高抵抗による電圧降下でオンしてしまうという弊害を引き起こす場合があった。この結果例えば耐圧時に、ｐ型シリコン領域８からｎ−型シリコン領域１１を経由してｐ型ボディ領域１２にリーク電流が流れてしまうといった弊害が生じる場合があった。
【０００８】
本発明は、トレンチ形成の際のマスクずれ（横方向のずれ）あるいはトレンチ深さの制御ずれ（縦方向のずれ）によるオン抵抗の増大を抑制し、かつ、第２半導体領域がフローティングの電位状態とならないようにして耐圧特性を安定化させながらも、第２半導体領域とボディ領域間の電流経路を短くすることを目的とする。
【０００９】
【課題を解決するための手段および作用と効果】 本発明の第１の態様の半導体装置は、第１導電型のドレイン領域と、ドレイン領域の上面に接するとともに第１導電型のドリフト領域と第２導電型の第２半導体領域が横方向に交互に配置されている互層構造と、第２導電型のボディ領域と、ボディ領域に接する第１導電型のソース領域と、ボディ領域を貫通するトレンチにゲート絶縁膜で被覆された状態で埋込まれているゲート電極を備え、ゲート電極に電圧が印加されるとボディ領域にチャネルが形成され、ソース領域、ボディ領域のチャネル、ドリフト領域、ドレイン領域に亘ってキャリアが流れる。この半導体装置で特に特徴的なことは、各ドリフト領域の上面に接するとともにドリフト領域よりも幅広に形成されており、ドリフト領域とボディ領域を繋ぐキャリア通路の少なくとも一部に配置された第１導電型の複数の第１半導体領域をさらに備え、第１半導体領域がドリフト領域と第２半導体領域が交互に繰返される方向に沿って分散配置されていることである。さらに、第２半導体領域とボディ領域が、隙間を隔てて隣合う第１半導体領域の間に存在している第２導電型の接続領域において接していることである。
【００１０】
本発明の半導体装置では、ドリフト領域とボディ領域を繋ぐキャリア通路の少なくとも一部に配置された第１半導体領域を備えている。このため、ゲート電極を埋込むトレンチ形成のためのマスクずれ、あるいはトレンチ深さの制御ずれが生じた場合でも、ドリフト領域に接する第２半導体領域に形成されるチャネル領域を少なくするかあるいは無くすことができる。従って、第２半導体領域にチャネルが形成されることによるオン抵抗の増大を抑制できる。
また、第２半導体領域とボディ領域が隙間を隔てて隣合う第１半導体領域の間に存在している第２導電型の接続領域において接しているので、従来の半導体装置のように、第２半導体領域とボディ領域を繋ぐための接続用半導体領域（例えば図４２に示す接続用ｐ型シリコン領域２２）を設けなくても、第２半導体領域がフローティングの電位状態とならないようにすることができるので、耐圧特性を安定化させることができる。
さらに、第２半導体領域とボディ領域が隙間を隔てて隣合う第１半導体領域の間に存在している第２導電型の接続領域において接しているので、第２半導体領域とボディ領域を導通させるために、第２半導体領域とボディ領域を繋ぐ接続用半導体領域を設ける必要がないので、第２半導体領域とボディ領域間の電流経路を短くすることができる。
この結果、例えば、半導体装置内に仮想的に形成されるトランジスタが意図せずにオンしてしまう可能性を低くできる。また、仮想的に形成されるトランジスタがオンすることによってリーク電流が発生する可能性を低くできる。
【００１１】
本発明の第２の態様の半導体装置は、第１導電型のドレイン領域と、ドレイン領域の上面に接するとともに第１導電型のドリフト領域と第２導電型の第２半導体領域が横方向に交互に配置されている互層構造と、第２導電型のボディ領域と、ボディ領域に接する第１導電型のソース領域と、ボディ領域を貫通するトレンチにゲート絶縁膜で被覆された状態で埋込まれているゲート電極を備えている。この半導体装置で特に特徴的なことは、各ドリフト領域の上面に接するとともにドリフト領域よりも幅広に形成されており、ドリフト領域とボディ領域の間に配置された第１導電型の複数の第１半導体領域を備え、第１半導体領域がドリフト領域と第２半導体領域が交互に繰返される方向に沿って分散配置されていることである。さらに、第２半導体領域とボディ領域が、隙間を隔てて隣合う第１半導体領域の間に存在している第２導電型の接続領域において接していることである。
ここで、「ドリフト領域とボディ領域の間に配置された第１導電型の第１半導体領域」とは、第１半導体領域が、ドリフト領域の上面とボディ領域の下面の間に配置されている場合のみならず、ドリフト領域の側面とボディ領域の下面の間に配置されている場合が組合わされた場合等も含まれる。
この半導体装置によっても、前記第１の態様に記載の半導体装置と同様の作用効果を奏することができる。
【００１２】
上記の第１と第２の態様の半導体装置では、第１半導体領域がドリフト領域に接していることも特徴である。
この場合、第１半導体領域とドリフト領域の間に第２半導体領域が介在しないので、トレンチ形成のためのマスクずれ、あるいはトレンチ深さの制御ずれが生じた場合でも、第２半導体領域に形成されるチャネル領域をより少なくするかあるいは無くすことができる。このため、第２半導体領域にチャネルが形成されることによるオン抵抗の増大をより抑制できる。
【００１３】
第１半導体領域がボディ領域内のチャネル形成部位に接していることがより好ましい。
この場合、キャリアが例えば電子の場合、ボディ領域のチャネルを通った電子を直接に第１半導体領域に流れ込ませることができる。このため、トレンチ形成のためのマスクずれ、あるいはトレンチ深さの制御ずれが生じた場合でも、第２半導体領域に形成されるチャネル領域をより少なくするかあるいは無くすことができるので、第２半導体領域にチャネルが形成されることによるオン抵抗の増大をよりさらに抑制できる。
【００１４】
ドリフト領域が前記トレンチの下方に配置されていることが好ましい。
この場合、トレンチ形成のためのマスクずれ、あるいはトレンチ深さの制御ずれが生じた場合でも、キャリアが例えば電子の場合、その電子を、ボディ領域のチャネルから第１半導体領域を経由してドリフト領域に流すことができるので、第２半導体領域に形成されるチャネル領域をより少なくするかあるいは無くすことができる。このため、第２半導体領域にチャネルが形成されることによるオン抵抗の増大をより抑制できる。
【００１５】
第１半導体領域がドリフト領域よりも左右方向に同じ長さだけ幅広であることがより好ましい。
この場合、第１半導体領域がドリフト領域より左右方向に伸びる長さが異なる場合に比較して、第２半導体領域に形成されるチャネル領域を少なくすることができる。
【００１６】
ドリフト領域が前記トレンチの下方に配置されており、トレンチよりも幅広であることが好ましい。
この場合も、第２半導体領域に形成されるチャネル領域をより少なくするかあるいは無くすことができるので、第２半導体領域にチャネルが形成されることによるオン抵抗の増大をより抑制できる。
【００１７】
第１半導体領域が前記トレンチよりも左右方向に同じ長さだけ幅広であることがより好ましい。
この場合も、第１半導体領域がトレンチより左右方向に伸びる長さが異なる場合に比較して、第２半導体領域に形成されるチャネル領域を少なくすることができる。
【００１８】
第１半導体領域が前記トレンチの底面の隅部を覆うことが好ましい。
この場合、キャリアが通る通路に第１半導体領域をより適切に配置できるので、第２半導体領域にチャネルが形成されることによるオン抵抗の増大をよりさらに抑制できる。
【００２１】
本発明は半導体装置の製造方法をも実現する。この製造方法は、第１導電型のドレイン領域を形成する第１工程と、ドレイン領域上に第１導電型のドリフト領域と第２導電型の第２半導体領域の横方向の互層構造を形成する第２工程と、互層構造上にドリフト領域よりも幅広の第１導電型の第１半導体領域と第２半導体領域よりも幅狭の第２導電型の接続領域をドリフト領域と第２半導体領域が交互に繰返される方向に沿って交互に形成し、ドリフト領域の上面を含む位置に第１半導体領域を配置し、第２半導体領域の上面を含む位置に接続領域を配置する第３工程と、第１半導体領域と接続領域上に第２導電型のボディ領域を形成する第４工程と、ボディ領域を貫通して第１半導体領域に達するトレンチを形成する第５工程と、トレンチ内にゲート電極を埋込む第６工程を有する。
この製造方法によると、トレンチ形成のためのマスクずれ、あるいはトレンチ深さの制御ずれによるオン抵抗の増大を抑制し、かつ、第２半導体領域がフローティングの電位状態とならないようにして耐圧特性を安定化させながらも、第２半導体領域とボディ領域間の電流経路が短い半導体装置を製造することができる。
【００２２】
第１半導体領域を前記トレンチよりも幅広に形成することが好ましい。
この場合も、第２半導体領域に形成されるチャネル領域をより少なくするかあるいは無くすことができるので、第２半導体領域にチャネルが形成されることによるオン抵抗の増大をより抑制できる。
【００２３】
第３工程は、互層構造上に第１導電型の第１導電型層を形成する第１の段階と、その第１導電型層の一部に第２半導体領域に達するまで第２導電型の不純物を添加して第２導電型の接続領域を形成する第２の段階を有することが好ましい。
ここで、対象物（第１導電型層等）を単に「形成する」という場合は、あらゆる方法でその対象物を形成する場合を含む。対象物を「成膜して形成する」とは、例えばＣＶＤ法（エピタキシャル成長法を含む）等によって対象物を形成することを意味する。対象物を「不純物を添加して…形成する」とは、例えば熱拡散法やイオン注入法によってある半導体層（ただし、この半導体層は成膜して形成されるのが通常である）に不純物を添加することで対象物を形成することを意味する。
この場合、通常は厚さの厚いボディ領域は成膜して形成するので、深い不純物添加処理を行う必要がない。このため、不純物添加処理の負担を低減できる。具体的には、例えば熱拡散法の場合は熱処理時間を短くすることができ、イオン注入法の場合はイオン注入の速度を低速にすることができる。なお、接続領域は不純物を添加して形成しても通常は厚さが薄いので、不純物添加処理の負担はそれほど大きくない。
【００２４】
あるいは、第３工程と第４工程は共通の段階を有していてもよい。第３工程と第４工程は、互層構造上に第１導電型の第１導電型層を形成する第１の段階と、その第１導電型層の一部に第２半導体領域に達するトレンチを形成する第２の段階と、そのトレンチ内に接続領域を勢膜して形成した後に、第１導電型層上に第２導電型のボディ領域を連続して成膜して形成する第３の段階を有することが好ましい。
この場合、トレンチ内に第２導電型の接続領域が埋込まれ、その接続領域は第２半導体領域に接するため、不純物を添加して第２導電型の接続領域を形成しなくてもよい。
【００２５】
前記第１の段階は、互層構造上に第１導電型の第１導電型層を成膜して行うことが好ましい。
この場合、第１導電型層を比較的簡単に形成することができる。
【００２６】
第２工程と第３工程は共通の段階を有していてもよい。第２工程と第３工程は、第１導電型のドレイン領域上に第２導電型の第２半導体領域を形成する段階と、第２半導体領域を貫通してドレイン領域に達するトレンチを形成する段階と、トレンチ内に第１導電型のドリフト領域を成膜して形成してドリフト領域と第２半導体領域の横方向の互層構造を形成した後に、互層構造上に第１導電型の第１導電型層を連続して成膜する段階と、その第１導電型層の一部に第２半導体領域に達するまで第２導電型の不純物を添加して接続領域を形成する段階を有することが好ましい。
第２工程と第３工程と第４工程は共通の段階を有していてもよい。第２工程と第３工程と第４工程は、第１導電型のドレイン領域上に第２導電型の第２半導体領域を形成する段階と、第２半導体領域を貫通してドレイン領域に達するトレンチを形成する段階と、トレンチ内に第１導電型のドリフト領域を成膜して形成してドリフト領域と第２半導体領域の横方向の互層構造を形成した後に、互層構造上に第１導電型の第１導電型層を連続して成膜する段階と、その第１導電型層の一部に第２半導体領域に達するトレンチを形成する段階と、そのトレンチ内に接続領域を勢膜して形成した後に、第１導電型層上に第２導電型のボディ領域を連続して成膜して形成する段階を有するのが好ましい。
これらの場合、横方向の互層構造を形成した後に、連続してその互層構造上にドリフト領域と同じ導電型である第１導電型層を成膜して形成できることから、ドリフト領域と第１導電型層を別個に成膜して形成する場合に比較して、半導体装置の製造工程を簡素化することができる。
【００２７】
あるいは、第３工程は、互層構造上に第２導電型の第２導電型層を成膜する段階と、その第２導電型層に第１導電型の不純物を添加して第１半導体領域を形成する段階を有することが好ましい。
この場合も、第１半導体領域を比較的簡単に形成することができる。
【００２８】
あるいは、第３工程は、互層構造の第２半導体領域の上部の一部に第１導電型の不純物を添加して第１半導体領域を形成する段階を有することが好ましい。
この場合、互層構造を形成した後、第１半導体領域を形成するためにさらに成膜を行わなくてもよい。
【００２９】
あるいはまた、第２工程と第３工程は共通の段階を有していてもよい。第２工程と第３工程は、第１導電型のドレイン領域上に第１導電型のドリフト領域を形成する段階と、ドリフト領域を貫通してドレイン領域に達するトレンチを形成する段階と、トレンチ内に第２導電型の第２半導体領域を成膜して形成してドリフト領域と第２半導体領域の横方向の互層構造を形成した後に、互層構造上に第２導電型の第２導電型層を連続して成膜して形成する段階と、第２導電型層に第１導電型の不純物を添加して第１導電型の第１半導体領域を形成する段階を有することが好ましい。
この場合、互層構造上に連続して成膜した第２導電型層を利用して、第１半導体領域を形成することができる。
【００３０】
第２工程と第３工程と第４工程は共通の段階を有していてもよい。第２工程と第３工程と第４工程は、第１導電型のドレイン領域上に第２導電型の第２半導体領域を形成する段階と、第２半導体領域を貫通してドレイン領域に達するトレンチを形成する段階と、トレンチ内に第１導電型のドリフト領域を成膜して形成してドリフト領域と第２半導体領域の横方向の互層構造を形成した後に、互層構造上に第１導電型の第１導電型層を連続して成膜する段階と、第１導電型層の一部に第２導電型の不純物を添加して第２導電型の接続領域と第２導電型のボディ領域を形成し、不純物が添加されなかった部分を第１導電型の第１半導体領域とする段階を有することが好ましい。
この場合、互層構造上に連続して第１導電型層を成膜する。その連続成膜後は、その第１導電型層に第２導電型の不純物を添加して接続領域と第１半導体領域とボディ領域を形成する。このため、上記したように連続成膜を行って製造工程を簡素化できる上に、連続成膜を行った後は接続領域と第１半導体領域とボディ領域を形成するためにさらに成膜を行わなくてもよい。
【００３１】
あるいは、第３工程は、互層構造の上部に第１導電型の不純物を添加して第１導電型層を形成する段階と、第１導電型層の一部に第２導電型の不純物を添加して第２導電型の接続領域と第２導電型のボディ領域を形成し、不純物が添加されなかった部分を第１導電型の第１半導体領域とする段階を有することが好ましい。
この場合、横方向の互層構造を形成した後は、その互層構造の上部に不純物を添加して第１導電型層を形成し、その第１導電型層に不純物を添加して接続領域と第１半導体領域とボディ領域を形成する。このため、横方向の互層構造を形成した後は、接続領域と第１半導体領域とボディ領域を形成するために成膜を行わなくてもよい。
【００３２】
あるいはまた、第２工程と第３工程と第４工程は共通の段階を有していてもよい。第２工程と第３工程と第４工程は、第１導電型のドレイン領域上に第１導電型のドリフト領域を形成する段階と、ドリフト領域を貫通してドレイン領域に達するトレンチを形成する段階と、トレンチ内に第２導電型の第２半導体領域を成膜して形成してドリフト領域と第２半導体領域の横方向の互層構造を形成した後に、互層構造上に第２導電型の第２導電型層を連続して成膜して形成する段階と、第２導電型層の全体に第１導電型の不純物を添加する段階と、第１導電型の不純物が添加された第２導電型層の一部に第２導電型の不純物を添加して第２導電型の接続領域と第２導電型のボディ領域を形成し、不純物が添加されなかった部分を第１導電型の第１半導体領域とする段階を有することが好ましい。
この場合、互層構造上に連続して第２導電型層を成膜する。その連続成膜後は、その第２導電型層に不純物を添加して第１半導体領域と接続領域とボディ領域を形成する。このため、上記したように連続成膜を行って製造工程を簡素化できる上に、連続成膜を行った後は第１半導体領域と接続領域とボディ領域を形成するためにさらに成膜を行わなくてもよい。
【００３３】
第２工程と第３工程は共通の段階を有していてもよい。第２工程と第３工程は、第１導電型のドレイン領域上に第２導電型の第２半導体領域を形成する段階と、第２半導体領域の上部に第１トレンチを形成する段階と、第１トレンチの下面に繋がる位置に第１トレンチよりも幅が狭く、かつ、ドレイン領域に達する第２トレンチを形成する段階と、第２トレンチ内に第１導電型のドリフト領域を成膜して形成した後に、第１トレンチ内に第１導電型の第１半導体領域を連続して成膜して形成する段階を有することが好ましい。
この場合、第２トレンチ内にドリフト領域を成膜して形成した後に、連続して第１トレンチ内にドリフト領域と同じ導電型である第１半導体領域を成膜して形成できることから、ドリフト領域と第１半導体領域を別個に成膜して形成する場合に比較して、半導体装置の製造工程を簡素化することができる。
【００３４】
【発明の実施の形態】
（第１実施例） 図１に第１実施例の縦型半導体装置１００の断面図を示す。この縦型半導体装置１００は、幅Ａに示す範囲内の構造が一つの単位となっており、実際には、この単位構造が横方向に繰返し形成されている。また、図１に示す構造が紙面垂直方向に連続して伸びている。
図１の縦型半導体装置１００は、Ｕ溝（Ｕ字形状のトレンチ１１３）型のＭＯＳ（Metal Oxide Semiconductor）ＦＥＴ（Field Effect Transistor）構造となっている。この縦型半導体装置１００は、例えば自動車のモータや家庭用電気機器の電力変換あるいは電力制御に用いられる。この縦型半導体装置１００は、ドレイン領域１０２と、ドリフト領域１０６と、シリコン領域（第２半導体領域の一例）１０８と、ボディ領域１１２と、上部シリコン領域（第１半導体領域の一例）１１０と、ソース領域１１４と、ゲート電極１２０を備えている。
【００３５】
ドレイン領域１０２はｎ＋型（第１導電型）である。厚さ（縦方向の長さ）は２μｍである。
ドリフト領域１０６はｎ型（第１導電型）であり、ｎ＋型ドレイン領域１０２に接しており、縦型半導体装置１００のオン時にキャリア（電子）が流れる。また、耐圧時には、シリコン領域１０８とともに空乏化する。ｎ型ドリフト領域１０６のｎ型不純物濃度は２．８Ｅ１６ｃｍ−３であり、幅は１μｍであり、厚さは１０μｍである。これらの数値は、所望の耐圧時にｎ型ドリフト領域１０６を完全空乏化できる数値に選択されている。
シリコン領域１０８はｐ型（第２導電型）であり、ｎ型ドリフト領域１０６に接しており、耐圧時に空乏化する。ｐ型シリコン領域１０８のｐ型不純物濃度は１Ｅ１６ｃｍ−３であり、幅は３μｍであり、厚さは１０μｍである。ただし、後述する上部ｎ型シリコン領域１１０に挟まれた領域の幅は１μｍである。これらの数値は、所望の耐圧時にｐ型シリコン領域１０８を完全空乏化できる数値に選択されている。
【００３６】
ｎ型ドリフト領域１０６とｐ型シリコン領域１０８は、キャリアの移動方向に直交する方向、即ち、横方向に交互に配置されており、これらのｎ型ドリフト領域１０６とｐ型シリコン領域１０８の互層構造によっていわゆるスーパージャンクション構造１０４が形成されている。即ち、ｎ型ドリフト領域１０６とｐ型シリコン領域１０８はｐｎ接合部１０７で接合しており、ｎ型ドリフト領域１０６とｐ型シリコン領域１０８の互層構造によって、ｐｎ接合部１０７が横方向に断続的に形成されている。
【００３７】
ボディ領域１１２はｐ型（第２導電型）である。上記したｐ型シリコン領域１０８とｐ型ボディ領域１１２は直接に接している。縦型半導体装置１００のオン時には、ｐ型ボディ領域１１２のうち領域１１２ａにｎ型チャネルが形成される。ｐ型ボディ領域１１２のｐ型不純物濃度は５Ｅ１６ｃｍ−３であり、厚さは１．５μｍである。ｐ型ボディ領域１１２の表面には、厚さ０．５μｍのｐ＋型のボディコンタクト領域１１６が形成されている。
【００３８】
上部シリコン領域１１０はｎ型（第１導電型）であり、ｎ型ドリフト領域１０６とｐ型ボディ領域１１２を繋ぐキャリア通路のほぼ全体を含む領域に配置されている。上部ｎ型シリコン領域１１０は、ｎ型ドリフト領域１０６の上面（点線Ｙを有する面）と、ｐ型ボディ領域１１２の下面の間に配置されている。上部ｎ型シリコン領域１１０は、ｎ型ドリフト領域１０６に接している。本実施例は後述する第１製造方法例等により上部ｎ型シリコン領域１１０とｎ型ドリフト領域１０６を一体的に成膜して形成した場合を示している。上部ｎ型シリコン領域１１０のｎ型不純物濃度はｎ型ドリフト領域１０６と同様に、２．８Ｅ１６ｃｍ−３である。ただし、ｎ型ドリフト領域１０６と上部ｎ型シリコン領域１１０の不純物濃度は異ならせてもよい。例えば、上部ｎ型シリコン領域１１０のｎ型不純物濃度を１Ｅ１６ｃｍ−３としてもよい。図１の点線Ｙが上部ｎ型シリコン領域１１０とｎ型ドリフト領域１０６の境界線である。
【００３９】
上部ｎ型シリコン領域１１０は、ｐ型ボディ領域１１２とも接しており、さらにｐ型ボディ領域１１２のうち、ｎ型チャネルが形成される領域１１２ａとも接している。上部ｎ型シリコン領域１１０は、ｎ型ドリフト領域１０６とトレンチ１１３の底面の間に配置されているとともに、ｎ型ドリフト領域１０６およびトレンチ１１３より幅広である。具体的な幅の一例は３μｍであり、厚さは１μｍである。上部ｎ型シリコン領域１１０は、ｎ型ドリフト領域１０６およびトレンチ１１３よりも左右方向にほぼ同じ長さだけ幅広である。上部ｎ型シリコン領域１１０は、トレンチ１１３の底面の２箇所の隅部１１３ａを覆っている。
【００４０】
なお、上部ｎ型シリコン領域１１０の厚さは、後述する異方性エッチングによるトレンチ１１３の深さの制御ずれを考慮すると、０．５μｍ以上であることが好ましい。また、縦型半導体装置１００の耐圧時に空乏層が上部ｎ型シリコン領域１１０内に伸びて完全空乏化、あるい完全空乏化に近い状態となるような厚さ以下であることが好ましい。具体的には、求められる耐圧とその領域の不純物濃度にもよるが、例えば約１．５μｍ以下であることが好ましい。
【００４１】
ソース領域１１４はｎ＋型（第１導電型）であり、ｐ型ボディ領域１１２の表面に接している。ｎ＋型ソース領域１１４の厚さは０．５μｍである。
ゲート電極１２０は、ボディ領域１１２を貫通するトレンチ１１３に、断面Ｕ字状のゲート絶縁膜１１８で被覆された状態で埋込まれている。ゲート電極１２０の幅は１μｍであり、深さは２．５μｍである。ゲート絶縁膜１１８の幅は０．１μｍである。この幅は、要求されるしきい値電圧に応じて選択される。
【００４２】
次に、第１実施例の縦型半導体装置１００の動作を説明する。図１に示すｎ＋型ドレイン領域１０２には正電圧が印加されており、ｎ＋型ソース領域１１４とｐ＋型ボディコンタクト領域１１６は接地されている。この状態で縦型半導体装置１００をオンすると、即ち、トレンチゲート電極１２０に正電圧が印加されると、ｐ型ボディ領域１１２中の電子は領域１１２ａに集まり、ｎ型チャネルが形成される。これにより、ｎ＋型ソース領域１１４から供給された電子は、ｎ型チャネル１１２ａ、上部ｎ型シリコン領域１１０、ｎ型ドリフト領域１０６の順に流れ、ｎ＋型ドレイン領域１０２に達する。即ち、縦型半導体装置１００のオン時には、ドレイン領域１０２からソース領域１１４に電流が流れる。
【００４３】
このように、上記構成の縦型半導体装置１００によると、ｎ型チャネル１１２ａを流れ出た電子は、上部ｎ型シリコン領域（特にトレンチ１１３に沿った領域）１１０、ｎ型ドリフト領域１０６の順に流れ、ｐ型シリコン領域１０８には流れない。このため、ｐ型シリコン領域１０８にｎ型チャネルが形成されることでオン抵抗が増大することがない。上記構成の半導体装置は、ｐ型シリコン領域１０８に形成されるｎ型チャネルのチャネル抵抗が半導体装置全体のオン抵抗に大きく寄与する２００Ｖ以下の耐圧系のものに採用するとより効果がある。
【００４４】
一方、ｎ＋型ソース領域１１４とｎ＋型ドレイン領域１０２間の耐圧測定時、即ち、ゲート電極１２０の電位とｎ＋型ソース領域１１４の電位を０Ｖとして、ｎ＋型ドレイン領域１０２の電位を０Ｖから徐々に上昇させた場合には、ｎ型ドリフト領域１０６とｐ型シリコン領域１０８のｐｎ接合部１０７、ｐ型シリコン領域１０８と上部ｎ型シリコン領域１１０のｐｎ接合部１０９、および上部ｎ型シリコン領域１１０とｐ型ボディ領域１１２のｐｎ接合部１１１から、各領域１０６、１０８、１１０、１１２に空乏層が広がる。所望の耐圧時には、領域１０６、１０８が完全空乏化され、また、領域１１０も空乏化される。即ち、スーパージャンクション構造１０４が形成された領域が完全空乏化することによって高耐圧が確保される。また、上記で説明したように、ｐ型シリコン領域１０８はｐ型ボディ領域１１２に接して配置されており、そのｐ型ボディ領域１１２の表面にはｐ＋型ボディコンタクト領域１１６が形成されており、ｐ型シリコン領域１０８はフローティングの電位状態とならない。このため、耐圧特性が安定化する。
【００４５】
このように、第１実施例の縦型半導体装置１００によると、図４２に示す従来の半導体装置１のように、ｐ型シリコン領域８とｐ型ボディ領域１２を繋ぐための接続用ｐ型シリコン領域２２を別個設けなくても、図１に示すｐ型シリコン領域１０８をフローティングの電位状態とならないようにすることができる。このため、耐圧特性を安定化させることができる。また、ｐ型シリコン領域１０８とｐ型ボディ領域１１２は直接に接しているので、ｐ型シリコン領域１０８とｐ型ボディ領域１１２を結ぶ電流経路を短くすることができる。さらに、図１６のような接続用ｐ型シリコン領域２２を別個設ける必要がないので、縦型半導体装置１００の小型化、軽量化、高集積化も実現することができる。
また、第１実施例の縦型半導体装置１００のような幅の広い上部ｎ型シリコン領域１１０を形成することで、ｎ型ドリフト領域１０６は幅の狭い状態を維持することができる。このため、高耐圧を維持しながら、ｎ型ドリフト領域１０６の不純物濃度を高くすることができるので、高耐圧でありながら、低オン抵抗を実現できる。
【００４６】
次に、第１実施例の縦型半導体装置１００の特性のシミュレーション結果を示す。ただし、ｎ型ドリフト領域１０６のｎ型不純物濃度（３．０Ｅ１６ｃｍ−３）、ｐ型シリコン領域１０８のｐ型不純物濃度（３．０Ｅ１６ｃｍ−３）、幅（１μｍ）、上部ｎ型シリコン領域１１０のｎ型不純物濃度（２．８Ｅ１６ｃｍ−３）については図１で説明した値と異なる値とした。シミュレーションの結果、耐圧は約２３５Ｖであり、ＶG＝１５Ｖでのオン抵抗は約０．０７８Ω・ｍｍ2であった。
【００４７】
（第１製造方法例） 以上で説明した第１実施例の種々の製造方法例を以下で説明する。まず、図２に示すように、ｎ＋型基板（ｎ＋型ドレイン領域）１０２上に、例えばエピタキシャル成長法によってｎ型層１０６を成膜して形成する。次に、図３に示すように、レジストをマスクにして、例えば異方性エッチング（ＲＩＥ（Reactive Ion Etching）等）によってｎ型層１０６を貫通してｎ＋型ドレイン領域１０２に達するトレンチ１０６ａを形成する。この結果、ｎ型層１０６はｎ型ドリフト領域となる。次に、図４に示すように、例えばエピタキシャル成長法によってトレンチ１０６ａ内にｐ型層１０８を埋込んでｎ型層１０６とｐ型層１０８の横方向の互層構造を形成した後に、連続してその互層構造上にｐ型層１０８を形成する。
【００４８】
次に、図５に示すように、ｎ型ドリフト領域１０６の上面の高さまで、ｐ型層１０８を例えばＣＭＰ（Chemical Mechanical Polishing）により平坦化する。次に、図６に示すように、例えばエピタキシャル成長法によって厚さＡのｎ型層１１０を成膜して形成する。このｎ型層１１０の厚さＡは、上部ｎ型シリコン領域１１０の厚さと、ｐ型ボディ領域１１２の厚さを合計した厚さとする。以下「厚さＡ」というときは、上記の厚さを意味する。次に、図７に示すように、ｎ型層１１０のうち、ｐ型シリコン領域１０８上に配置された領域の中央付近に例えばイオン注入法によってｐ型の不純物を添加する。この結果、ｐ型接続領域１１５が形成され、同時に、ｐ型接続領域１１５によって区画された上部ｎ型シリコン領域１１０が形成される。また、ｎ型層１１０の上部の全体の領域に例えばイオン注入法によってｐ型の不純物を添加する。この結果、ｐ型層１１２が形成される。ｐ型層１１２はｐ型ボディ領域となるものである。以上のイオン注入法では、イオン注入の速度や量等を、上部ｎ型シリコン領域１１０およびｐ型接続領域１１５の厚さがＣとなるように、また、ｐ型層１１２の厚さがＢとなるように制御する。以下「厚さＢ」あるいは「厚さＣ」というときは、上記の厚さを意味する。
【００４９】
次に、図８に示すように、ｐ型層１１２のうち、ｎ型ドリフト領域１０６の直上であって、上部ｎ型シリコン領域１１０の中央付近の上方に、レジストをマスクにして、例えば異方性エッチング（ＲＩＥ等）によってｐ型層１１２を貫通して上部ｎ型シリコン領域１１０に達するトレンチ１１３を形成する。次に、図９に示すように、トレンチ１１３を形成する側壁と底面に沿って、例えばＣＶＤ法によってシリコン酸化膜からなる薄いゲート絶縁膜１１８をＵ字状に成膜して形成する。その後、トレンチ１１３内に形成されたＵ字状のゲート絶縁膜１１８内に例えばＣＶＤ法によってポリシリコンからなるゲート電極１２０を成膜して形成する。最後に、図１に示すように、ボディ領域１１２の表面に例えばヒ素やリン等をイオン注入してｎ＋型のソース領域１１４を形成する。また、ボディ領域１１２の表面に例えばボロン等をイオン注入してｐ＋型のボディコンタクト領域１１６を形成する。
以上の工程により第１実施例の縦型半導体装置１００が製造される。
【００５０】
なお、第１製造方法例ではトレンチ１０６ａ、１１３等を異方性エッチング（ＲＩＥ等）により形成したが、他のドライエッチング技法、あるいはウェットエッチング技法により形成してもよい。また、ｐ型層１０８を平坦化する方法としてＣＭＰを用いたが、例えばエッチバック等により平坦化してもよい。また、不純物を添加する方法としてイオン注入法を用いたが、例えば熱拡散法等を用いてもよい。また、ゲート絶縁膜１１８をシリコン酸化膜で形成したが、高誘電体絶縁膜（例えば、シリコン窒化膜、ＳＴＯ（ＳｒＴｉＯ３）膜、ＢＳＴ（ＢａＳｒＴｉＯ３）膜等）で形成してもよい。また、ゲート絶縁膜１１８をＣＶＤ法等によりトレンチ１１３内にゲート絶縁膜１１８を成膜して形成したが、トレンチ１１３の外枠を形成する側壁（ボディ領域１１２）と底面（上部シリコン領域１１０）を熱酸化法により熱処理して形成してもよいまた、ゲート電極１２０をポリシリコンで形成したが、例えばアモルファスシリコン層や単結晶シリコン層等で形成してもよい。
以上のことは以下に示す他の製造方法例にも当てはまる。
【００５１】
第１製造方法例によって、図７に示すような上部ｎ型シリコン領域１１０を形成することで、図８に示すようにレジストをマスクにして異方性エッチング等によってトレンチ１１３を形成する際のマスクずれや、トレンチ１１３の深さの制御ずれによるオン抵抗の上昇を回避することができる。
即ち、上部ｎ型シリコン領域１１０が形成されている幅（横方向の長さ）の範囲内であればトレンチ１１３を形成する際の横方向のマスクずれが生じても、縦型半導体装置１００のオン時にｐ型シリコン領域１０８にｎ型チャネルが形成されることはほとんどない。仮に、上部ｎ型シリコン領域１１０が形成されている幅の範囲外までマスクずれが生じたとしても、上部ｎ型シリコン領域１１０が設けられていない場合に比較すれば、ｐ型シリコン領域１０８に形成されるチャネル領域を大きく減らすことができる。
【００５２】
同様に、上部ｎ型シリコン領域１１０が形成されている厚さ（縦方向の長さ）の範囲内であればトレンチ１１３の縦方向の深さの制御ずれが生じても、縦型半導体装置１００のオン時にｐ型シリコン領域１０８にｎ型チャネルが形成されることはほとんどない。仮に、上部ｎ型シリコン領域１１０が形成されている厚さ以上の深さの制御ずれが生じたとしても、上部ｎ型シリコン領域１１０が設けられていない場合に比較すれば、ｐ型シリコン領域１０８に形成されるチャネル領域を大きく減らすことができる。
【００５３】
（第２製造方法例） 第２製造方法例では、まず、第１製造方法例の図２から図５に示す工程と同様の工程を行う。次に、図１０に示すように、例えばエピタキシャル成長法によって厚さＣのｎ型層１１０を成膜して形成する。即ち、ｎ型層１１０の厚さは上部ｎ型シリコン領域１１０の厚さであり、第１製造方法例の図６の厚さＡのｎ型層１１０と異なり、ｐ型ボディ領域１１２の厚さは含まない。次に、図１１に示すように、ｎ型層１１０のうち、ｐ型シリコン領域１０８上に配置された領域の中央付近に、例えばイオン注入法によってｐ型の不純物を添加する。この結果、ｐ型接続領域１１５が形成され、同時に、ｐ型接続領域１１５によって区画された上部ｎ型シリコン領域１１０が形成される。次に、図１２に示すように、ｐ型接続領域１１５と上部ｎ型シリコン領域１１０上に例えばエピタキシャル成長法によって厚さＢのｐ型層１１２を成膜して形成する。その後、第１製造工程例の図８と図９に示す工程と同様の工程を行う。
【００５４】
なお、上記した第２製造方法例では、図１１に示すようにｎ型層１１０にｐ型の不純物を添加したが、これに代えて、ｎ型層１１０のうち、ｐ型シリコン領域１０８上に配置された領域の中央付近にトレンチを形成し、その後、そのトレンチ内と上部ｎ型シリコン領域１１０上にｐ型層１１２を成膜して形成してもよい。
【００５５】
また、上記した第２製造方法例では、図１０に示すように厚さＣのｎ型層１１０を成膜して形成した後、図１１に示すようにｐ型の不純物を添加することによって、ｐ型接続領域１１５と上部ｎ型シリコン領域１１０を形成したが、これに代えて、以下の製造方法によってｐ型接続領域１１５と上部ｎ型シリコン領域１１０を形成してもよい。
まず、例えばエピタキシャル成長法によって厚さＣのｐ型層を成膜して形成する。次に、そのｐ型層の一部であって、ｎ型ドリフト層１０６の上方のｎ型ドリフト層１０６よりも幅広の領域に例えばイオン注入法によってｎ型の不純物を添加する。この結果、上部ｎ型シリコン領域１１０が形成され、同時に、上部ｎ型シリコン領域１１０によって区画されたｐ型接続領域１１５が形成される。
【００５６】
（第３製造方法例） 第３製造方法例では、まず、図１３に示すようにｎ＋型基板（ｎ＋型ドレイン領域）１０２上に、例えばエピタキシャル成長によってｐ型層１０８を形成する。次に、図１４に示すように、レジストをマスクにして、例えば異方性エッチング（ＲＩＥ等）によってｐ型層１０８を貫通してｎ＋型ドレイン領域１０２に達するトレンチ１０８ａを形成する。この結果、ｐ型層１０８はｐ型シリコン領域となる。次に、図１５に示すように、例えばエピタキシャル成長法によってトレンチ１０８ａ内にｎ型層１０６を埋込んでｐ型層１０８とｎ型層１０６の横方向の互層構造を形成した後に、連続してその互層構造上にｎ型層１０６を形成する。次に、図１６に示すように、ｎ型層１１０が厚さＣだけ残るように例えばＣＭＰにより平坦化する。その後、第２製造方法例の図１１と図１２に示す工程と同様の工程を行った後、第１製造方法例の図８と図９に示す工程と同様の工程を行う。
【００５７】
（第４製造方法例） 第４製造方法例では、まず、第１製造方法例の図２から図５に示す工程と同様の工程を行う。ただし、第４製造方法例では、第１製造方法例の図５に対応する図である図１７に示すように、ｐ型層１０８とｎ型層１０６の横方向の互層構造を図５よりも厚さＣだけ厚く形成する。次に、図１８に示すように、ｐ型層１０８とｎ型層１０６の互層構造の厚さＣの部分に例えばイオン注入法によってｎ型の不純物を添加する。次に、不純物を添加した領域のうち、ｐ型層１０８上に配置された領域の中央付近に例えばイオン注入法によってｐ型の不純物を添加する。この結果、ｐ型接続領域１１５が形成され、同時に、ｐ型接続領域１１５によって区画された上部ｎ型シリコン領域１１０が形成される。その後、第２製造方法例の図１２に示す工程と同様の工程を行った後、第１製造方法例の図８と図９に示す工程と同様の工程を行う。
【００５８】
（第５製造方法例） 第５製造方法例では、まず、第１製造方法例の図２から図４に示す工程と同様の工程を行う。ただし、第５製造方法例では、第１製造方法例の図５と異なり、図１９に示すように、ｐ型層１０８とｎ型層１０６の互層構造上にｐ型層１０８が厚さＣだけ残るように、例えばＣＭＰにより平坦化する。次に、図２０に示すように、ｐ型層１０８の厚さＣの部分全体に例えばイオン注入法によってｎ型の不純物を添加する。次いで、厚さＣの部分のうちｐ型層１０８上に配置された領域の中央付近に、例えばイオン注入法によってｐ型の不純物を添加してｐ型接続領域１１５を形成する。その後、第２製造方法例の図１２に示す工程と同様の工程を行った後、第１製造方法例の図８と図９に示す工程と同様の工程を行う。
【００５９】
（第６製造方法例） 第６製造方法例では、まず、第３製造方法例の図１３から図１５に示す工程と同様の工程を行う。次に、図２１に示すように、ｐ型層１０８とｎ型層１０６の互層構造上にｎ型層１０６が厚さＡだけ残るように例えばＣＭＰにより平坦化する。なお、この点で厚さＣだけ残るように平坦化する第３製造工程例（図１６）と異なる。その後、第１製造方法例の図７から図９に示す工程と同様の工程を行う。
【００６０】
（第７製造方法例） 第７製造方法例では、まず、第１製造方法例の図２から図５に示す工程と同様の工程を行う。ただし、第７製造方法例では、第１製造方法例の図５に対応する図である図２２に示すように、ｐ型層１０８とｎ型層１０６の横方向の互層構造を図５よりも厚さＡだけ厚く形成する。なお、この点で横方向の互層構造を厚さＣだけ厚く形成する第４製造方法例（図１７）とも異なる。次に、図２３に示すように、ｐ型層１０８とｎ型層１０６の互層構造の厚さＡの部分に例えばイオン注入法によってｎ型の不純物を添加してｎ型層１１０を形成する。その後、第１製造方法例の図７から図９に示す工程と同様の工程を行う。
【００６１】
（第８製造方法例） 第８製造方法例では、まず、第１製造方法例の図２から図４に示す工程と同様の工程を行う。ただし、第８製造方法例では、第１製造方法例の図５と異なり、図２４に示すように、ｐ型層１０８とｎ型層１０６の互層構造上にｐ型層１０８が厚さＡだけ残るように、例えばＣＭＰにより平坦化する。なお、この点で互層構造上にｐ型層１０８が厚さＣだけ残るようにする第５製造工程例（図１９）とも異なる。次に、図２５に示すような上部ｎ型シリコン領域１１０とｐ型接続領域１１５とｐ型層１１２が形成されるように、ｐ型層１０８にイオン注入を例えば複数回行う。イオン注入の具体的な方法としては種々の方法があるが、例えば、ｐ型層１０８の厚さＡの部分全体にイオン注入法によって一旦ｎ型の不純物を添加する。その後、厚さＣの部分のうちｐ型層１０８上に配置された領域の中央付近にイオン注入法によってｐ型の不純物を添加してｐ型接続領域１１５を形成する。その後、厚さＢの部分全体にイオン注入法によってｐ型の不純物を添加する。その後、第１製造方法例の図８と図９に示す工程と同様の工程を行う。
なお、イオン注入の方法は、上記の方法に限られないのは勿論である。例えば、最初から符号１１０の部位のみにｎ型の不純物を添加するようにしてもよい。
【００６２】
（第９製造方法例） まず、図２６に示すようにｎ＋型基板（ｎ＋型ドレイン領域）１０２上に、例えばエピタキシャル成長によってｐ型層１０８を形成する。その後、レジストをマスクにして、例えば異方性エッチング（ＲＩＥ等）によってｐ型層１０８の上部の厚さＣの部分に第１トレンチ１０８ｂを形成する。次に、図２７に示すように、レジストをマスクにして、例えば異方性エッチング（ＲＩＥ等）によって第１トレンチ１０８ｂの下面に繋がる位置に、第１トレンチ１０８ｂよりも幅が狭く、かつ、ｐ型層１０８を貫通してｎ＋型ドレイン領域１０２に達する第２トレンチ１０８ｃを形成する。次に、図２８に示すように、例えばエピタキシャル成長法によって第２トレンチ１０８ｃ内にｎ型層１０６を形成した後に、連続して第１トレンチ１０８ｂ内にｎ型層１０６を形成する。その後、第２製造方法例の図１２に示す工程と、第１製造方法例の図８と図９に示す工程と同様の工程を行う。
【００６３】
なお、以上で説明した各製造方法例では、ｎ型ドリフト領域１０６と上部ｎ型シリコン領域１１０のｎ型不純物濃度が同じとなるように製造してもよいし、異なるように製造してもよい。特に、ｎ型ドリフト領域１０６と上部ｎ型シリコン領域１１０を連続して成膜しない場合（第１製造方法例（図６）、第２製造方法例（図１０）、第４製造方法例（図１８）、第５製造方法例（図２０）、第７製造方法例（図２３）、第８製造方法例（図２５））は、上部ｎ型シリコン領域１１０を成膜してあるいは不純物を添加して形成する際に、ｎ型ドリフト領域１０６よりもｎ型不純物濃度を低くすることを製造工程数を増加させずに行える。
【００６４】
（第２実施例） 図２９に第２実施例の縦型半導体装置２００の断面図を示す。第２実施例の縦型半導体装置２００は、上部ｎ−型シリコン領域２１０がｎ型ドリフト領域２０６と別体で形成されている。上部ｎ−型シリコン領域２１０のｎ型不純物濃度は１Ｅ１６ｃｍ−３である。ドリフト領域２０６のｎ型不純物濃度は２．８Ｅ１６である。このように、上部シリコン領域２１０の不純物濃度はドリフト領域２０６の不純物濃度より小さくすることが好ましい。上部ｎ−型シリコン領域２１０は耐圧時にこの領域を空乏化しなければならないという観点から不純物濃度を低くすることが望ましい。また、ｎ型ドリフト領域２０６は耐圧確保のみならず、オン抵抗を低くすることも考慮に入れる必要があるため、不純物濃度を高くすることが望ましい。上部ｎ−型シリコン領域２１０はｐ型ボディ領域２１２内に組込まれている。これらの点で第１実施例の縦型半導体装置１００と主に異なる。
【００６５】
次に、第２実施例の縦型半導体装置２００の特性のシミュレーション結果を示す。まず、図３０に縦型半導体装置２００のドレイン電圧ＶＤ−ドレイン電流ＩＤ特性（耐圧特性）を示す。ドレイン電圧は０〜２５０Ｖの範囲で、０．２Ｖずつ電圧を上昇させた。なお、ゲート電圧、ソース電圧、ボディ電圧は０Ｖとした。図３０のグラフから分かるように、ドレイン電圧ＶＤが約２４０Ｖで、縦型半導体装置２００はブレークダウンしており、耐圧が約２４０Ｖであることがわかる。
図３１に縦型半導体装置２００のドレイン電圧ＶＤ＝２００Ｖの時の電圧分布を示す。図３１は、図２９の幅Ｂの領域、即ち装置のハーフセルの部分を示している。図３１中には、空乏層エッジが示してある。図３１より、ｎ型ドリフト領域２０６、ｐ型シリコン領域２０８、上部ｎ−型シリコン領域２１０は完全空乏化していることがわかる。また、等電位線がほぼ均一の間隔で分布していることがわかる。
【００６６】
図３２に縦型半導体装置２００のゲート電圧ＶＧ−ドレイン電流ＩＤ特性（オン特性）を示す。なお、ゲート電圧は０〜２０Ｖの範囲で、０．０５Ｖずつ電圧を上昇させた。ドレイン電圧は０．１Ｖとした。ソース電圧、ボディ電圧は０Ｖとした。図１０のグラフからＶG＝１５Ｖでの縦型半導体装置２００のオン抵抗（ＲＯＮ）を計算すると、約０．１７Ω・ｍｍ2となった。
図３３に縦型半導体装置２００のゲート電圧ＶＧ＝１５Ｖの時の電流フローを示す。図３３も図３１と同様に、図２９の幅Ｂの領域内にある部分を示している。図３３からチャネルは、ｐ型シリコン領域２０８には形成されておらず、トレンチ２１３の側方近傍のｐ型ボディ領域２１２の領域２１２ａにのみ形成されていることがわかる。
【００６７】
図３４に縦型半導体装置２００のブレークダウン電圧ＶＢ−オン抵抗ＲＯＮ特性を示す。図３４の曲線はシリコンリミットを示す。シリコンリミットとは、「POWER MOSFETS Theory and Applications」（発行John Wiley ＆ Sons 社、著者D.A.Grant）に記述されているように、耐圧によって一義的に決まるオン抵抗の最小値である。図３４からわかるように、ブレークダウン電圧ＶＢの上昇に伴って、オン抵抗ＲＯＮは上昇する。
図３４のグラフ中の点Ａは、上記した図３０と図３２から導かれたブレークダウン電圧ＶＢ（約２４０Ｖ）とオン抵抗ＲＯＮ（約０．１７Ω・ｍｍ２）に基づいてプロットした点を示している。シリコンリミットでは、ブレークダウン電圧ＶＢが２４０Ｖのとき、オン抵抗ＲＯＮは約０．５４Ω・ｍｍ２となる。これに対し、縦型半導体装置２００によれば、ブレークダウン電圧ＶＢが約２４０Ｖのとき、オン抵抗ＲＯＮは約０．１７Ω・ｍｍ２である。即ち、シリコンリミットに比較して、１／３以下となっている。従って、縦型半導体装置２００の構成によれば、高耐圧でありながら、オン抵抗を小さくできることがわかる。
このように、第２実施例の縦型半導体装置２００によれば、シリコンリミットを大きく越えた性能が得られる。
【００６８】
（第３実施例） 図３５に第３実施例の縦型半導体装置３００の断面図を示す。第３実施例の縦型半導体装置３００は、ｎ型ドリフト領域３０６の幅（０．５μｍ）が、図１に示す第１実施例のｎ型ドリフト領域１０６の幅（１μｍ）より狭い。ｎ型ドリフト領域３０６のｎ型不純物濃度は、６．５Ｅ１６ｃｍ−３である。また、ｐ型シリコン領域３０８の幅（３．５μｍ）が、第１実施例のｐ型シリコン領域１０８の幅（３μｍ）より広い。ｐ型シリコン領域３０８のｐ型不純物濃度は、１．０Ｅ１６ｃｍ−３である。また、上部ｎ型シリコン領域３１０の幅（０．７μｍ）は第１実施例の上部ｎ型シリコン領域１１０の幅（３μｍ）より狭い。なお、上部ｎ型シリコン領域３１０とｎ型ドリフト領域３０８は一体的に形成されており、図３５の点線Ｙが上部ｎ型シリコン領域３１０とｎ型ドリフト領域３０６の境界線である。
【００６９】
また、上部ｎ型シリコン領域３１０の幅（０．７μｍ）はトレンチ３１３の幅（１．２μｍ）より狭い。上部ｎ型シリコン領域３１０は、ｎ型ドリフト領域３０６には接しているが、ｐ型ボディ領域３１２には接していない。上部ｎ型シリコン領域３１０の厚さ（０．３μｍ）が第１実施例の上部ｎ型シリコン領域１１０の厚さ（１μｍ）より薄い。第１実施例の上部ｎ型シリコン領域１１０は、トレンチ１１３の底面の２箇所の隅部１１３ａを覆っているのに対し、第３実施例の上部ｎ型シリコン領域３１０はトレンチ３１３の底面の直下付近にのみ配置されている。上部ｎ型シリコン領域３１０のｎ型不純物濃度は、６．５Ｅ１６ｃｍ−３である。これらの点で第１実施例の縦型半導体装置１００と主に異なる。
【００７０】
第３実施例の縦型半導体装置３００のように、上部ｎ型シリコン領域３１０の幅が狭く、厚さが薄い場合であっても、トレンチ３１３を形成する際のマスクずれ、あるいはトレンチ３１３の深さの制御ずれが小さい場合には、ｐ型シリコン領域３０８に形成されるチャネル領域を小さくして、オン抵抗の上昇を抑制することができる。
【００７１】
（第４実施例） 図３６に第４実施例の縦型半導体装置４００の断面図を示す。第４実施例の縦型半導体装置４００は、スーパージャンクション構造４０４の構成が第１実施例のスーパージャンクション構造１０４の構成と相違する点で主に異なる。具体的には、ｎ型ドリフト領域４０６は、トレンチ４１３（ゲート電極４２０）の下方に配置されておらず、２つのトレンチ４１３（ゲート電極４２０）で挟まれた領域の中央に配置されている。ドリフト領域４０６の幅は０．８μｍであり、ｎ型不純物濃度は３．７Ｅ１６ｃｍ−３である。トレンチ４１３（ゲート電極４２０）の下方には、ｐ型シリコン領域４０８が配置されている。ｐ型シリコン領域４０８の幅は３．２μｍであり、ｐ型不純物濃度は１．０Ｅ１６ｃｍ−３である。
【００７２】
ｐ型シリコン領域４０８の上面側の隅部近傍には、上部ｎ−型シリコン領域４１０が配置されている。上部ｎ−型シリコン領域４１０の幅は０．８μｍであり、厚さは１μｍであり、ｎ型不純物濃度は３．７Ｅ１６ｃｍ−３である。上部ｎ−型シリコン領域４１０はｎ型ドリフト領域４０６とｐ型ボディ領域４１２に接している。しかし、トレンチ４１３（ゲート絶縁膜４１８）には接していない。トレンチ４１３（ゲート絶縁膜４１８）と上部ｎ−型シリコン領域４１０の間にはｐ型シリコン領域４０８の一部の領域４０８ａが形成されており、この領域４０８ａはｐ型ボディ領域４１２と接している。領域４０８ａの幅は０．２μｍである。
【００７３】
第４実施例の縦型半導体装置４００も、第１実施例の縦型半導体装置１００と同様に、縦型半導体装置４００をオンすると、ｐ型ボディ領域４１２中の電子は領域４１２ａに集まり、ｎ型チャネルが形成される。これにより、ｎ＋型ソース領域４１４から供給された電子は、ｎ型チャネル４１２ａ、上部ｎ−型シリコン領域４１０、ｎ型ドリフト領域４０６の順に流れ、ｎ＋型ドレイン領域４０２に達する。第４実施例の場合は、電子がｐ型ボディ領域４１２中のｎ型チャネル４１２ａから上部ｎ−型シリコン領域４１０に達する際に、わずかにｐ型シリコン領域４０８の領域４０８ａを通過する場合があるが、それでも上部ｎ−型シリコン領域４１０を設けない場合に比較すれば、ｐ型シリコン領域４０８に形成されるｎ型チャネル領域を大きく減らすことができる。
【００７４】
また、第４実施例の縦型半導体装置４００の耐圧時にも、第１実施例の縦型半導体装置１００と同様に、ｐｎ接合部４０７、４０９から各領域４０６、４０８、４１０に空乏層が広がる。このため、領域４０６、４０８が完全空乏化され、また、領域４１０も空乏化される。このために、高耐圧が得られる。
【００７５】
（第５実施例） 図３７に第５実施例の縦型半導体装置５００の断面図を示す。第５実施例の縦型半導体装置５００は、上部シリコン領域を備えていない。その代わり、ｎ型ドリフト領域５０６がｐ型ボディ領域５１２に接しており、ボディ領域５１２のうちｎ型チャネルが形成される領域５１２ａにも接している。また、ｐ型シリコン領域５０８もｐ型ボディ領域５１２に直接に接している。ドリフト領域５０６の幅（１．４μｍ）がトレンチ５１３の幅（０．５μｍ）より広く、左右方向にほぼ同じ長さだけ幅広である。また、ドリフト領域５０６は、トレンチ５１３の底面の２箇所の隅部５１３ａを覆っている。ｎ型ドリフト領域５０６のｎ型不純物濃度は２．０Ｅ１６ｃｍ−３である。一方、ｐ型シリコン領域５０８の幅（１．４μｍ）は、第１実施例のｐ型シリコン領域１０８の幅（３μｍ）より狭い。ｐ型シリコン領域５０８のｐ型不純物濃度は２．０Ｅ１６ｃｍ−３である。これらの点で第１実施例の縦型半導体装置１００と主に異なる。
【００７６】
第５実施例の縦型半導体装置５００によると、第１〜第４実施例の縦型半導体装置に形成されていたような上部シリコン領域を形成しなくても、トレンチ５１３の形成の際のマスクずれ、あるいはトレンチ５１３の深さの制御ずれによるオン抵抗の増大を抑制し、かつ、ｐ型シリコン領域５０８がフローティングの電位状態とならないようにして耐圧特性を安定化させながらも、ｐ型シリコン領域５０８とｐ型ボディ領域５１２間の電流経路を短くすることができる。
【００７７】
縦型半導体装置５００のような構造では、トレンチ５１３（ゲート電極５２０）の幅よりもｎ型ドリフト領域５０６の幅が広くなければならないという制限が入る。現状の技術では、トレンチ５１３（ゲート電極５２０）の幅を約０．５μｍ以下にすることは困難である。マスクずれが生じた場合にもトレンチ５１３の底面部がｎ型ドリフト領域５０６に完全に入るように、図３７中のａの長さを０．３５μｍに設定した。従ってｎ型ドリフト領域５０６の幅は、１．４μｍ必要となる。
【００７８】
次に、ｎ型ドリフト領域５０６とｐ型シリコン領域５０７の幅を同じ１．４μｍとし、不純物濃度を２ｅ１６ｃｍ−３とした場合の第５実施例のシミュレーション結果を示す。まず、図３８に縦型半導体装置５００の耐圧特性を示す。なお、ドレイン電圧等の条件は第２実施例（図３０参照）の場合と同様である。図３８のグラフから耐圧は約２３８Ｖであることがわかる。
図３９に縦型半導体装置５００のドレイン電圧ＶＤ＝２００Ｖの時の電圧分布を示す。図３９より、ｎ型ドリフト領域５０６、ｐ型シリコン領域５０８は完全空乏化していることがわかる。また、等電位線がほぼ均一の間隔で分布していることがわかる。
【００７９】
図４０に縦型半導体装置５００のオン特性を示す。なお、ゲート電圧等の条件は第２実施例（図３２参照）の場合と同様である。図４０のグラフからＶG＝１５Ｖでの縦型半導体装置５００のオン抵抗（ＲＯＮ）を計算すると、約０．０９３Ω・ｍｍ2となった。この場合もシリコンリミットを大きく上回る特性が得られた。
図４１に縦型半導体装置５００のゲート電圧ＶＧ＝１５Ｖの時の電流フローを示す。図４１から、チャネルはｐ型シリコン領域５０８には形成されておらず、トレンチ５１３の側方近傍のｐ型ボディ領域５１２の領域５１２ａにのみ形成されていることがわかる。
【００８０】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
例えば、上記実施例ではｎ型のパワーＭＯＳについて説明したが、ｐ型のパワーＭＯＳにも本発明を適用できるのはいうまでもない。また、本発明は、Ｕ溝型のＭＯＳに限定されるものではなく、Ｖ溝型のＭＯＳや、ＩＧＢＴ、ＭＯＳゲートサイリスタ等にも適用することができる。
また、上記では、第１実施例について第１〜第９製造方法例を示したが、第２〜第５実施例についても、上記した第１〜９製造方法例と同様の製造方法によって製造することができる。即ち、上記した第１〜第９製造方法例に内在する技術は、第２〜第５実施例についても適用することができる。
【図面の簡単な説明】
【図１】 第１実施例の半導体装置の断面図を示す。
【図２】 同半導体装置の第１製造方法例の一部を示す（１）。
【図３】 同半導体装置の第１製造方法例の一部を示す（２）。
【図４】 同半導体装置の第１製造方法例の一部を示す（３）。
【図５】 同半導体装置の第１製造方法例の一部を示す（４）。
【図６】 同半導体装置の第１製造方法例の一部を示す（５）。
【図７】 同半導体装置の第１製造方法例の一部を示す（６）。
【図８】 同半導体装置の第１製造方法例の一部を示す（７）。
【図９】 同半導体装置の第１製造方法例の一部を示す（８）。
【図１０】 同半導体装置の第２製造方法例の一部を示す（１）。
【図１１】 同半導体装置の第２製造方法例の一部を示す（２）。
【図１２】 同半導体装置の第２製造方法例の一部を示す（３）。
【図１３】 同半導体装置の第３製造方法例の一部を示す（１）。
【図１４】 同半導体装置の第３製造方法例の一部を示す（２）。
【図１５】 同半導体装置の第３製造方法例の一部を示す（３）。
【図１６】 同半導体装置の第３製造方法例の一部を示す（４）。
【図１７】 同半導体装置の第４製造方法例の一部を示す（１）。
【図１８】 同半導体装置の第４製造方法例の一部を示す（２）。
【図１９】 同半導体装置の第５製造方法例の一部を示す（１）。
【図２０】 同半導体装置の第５製造方法例の一部を示す（２）。
【図２１】 同半導体装置の第６製造方法例の一部を示す。
【図２２】 同半導体装置の第７製造方法例の一部を示す（１）。
【図２３】 同半導体装置の第７製造方法例の一部を示す（２）。
【図２４】 同半導体装置の第８製造方法例の一部を示す（１）。
【図２５】 同半導体装置の第８製造方法例の一部を示す（２）。
【図２６】 同半導体装置の第９製造方法例の一部を示す（１）。
【図２７】 同半導体装置の第９製造方法例の一部を示す（２）。
【図２８】 同半導体装置の第９製造方法例の一部を示す（３）。
【図２９】 第２実施例の半導体装置の断面図を示す。
【図３０】 同半導体装置の耐圧特性を示す。
【図３１】 同半導体装置のドレイン電圧ＶＤ＝２００Ｖの時の電圧分布を示す。
【図３２】 同半導体装置のオン特性を示す。
【図３３】 同半導体装置のゲート電圧ＶＧ＝１５Ｖの時の電流フローを示す。
【図３４】 同半導体装置のブレークダウン電圧ＶＢ−オン抵抗ＲＯＮ特性を示す。
【図３５】 第３実施例の半導体装置の断面図を示す。
【図３６】 第４実施例の半導体装置の断面図を示す。
【図３７】 第５実施例の半導体装置の断面図を示す。
【図３８】 同半導体装置の耐圧特性を示す。
【図３９】 同半導体装置のドレイン電圧ＶＤ＝２００Ｖの時の電圧分布を示す。
【図４０】 同半導体装置のオン特性を示す。
【図４１】 同半導体装置のゲート電圧ＶＧ＝１５Ｖの時の電流フローを示す。
【図４２】 従来の半導体装置の斜視図（断面図を含む）を示す。
【符号の説明】
１０２：ｎ＋型ドレイン領域
１０４：スーパージャンクション構造
１０６：ｎ型ドリフト領域
１０８：ｐ型シリコン領域（第２半導体領域の一例）
１１０：上部ｎ型シリコン領域（第１半導体領域の一例）
１１２：ｐ型ボディ領域
１１２ａ：ｎ型チャネル
１１４：ｎ＋型ソース領域
１１６：ｐ＋型ボディコンタクト領域
１１８：ゲート絶縁膜
１２０：ゲート電極
Claims (22)
- 第１導電型のドレイン領域と、ドレイン領域の上面に接するとともに第１導電型のドリフト領域と第２導電型の第２半導体領域が横方向に交互に配置されている互層構造と、第２導電型のボディ領域と、ボディ領域に接する第１導電型のソース領域と、ボディ領域を貫通するトレンチにゲート絶縁膜で被覆された状態で埋込まれているゲート電極を備え、ゲート電極に電圧が印加されるとボディ領域にチャネルが形成され、ソース領域、ボディ領域のチャネル、ドリフト領域、ドレイン領域に亘ってキャリアが流れる半導体装置において、
各ドリフト領域の上面に接するとともにドリフト領域よりも幅広に形成されており、ドリフト領域とボディ領域を繋ぐキャリア通路の少なくとも一部に配置された第１導電型の複数の第１半導体領域を備え、
第１半導体領域は、ドリフト領域と第２半導体領域が交互に繰返される方向に沿って分散して配置されており、
第２半導体領域とボディ領域が、隙間を隔てて隣合う第１半導体領域の間に存在している第２導電型の接続領域において接していることを特徴とする半導体装置。 - 第１導電型のドレイン領域と、ドレイン領域の上面に接するとともに第１導電型のドリフト領域と第２導電型の第２半導体領域が横方向に交互に配置されている互層構造と、第２導電型のボディ領域と、ボディ領域に接する第１導電型のソース領域と、ボディ領域を貫通するトレンチにゲート絶縁膜で被覆された状態で埋込まれているゲート電極を備える半導体装置において、
各ドリフト領域の上面に接するとともにドリフト領域よりも幅広に形成されており、ドリフト領域とボディ領域の間に配置された第１導電型の複数の第１半導体領域を備え、
第１半導体領域は、ドリフト領域と第２半導体領域が交互に繰返される方向に沿って分散して配置されており、
第２半導体領域とボディ領域が、隙間を隔てて隣合う第１半導体領域の間に存在している第２導電型の接続領域において接していることを特徴とする半導体装置。 - 第１半導体領域がボディ領域内のチャネル形成部位に接していることを特徴とする請求項１又は２に記載の半導体装置。
- ドリフト領域が前記トレンチの下方に配置されていることを特徴とする請求項１から３のいずれかに記載の半導体装置。
- 第１半導体領域がドリフト領域よりも左右方向に同じ長さだけ幅広であることを特徴とする請求項１から４のいずれかに記載の半導体装置。
- ドリフト領域が前記トレンチの下方に配置されており、第１半導体領域はトレンチよりも幅広であることを特徴とする請求項１から５のいずれかに記載の半導体装置。
- 第１半導体領域が前記トレンチよりも左右方向に同じ長さだけ幅広であることを特徴とする請求項６に記載の半導体装置。
- 第１半導体領域が前記トレンチの底面の隅部を覆うことを特徴とする請求項６又は７に記載の半導体装置。
- 第１導電型のドレイン領域を形成する第１工程と、
ドレイン領域上に第１導電型のドリフト領域と第２導電型の第２半導体領域の横方向の互層構造を形成する第２工程と、
互層構造上にドリフト領域よりも幅広の第１導電型の第１半導体領域と第２半導体領域よりも幅狭の第２導電型の接続領域をドリフト領域と第２半導体領域が交互に繰返される方向に沿って交互に形成し、ドリフト領域の上面を含む位置に第１半導体領域を配置し、第２半導体領域の上面を含む位置に接続領域を配置する第３工程と、
第１半導体領域と接続領域上に第２導電型のボディ領域を形成する第４工程と、
ボディ領域を貫通して第１半導体領域に達するトレンチを形成する第５工程と、
トレンチ内にゲート電極を埋込む第６工程を有する半導体装置の製造方法。 - 第１半導体領域を前記トレンチよりも幅広に形成することを特徴とする請求項９に記載の半導体装置の製造方法。
- 第３工程は、
互層構造上に第１導電型の第１導電型層を形成する第１の段階と、
その第１導電型層の一部に第２半導体領域に達するまで第２導電型の不純物を添加して接続領域を形成する第２の段階を有することを特徴とする請求項９または１０に記載の半導体装置の製造方法。 - 第３工程と第４工程は共通の段階を有しており、第３工程と第４工程は、
互層構造上に第１導電型の第１導電型層を形成する第１の段階と、
その第１導電型層の一部に第２半導体領域に達するトレンチを形成する第２の段階と、
そのトレンチ内に接続領域を成膜して形成した後に、第１導電型層上に第２導電型のボディ領域を連続して成膜して形成する第３の段階を有することを特徴とする請求項９または１０に記載の半導体装置の製造方法。 - 前記第１の段階は、
互層構造上に第１導電型の第１導電型層を成膜することを特徴とする請求項１１または１２に記載の半導体装置の製造方法。 - 第２工程と第３工程は共通の段階を有しており、第２工程と第３工程は、
第１導電型のドレイン領域上に第２導電型の第２半導体領域を形成する段階と、
第２半導体領域を貫通してドレイン領域に達するトレンチを形成する段階と、
トレンチ内に第１導電型のドリフト領域を成膜して形成してドリフト領域と第２半導体領域の横方向の互層構造を形成した後に、互層構造上に第１導電型の第１導電型層を連続して成膜する段階と、
その第１導電型層の一部に第２半導体領域に達するまで第２導電型の不純物を添加して接続領域を形成する段階を有することを特徴とする請求項９または１０に記載の半導体装置の製造方法。 - 第２工程と第３工程と第４工程は共通の段階を有しており、第２工程と第３工程と第４工程は、
第１導電型のドレイン領域上に第２導電型の第２半導体領域を形成する段階と、
第２半導体領域を貫通してドレイン領域に達するトレンチを形成する段階と、
トレンチ内に第１導電型のドリフト領域を成膜して形成してドリフト領域と第２半導体領域の横方向の互層構造を形成した後に、互層構造上に第１導電型の第１導電型層を連続して成膜する段階と、
その第１導電型層の一部に第２半導体領域に達するトレンチを形成する段階と、
そのトレンチ内に接続領域を成膜して形成した後に、第１導電型層上に第２導電型のボディ領域を連続して成膜して形成する段階を有することを特徴とする請求項９または１０に記載の半導体装置の製造方法。 - 第３工程は、
互層構造上に第２導電型の第２導電型層を成膜する段階と、
その第２導電型層に第１導電型の不純物を添加して第１半導体領域を形成する段階を有することを特徴とする請求項９または１０に記載の半導体装置の製造方法。 - 第３工程は、
互層構造の第２半導体領域の上部の一部に第１導電型の不純物を添加して第１半導体領域を形成する段階を有することを特徴とする請求項９または１０に記載の半導体装置の製造方法。 - 第２工程と第３工程は共通の段階を有しており、第２工程と第３工程は、
第１導電型のドレイン領域上に第１導電型のドリフト領域を形成する段階と、
ドリフト領域を貫通してドレイン領域に達するトレンチを形成する段階と、
トレンチ内に第２導電型の第２半導体領域を成膜して形成してドリフト領域と第２半導体領域の横方向の互層構造を形成した後に、互層構造上に第２導電型の第２導電型層を連続して成膜して形成する段階と、
第２導電型層に第１導電型の不純物を添加して第１導電型の第１半導体領域を形成する段階を有することを特徴とする請求項９または１０に記載の半導体装置の製造方法。 - 第２工程と第３工程と第４工程は共通の段階を有しており、第２工程と第３工程と第４工程は、
第１導電型のドレイン領域上に第２導電型の第２半導体領域を形成する段階と、
第２半導体領域を貫通してドレイン領域に達するトレンチを形成する段階と、
トレンチ内に第１導電型のドリフト領域を成膜して形成してドリフト領域と第２半導体領域の横方向の互層構造を形成した後に、互層構造上に第１導電型の第１導電型層を連続して成膜して形成する段階と、
第１導電型層の一部に第２導電型の不純物を添加して第２導電型の接続領域と第２導電型のボディ領域を形成し、不純物が添加されなかった部分を第１導電型の第１半導体領域とする段階を有することを特徴とする請求項９または１０に記載の半導体装置の製造方法。 - 第３工程と第４工程は共通の段階を有しており、第３工程と第４工程は、
互層構造の上部に第１導電型の不純物を添加して第１導電型層を形成する段階と、
第１導電型層の一部に第２導電型の不純物を添加して第２導電型の接続領域と第２導電型のボディ領域を形成し、不純物が添加されなかった部分を第１導電型の第１半導体領域とする段階を有することを特徴とする請求項９または１０に記載の半導体装置の製造方法。 - 第２工程と第３工程と第４工程は共通の段階を有しており、第２工程と第３工程と第４工程は、
第１導電型のドレイン領域上に第１導電型のドリフト領域を形成する段階と、
ドリフト領域を貫通してドレイン領域に達するトレンチを形成する段階と、
トレンチ内に第２導電型の第２半導体領域を成膜して形成してドリフト領域と第２半導体領域の横方向の互層構造を形成した後に、互層構造上に第２導電型の第２導電型層を連続して成膜して形成する段階と、
第２導電型層の全体に第１導電型の不純物を添加する段階と、
第１導電型の不純物が添加された第２導電型層の一部に第２導電型の不純物を添加して第２導電型の接続領域と第２導電型のボディ領域を形成し、不純物が添加されなかった部分を第１導電型の第１半導体領域とする段階を有することを特徴とする請求項９または１０に記載の半導体装置の製造方法。 - 第２工程と第３工程は共通の段階を有しており、第２工程と第３工程は、
第１導電型のドレイン領域上に第２導電型の第２半導体領域を形成する段階と、
第２半導体領域の上部に第１トレンチを形成する段階と、
第１トレンチの下面に繋がる位置に第１トレンチよりも幅が狭く、かつ、ドレイン領域に達する第２トレンチを形成する段階と、
第２トレンチ内に第１導電型のドリフト領域を成膜して形成した後に、第１トレンチ内に第１導電型の第１半導体領域を連続して成膜して形成する段階を有する請求項９または１０の半導体装置の製造方法。
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