JP5659558B2

JP5659558B2 - 超接合半導体装置の製造方法

Info

Publication number: JP5659558B2
Application number: JP2010116561A
Authority: JP
Inventors: 貴行島藤
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2010-05-20
Filing date: 2010-05-20
Publication date: 2015-01-28
Anticipated expiration: 2030-05-20
Also published as: US20110287598A1; CN102254827A; CN102254827B; JP2011243866A; US8476134B2

Description

本発明は超接合（スーパージャンクション：ＳＪと略記することがある）半導体装置の製造方法に関する。特にはトレンチゲート構造を有する超接合ＭＯＳ型半導体装置に関する。なお、以下の説明ではドリフト層に並列ｐｎ層からなる超接合構造を有する半導体装置を超接合半導体装置とする。

図５（ａ）に前述の超接合ＭＯＳ型半導体装置をトレンチゲート型超接合ＭＯＳＦＥＴとした場合の半導体基板の要部断面図を示す。このトレンチゲート型超接合ＭＯＳＦＥＴは、ｎ^＋シリコン半導体基板１０１上に、該基板の主面に垂直方向に長い列状のｐ型領域１０２とｎ型領域１０３であって平行方向には交互に隣接するように構成される並列ｐｎ層１０４をドリフト層として備える。さらにこのトレンチゲート型超接合ＭＯＳＦＥＴは、前記ｎ型領域１０３の上部に底部を有するトレンチゲート１０５と前記並列ｐｎ層１０４上に接し前記トレンチゲート１０５間に挟まれるｐ型チャネル領域１０６とを備える。またさらに該ｐ型チャネル領域１０６と前記トレンチゲート１０５側壁にはｎ^＋ソース領域１０７と該ｎ^＋ソース領域１０７に挟まれるｐ^＋コンタクト領域１０８を備えることによりトレンチゲート型超接合ＭＯＳＦＥＴ１００となる。

このトレンチゲート型超接合ＭＯＳＦＥＴ１００を製造する際、通常は、高濃度のｎ^＋シリコン半導体基板１０１上に全面ｐ型エピタキシャル層を成長させ、このｐ型エピタキシャル層の表面から、ｎ^＋シリコン半導体基板１０１に達する深さの第３トレンチ（並列ｐｎ層１０４を形成するためのトレンチ）を複数形成し、ｎ型エピタキシャル層を埋め込みｎ型領域１０３とする。複数の第３トレンチ間に残ったｐ型エピタキシャル層はｐ型領域１０２となる。隣接するｐ型領域１０２とｎ型領域１０３が繰り返される層構成が超接合半導体装置のドリフト層に特有の超接合構造である並列ｐｎ層１０４となる。この並列ｐｎ層１０４の各ｎ型領域１０３内の表面からｎ型領域１０３の幅より狭い第２トレンチ（トレンチゲートを形成するためのトレンチ）をそれぞれ形成する。この第２トレンチ内にゲート絶縁膜を介して低抵抗の多結晶シリコンなどのゲート電極を埋め込むことによりトレンチゲート構造とする。次に、基板表層にｐ型チャネル領域１０６を前記第２トレンチより浅い深さで形成し、さらにこのｐ型チャネル領域１０６の表層にｐ^＋コンタクト領域１０８を形成する。さらにそのｐ^＋コンタクト領域１０８の表層であって、第２トレンチ側壁に接する位置にｎ^＋ソース領域１０７を形成する。このように、トレンチゲート１０５の形成用前記第２トレンチの幅は、前記ｎ型領域１０３の形成用の前記第３トレンチの幅より狭い幅にされる。この場合、トレンチゲート１０５の底部に接触している前記ｎ型領域１０３では、トレンチゲート１０５の幅より広くなっている部分の幅がトレンチゲート１０５の幅の両側でほぼ同一であることが適正な配置となる。しかし、このように層の配置構成では、特に、並列ｐｎ層を多段エピタキシャル法により形成する場合、適正な配置を示す図５（ｂ）と、ずれた配置を示す図５（ｃ）に示すように、容易にずれが生じ易い。また、適正な配置からずれるとオン抵抗が増加するということが問題とされる。

このようなずれに起因する問題を解決するために、並列ｐｎ層１０４のｎ型領域１０３を形成するための第３トレンチ用マスクとトレンチゲートを形成するための第２トレンチ用マスクを同一の酸化膜マスクにすることにより、ずれを無くす半導体装置の製造方法が提案されている（特許文献１、２）。

特開２００９−２００３００号公報特開２００３−１２４４６４号公報

しかしながら、前述したような第３トレンチと第２トレンチの幅を同一にする構成では、必然的に並列ｐｎ層１０４のｐ型領域１０２がトレンチゲートに接する構成になるので、接する部分のｐ型領域１０２にもチャネルが形成され、チャネル長が長くなり、オン抵抗が上昇することになる。このオン抵抗上昇を回避するためには、図６に示すように、前記ｐ型領域１０２とトレンチゲート１０５側壁とが接する部分にイオン注入および熱拡散によりｎ型バッファ領域１０９を形成する構成が必要となる。ところが、前記ｎ型バッファ領域１０９は拡散により拡がって隣のｎ型バッファ領域１０９同士で重なり易い。このｎ型バッファ領域１０９が重なると並列ｐｎ層１０４のｐ型領域１０２がｐチャネル領域１０６と分離されて、電位的にフローティング状態となり、耐圧が不安定になる場合が生じる。また、並列ｐｎ層１０４のピッチの微細化の妨げとなる等の問題点が指摘されている。

そこで、第２トレンチの幅と第３トレンチの幅を同一にすることに起因する問題を回避するためには、従来のように第３トレンチ用マスクの幅を第２トレンチ用マスクの幅より広くする構成を必要とするが、単に広くするだけでは、前述のようにマスク合わせずれの問題を解消できない。すなわち、図５（ｃ）に示すように、この場合、トレンチゲート用第２トレンチを形成する際に用いられるマスクが前記適正な位置からずれると、前述のようにトレンチゲートのトレンチの両側でｎ型領域１０３の幅が同一で無くなり、片方が極端に狭くなるもしくは無くなる場合が生じる。その結果、チャネル抵抗の増加またはｊＦＥＴ抵抗が増加し、オン抵抗が増加する可能性がある。従来の構成でマスク合わせずれを無くすには、ｎ型領域１０３の幅を決定する際に、所定のマスク合わせずれを考慮に入れ、その分より広くしなければならない。そうすると、並列ｐｎ層１０４のｎ型領域１０３の幅は、表面の第２トレンチの寸法ルールに縛られ、並列ｐｎ層１０４の微細化の弊害となる。

本発明は、以上述べた点に鑑みてなされたものであり、本発明の第１の目的は、並列ｐｎ層の第１導電型領域とトレンチゲート用第２トレンチとの相互位置のずれを無くすことであり、第２の目的は、たとえ、トレンチゲート用第２トレンチの位置が前記第１導電型領域の幅を超える前記ずれがあってもオン抵抗の増大を抑制することができ、並列ｐｎ層の微細化に対する障害にならない超接合半導体装置の製造方法を提供することを目的とする。

前記本発明の目的は、高不純物濃度の第１導電型半導体基板上に、第１導電型半導体領域と第２導電型半導体領域とを主面に垂直方向には列状で、平行方向には交互に隣接する並列ｐｎ層をエピタキシャル成長により形成し、該並列ｐｎ層の前記第１導電型半導体領域内の表層に所定の深さの第１トレンチを形成した後、該第１トレンチの内面にゲート絶縁膜を介してゲート電極を埋め込む工程を有する超接合半導体装置の製造方法において、前記第１トレンチの内面に第1導電型薄層を形成し、該第１導電型薄層の内面をトレンチゲート用第２トレンチとし、該第２トレンチの内面に前記ゲート絶縁膜を介してゲート電極を埋め込む工程と、前記第１導電型薄層および前記第２導電型半導体領域に、前記並列ｐｎ層の表面から前記第２トレンチの深さよりも浅い深さで且つ前記ゲート絶縁膜に接するように第２導電型チャネル領域を形成する工程と、該第２導電型チャネル領域の表面層に前記ゲート絶縁膜に接する第１導電型ソース領域を形成する工程と、前記第２導電型チャネル領域の表面層に第２導電型コンタクト領域を形成する工程とを有する超接合半導体装置の製造方法とすることにより、達成することができる。

前記並列ｐｎ層は、同一ｐｎ層パターンの複数回の繰り返しエピタキシャル成長による多段エピタキシャル法により形成することが好ましい。また、前記ｐｎ層は、高不純物濃度の第１導電型半導体基板上に所要の厚さの第２導電型エピタキシャル層を形成後、表面から前記第１導電型半導体基板に達する深さの第１導電型半導体領域形成用第３トレンチを複数形成する工程と、該第３トレンチに第１導電型エピタキシャル層を埋め込む工程と、前記第１導電型エピタキシャル層に機械的研磨を行う工程と、を有することで形成され、前記機械的研磨後に前記第１導電型エピタキシャル層を所定の高さにエッチングを行って前記第１トレンチを形成する工程を行ってもよい。また、高不純物濃度の第１導電型半導体基板上に所要の厚さの第２導電型エピタキシャル層を形成する工程と、前記第２導電型エピタキシャル層の表面から前記第１導電型半導体基板に達する深さの第３トレンチを複数形成する工程と、前記第３トレンチの底部から第１導電型エピタキシャル層を選択的にエピタキシャル成長させ、該エピタキシャル成長を所定の高さでストップさせることにより前記所定の深さの前記第１トレンチを形成することも好ましい。さらに、前記第３トレンチ形成用絶縁膜マスクと前記第１トレンチ形成用絶縁膜マスクが同一の絶縁膜マスクを用いることが望ましい。

前記並列ｐｎ層を多段エピタキシャル法により形成する際に、前記第２トレンチの幅を前記並列ｐｎ層の第１導電型半導体領域の幅以下とすることが望ましい。また、前記超接合半導体装置が超接合ＭＯＳＦＥＴであることも好ましい。

本発明によれば、並列ｐｎ層の第１導電型領域とトレンチゲート用第２トレンチとの相互位置のずれを無くすことができ、または、たとえ、トレンチゲート用第２トレンチの位置が前記第１導電型領域の幅を超える前記ずれがあってもオン抵抗の増大を抑制することができ、並列ｐｎ層の微細化に対する障害にならない超接合半導体装置の製造方法を提供することができる。

本発明の実施例１にかかるトレンチゲート型ＳＪ−ＭＯＳＦＥＴの製造工程を示す並列ｐｎ層部分の拡大断面図である。本発明の実施例２にかかるトレンチゲート型ＳＪ−ＭＯＳＦＥＴの異なる製造工程を示す並列ｐｎ層部分の拡大断面図である。本発明の実施例３にかかるトレンチゲート型ＳＪ−ＭＯＳＦＥＴのさらに異なる製造工程を示す並列ｐｎ層部分の拡大断面図である。本発明の実施例４にかかるトレンチゲート型ＳＪ−ＭＯＳＦＥＴの並列ｐｎ層の拡大断面図である。本発明にかかるトレンチゲート型ＳＪ−ＭＯＳＦＥＴ製造工程の断面図である。本発明にかかるトレンチゲート型ＳＪ−ＭＯＳＦＥＴ製造工程の断面図である。本発明にかかるトレンチゲート型ＳＪ−ＭＯＳＦＥＴ製造工程の断面図である。

以下、本発明にかかる超接合半導体装置の製造方法の実施例について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。

本発明にかかるトレンチゲート型超接合ＭＯＳＦＥＴの製造方法の実施例１について、図１を参照して詳細に説明する。実施例１は超接合構造として、トレンチ埋め込みエピタキシャル成長により並列ｐｎ層を形成する工程を備えるトレンチゲート型超接合ＭＯＳＦＥＴの製造方法にかかる例である。

まず、ｎ^＋シリコン半導体基板１上に、ｐ型シリコン半導体層２をエピタキシャル成長により形成する（図１（ａ））。ｐ型シリコン半導体層２の表層に、絶縁膜、たとえば、酸化膜を堆積し、所要のパターンに形成した酸化膜マスク３を用いて並列ｐｎ層用第３トレンチ４を前記ｎ^＋シリコン半導体基板１に達する深さに形成する（図１（ｂ））。酸化膜マスク３の直下に残ったｐ型シリコン半導体層２をｐ型領域２ａとする。第３トレンチ４内にｎ型シリコン半導体層５をエピタキシャル成長により埋め込む（図１（ｃ））。酸化膜マスク３より上側に堆積したｎ型シリコン半導体層５をＣＭＰ（ＣｈｅｍｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）研磨して除去する。酸化膜マスク３を残したまま、ｎ型シリコン半導体層５をオーバーエッチングして、ｐ型領域２ａより高さの低いｎ型領域５ａを形成し、ｐ型領域２ａとｎ型領域５ａからなる並列ｐｎ層６を形成する（図１（ｄ））。このとき、ｎ型領域５ａの高さがｐ型領域２ａの高さより低い空間部分を第１トレンチ７とする。第１トレンチ７の底面および側壁に同じ厚さとなるようにｎ型シリコン半導体薄層５ｂをエピタキシャル成長により形成する。このｎ型シリコン半導体薄層５ｂの内側空間部分を第２トレンチ８とする（図１（ｅ））。前記第１トレンチ７と第２トレンチ８との相互位置はマスク合わせ無しに自己整合的に形成されるので、少なくともマスク合わせずれは生じないことがこの方法の特徴である。この第２トレンチ８内にゲート酸化膜９を成長させ、低抵抗の多結晶シリコンなどを埋め込むことによりゲート電極１０を形成し、トレンチゲート１４を構成する（図１（ｆ））。ついで、図１（ｇ）に示すように、トレンチゲート１４に挟まれる並列ｐｎ層の表層にｐ型チャネル領域１１を形成し、さらにその表層にｎ^＋ソース領域１２とｐ^＋コンタクト領域１３を形成する。以上により、図１に示す実施例１のトレンチゲート型超接合ＭＯＳＦＥＴが製造される。

実施例１に記載のトレンチゲート型超接合ＭＯＳＦＥＴの製造方法によれば、並列ｐｎ層のｎ型領域５ａとトレンチゲート用第１トレンチ７とは同一の酸化膜マスクを用いることができるので、自己整合的に相互に適正配列され、相互位置のずれを無くすことができる。

実施例２は超接合構造として、多段エピタキシャル成長法により並列ｐｎ層を形成する工程を備えるトレンチゲート型超接合ＭＯＳＦＥＴの製造方法にかかる例であり、図２を参照して説明する。

多段エピタキシャル成長法は、ｎ^＋シリコン半導体基板上に、基板の主面に垂直方向に長い列状のｐ型領域とｎ型領域とを主面に平行方向では交互に隣接させて並列させてなる並列ｐｎ層を形成するように、エピタキシャル成長と選択的イオン注入の工程を複数回繰り返して所要の厚みに積み重ねてドリフト層とする方法であり、既によく知られた方法である。

この多段エピタキシャル成長法による並列ｐｎ層２８の形成方法として、まずｎ^＋シリコン半導体基板２１上にｐ型シリコン半導体層２２をエピタキシャル成長させる（図２（ａ））。ｐ型シリコン半導体層２２の表層に、図示しないスクリーン酸化膜形成、所定のレジストパターン２４をイオン注入マスクとして形成し、レジスト開口部から選択的イオン注入によってｎ型イオン注入層２５を形成する（図２（ｂ））。レジストパターン２４およびスクリーン酸化膜（図示せず）を除去する（図２（ｃ））。図２（ａ）〜図２（ｃ）の工程を複数回繰り返して、繰り返しごとに形成されるｐ型領域２６ａとｎ型イオン注入層２５の同じ領域同士を同位置に積み重ねて耐圧上の必要な厚さにする（図２（ｄ））。レジストパターン２４の除去後、熱拡散してｐ型領域２６ａとｎ型領域２７からなる並列ｐｎ層２８を形成する。再度レジストパターン２４を形成してエッチングマスクとし第１トレンチ７を形成する（図２（ｅ））。このとき、レジストパターン２４の開口部の幅をｎ型領域２７の幅より小さくする。以降は実施例１と同様に、第１トレンチ７の底面および側壁に同じ厚さとなるようにｎ型シリコン半導体薄層５ｂをエピタキシャル成長させつつ、第２トレンチ８を残す（図２（ｆ））。この後は、実施例１と同様なので図示しないが、この第２トレンチ８内にゲート酸化膜を成長させ、低抵抗の多結晶シリコンなどをゲート電極に埋め込み、トレンチゲートを形成する。続いてｐ型チャネル領域（ｐ型ボディ領域）を形成し、その表面にソースｎ^＋コンタクト領域とｐ^＋コンタクト領域を形成することでトレンチゲート型超接合ＭＯＳＦＥＴができる。実施例２によれば、ｎ型領域２７の領域内に第１トレンチ７が形成されれば、自己整合的にトレンチゲートが適正位置に配列することができる。ただし、多段エピタキシャル法による並列ｐｎ層の形成の場合は、第１トレンチ７を形成するためのエッチングマスクとして、レジストパターン２４を前記並列ｐｎ層の形成後に再度形成するので、パターン合わせずれが生じ易いが、本発明によれば、たとえ、パターン合わせずれが生じても、オン抵抗の増大などの悪影響を抑制することができる。以下、その理由について詳細に説明する。

図７は、従来（ａ）と本発明の実施例２にかかる場合（ｂ）のトレンチゲート型超接合ＭＯＳＦＥＴの製造方法に関し、並列ｐｎ層２８とトレンチゲート１４との相対位置がずれた場合の影響について比較して説明する。たとえば、図７（ａ）に示すように、並列ｐｎ層２８を構成するｐ型領域２７とｎ型領域２６がそれぞれ１．４μｍ幅で、トレンチゲート１４の幅が０．７μｍ幅とする。この従来構成では、本来トレンチゲート１４がｎ型領域２７の上部中央に配置されることが適正配置である。しかし、図７（ａ）のように、トレンチゲート１４とｎ型領域２７の相互位置に関し、０．３５μｍマスク合わせずれが生じ、その結果、トレンチゲート１４の底部が並列ｐｎ層２８のｐ型領域２７とｎ型領域２６の境界のｐｎ接合に接しているとする。この場合、トレンチゲート１４に接するｐ型領域２７にもチャネルが生じるので、その部分のチャネル長が長くなりオン抵抗が増加する問題が生じる。

一方、本発明の実施例２にかかる図７（ｂ）では、レジストパターン２４の再形成と再パターニングなどの原因で、前述と同様にトレンチゲート１４とｎ型領域２６の相互位置について、たとえ０．３５μｍ以上のマスク合わせずれが生じても、必ずｎ型シリコン半導体薄層５ｂがトレンチゲート１４の底部とｎ型領域２６またはｐ型領域２７との間に残るので、従来のようにチャネル長が長くなることはない。従って、オン抵抗も大きくならない。その結果、実施例２のトレンチゲート型超接合ＭＯＳＦＥＴの製造方法によれば、最大、並列ｐｎ層２８のｎ型領域２６の幅に相当するマスク合わせずれの大きさまで、トレンチゲート１４とｎ型領域２６の相互位置ずれを許容できるという効果が得られる。

以上、説明した実施例２によれば、トレンチゲート１４の幅を、並列ｐｎ層のｎ型領域の幅より狭くするとともに、トレンチゲートをｎ型領域の内側の中心に配置させることが容易になる。また、原則的にはマスク合わせずれが無いので、マスク合わせずれによるオン抵抗の上昇を抑えることができる。また、マスクずれがあっても、オン抵抗の増加を抑制することができる。さらにまた、ｐ型領域の幅を限界まで微細化することが可能とできる。

実施例３では超接合構造として、実施例１とは異なるトレンチ埋め込みエピタキシャル成長により並列ｐｎ層を形成する工程を備えるトレンチゲート型超接合ＭＯＳＦＥＴの製造方法について図３を用いて説明する。

実施例３は、前記実施例１において、図１（ｂ）と同じ図３（ｂ）に示す並列ｐｎ層形成用第３トレンチ４内にｎ型シリコン半導体層をエピタキシャル成長により埋め込む際に、シランなどのシリコン源ガスを用いたプラズマＣＶＤによりエピタキシャル層を、底面から選択的に優先的に成長させて、図３（ｃ）に示すように第１トレンチ７を残して所定の高さで成長をストップさせてｎ型領域５ｃを形成する方法である。図３（ｄ）以降の説明は図１（ｅ）以降の説明と同じであるから省略する。実施例３でも実施例１と同様に、並列ｐｎ層のｎ型領域５ｃとトレンチゲート用第１トレンチ７とは、同一の酸化膜マスクを用いることができるので、自己整合的に相互に適正配列され、相互位置のずれを無くすことができる。

以下、前述の実施例１とは異なるトレンチ埋め込みエピタキシャル成長により並列ｐｎ層を形成する工程について、詳細に説明する。前記並列ｐｎ層形成用第３トレンチ４の側壁の結晶面方位を、ファセットを形成する方位とし、プラズマＣＶＤ装置内に、前述のシランを用いるプラズマＣＶＤとはさらに異なり、ジクロロシランガスとエッチングガスを同時に供給しながら、あるいは交互に繰り返し供給しながら、前記図３に示すように第３トレンチ４の底部から選択的にエピタキシャル成長を行い、第１トレンチ７を残して所定の高さでエピタキシャル成長をストップさせてｎ型領域５ｃとする方法としてもよい。

この場合には、ファセットの形成によりトレンチ側壁が安定化するとともに、エッチングガスにより第３トレンチ４の側壁でのエピタキシャル成長が抑制されるので、第３トレンチ４側壁でのエピタキシャル成長速度が、第３トレンチ４底面での成長速度よりも遅くなる。また、エッチング時のキャリアガスの圧を低く設定すれば、第３トレンチ４の底部と開口部付近とでエッチングガス濃度がほぼ同じになるので、第３トレンチ４全体でエッチングが同じ速度で進み、かつファセットを形成しながら第３トレンチ４内面が平滑化される。従って、第３トレンチ４内部を結晶品質の高いエピタキシャル層を第１トレンチ７を残すように成長させて所定の高さまで埋めることができる。また、わずかに混入されているエッチングガスによるエッチング効果によって、第３トレンチ４の開口部におけるエピタキシャル成長速度が遅くなるので、第３トレンチ４の底部におけるエピタキシャル成長速度を相対的に速めることができる。従って、第３トレンチ４内を底部から順にｎ型シリコン半導体層５ｃにより埋められるので、底部から所定の高さになったら、成長ガスをストップしてエッチングガスのみにして側壁のシリコン層を除去した後、その上の空間を第１トレンチ７として残すことができる。また、エッチングガスの混入により、膜厚の均一性も高くなる。

以上説明した実施例１〜３に記載のトレンチゲート型超接合ＭＯＳＦＥＴの製造方法によれば、図４の並列ｐｎ層部分の拡大断面図に示すように、並列ｐｎ層のｎ型領域５ａの幅からトレンチゲート１４をはみ出さず、その内側に入るような配置に自己整合的に形成することができる。この並列ｐｎ層とトレンチゲート１４の配置をずれがないように形成することのメリットに関して、さらに以下詳細に説明する。

第１トレンチ７の幅を、図４（ａ）と（ｂ）に示すように、１．４μｍから０．７μｍと狭くしても、ゲート酸化膜９をたとえば０．１μｍとし、第１トレンチ７内面に形成するｎ型シリコン半導体薄層５ｂの厚さを０．３５から０．１μｍに薄くし、０．５μｍ幅のゲート電極を０．３μｍ幅に狭くすれば、内側に納めることができる。

従来の製造方法では、マスク合わせずれを考慮に入れる必要があるので、第１トレンチ７とトレンチゲートの幅の差の２分の１である幅ａの値０．３５μｍを小さくできなかった。その結果、第１トレンチ７の幅を１．４μｍから０．７μｍに薄くするとトレンチゲートを確保する余地が無く不可能であった。また、従来はソースコンタクト部分（隣接するトレンチゲート間の距離）の最小寸法は、幅ａが０．３５μｍ以上であって、並列ｐｎ層のｐ型領域幅＋２×幅ａとする必要があった。その結果、ゲート電極の幅を０．５μｍから０．３μｍにしても、第１トレンチ７の幅は１．２μｍ以下にはできない。本発明の製造方法であれば表面のコンタクトルールに制限されること以外を除いては、並列ｐｎ層のｐ型領域２ａの幅はコンタクト幅Ｃにまで微細化することも可能となる。具体的には並列ｐｎ層のｎ型領域５ａの幅をたとえば０．７μｍ、コンタクト幅Ｃをたとえば従来のｐ層幅と同じ１．４μｍとすると２．８μｍピッチが２．１μｍまで微細化が可能となる。

１、２１ｎ^＋シリコン半導体基板
２、２２ｐ型シリコン半導体層
２ａ、２６ｐ型領域
３酸化膜マスク
４第３トレンチ
５ｎ型シリコン半導体層
５ａ、５ｃ、２７ｎ型領域
５ｂｎ型シリコン半導体薄層
６、２８並列ｐｎ層
７第１トレンチ
８第２トレンチ
９ゲート酸化膜
１０ゲート電極
１１ｐ型チャネル領域
１２ｎ^＋ソース領域
１３ｐ^＋コンタクト領域
１４トレンチゲート
２４レジストパターン
２５イオン注入層

Claims

高不純物濃度の第１導電型半導体基板上に、
第１導電型半導体領域と第２導電型半導体領域とを主面に垂直方向には列状で、平行方向には交互に隣接する並列ｐｎ層をエピタキシャル成長により形成し、
該並列ｐｎ層の前記第１導電型半導体領域内の表層に所定の深さの第１トレンチを形成した後、
該第１トレンチの内面にゲート絶縁膜を介してゲート電極を埋め込む工程を有する超接合半導体装置の製造方法において、
前記第１トレンチの内面に第1導電型薄層を形成し、該第１導電型薄層の内面をトレンチゲート用第２トレンチとし、該第２トレンチの内面に前記ゲート絶縁膜を介してゲート電極を埋め込む工程と、
前記第１導電型薄層および前記第２導電型半導体領域に、前記並列ｐｎ層の表面から前記第２トレンチの深さよりも浅い深さで且つ前記ゲート絶縁膜に接するように第２導電型チャネル領域を形成する工程と、
前記第２導電型チャネル領域の表面層に第２導電型コンタクト領域を形成する工程と、
を有することを特徴とする超接合半導体装置の製造方法。
前記並列ｐｎ層を、同一ｐｎ層パターンの複数回の繰り返しエピタキシャル成長による多段エピタキシャル法により形成することを特徴とする請求項１記載の超接合半導体装置の製造方法。
前記ｐｎ層は、
高不純物濃度の第１導電型半導体基板上に所要の厚さの第２導電型エピタキシャル層を形成後、表面から前記第１導電型半導体基板に達する深さの第１導電型半導体領域形成用第３トレンチを複数形成する工程と、
該第３トレンチに第１導電型エピタキシャル層を埋め込む工程と、
前記第１導電型エピタキシャル層に機械的研磨を行う工程と、を有し、
前記機械的研磨後に前記第１導電型エピタキシャル層を所定の高さにエッチングを行って前記第１トレンチを形成する工程を有することを特徴とする請求項１記載の超接合半導体
装置の製造方法。
高不純物濃度の第１導電型半導体基板上に所要の厚さの第２導電型エピタキシャル層を形成する工程と、
前記第２導電型エピタキシャル層の表面から前記第１導電型半導体基板に達する深さの第３トレンチを複数形成する工程と、
前記第３トレンチの底部から第１導電型エピタキシャル層を選択的にエピタキシャル成長させ、該エピタキシャル成長を所定の高さでストップさせることにより所定の深さの第１トレンチを形成する工程と、
前記第１トレンチの内面に第1導電型薄層を形成する工程と、
該第１導電型薄層の内面をトレンチゲート用第２トレンチとし、該第２トレンチの内面に前記ゲート絶縁膜を介してゲート電極を埋め込む工程と、
を有することを特徴とする超接合半導体装置の製造方法。
前記第３トレンチ形成用絶縁膜マスクと前記第１トレンチ形成用絶縁膜マスクが同一の絶縁膜マスクを用いることを特徴とする請求項３または４に記載の超接合半導体装置の製造方法。
前記第２トレンチの幅は、前記並列ｐｎ層の第１導電型半導体領域の幅以下とすることを特徴とする請求項２記載の超接合半導体装置の製造方法。
超接合半導体装置が超接合ＭＯＳＦＥＴであることを特徴とする請求項１乃至６のいずれか一項に記載の超接合半導体装置の製造方法。