JP3743395B2 - 半導体装置の製造方法及び半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、トレンチ内にエピタキシャル成長膜を埋め込むことで形成される半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
半導体基板にトレンチを形成し、このトレンチ内にエピタキシャル成長膜を形成する方法として、本発明者らは、先の特願２０００−３１３９１８号の出願にて、次に示す製造方法を提案している。
【０００３】
図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）に示す半導体装置の製造工程を参照して、この製造方法を説明する。
【０００４】
図３（ａ）に示す工程では、ｎ+型基板１上にｎ型ドリフト領域２が形成された半導体基板３２を用意する。そして、この半導体基板３２上にマスク３１を形成し、フォトリソグラフィ工程及びエッチング工程により、マスク３１をパターニングする。
【０００５】
続いて、図３（ｂ）に示す工程にて、マスク３１を用いて、エッチングを行い、トレンチ１０を形成する。その後、図３（ｃ）に示す工程にて、トレンチ１０の内部を含む半導体基板３２表面をＨＦ水溶液により洗浄する。
【０００６】
次に、図４（ａ）に示す工程にて、非酸化性かつ非窒化性雰囲気中での熱処理を行う。この熱処理により、半導体基板３２に形成されているトレンチ１０の内壁面を流動化させる。これにより、トレンチ１０の内壁表面が平坦化され、また、トレンチ１０の内壁表面での結晶性不良が改善される。
【０００７】
その後、図４（ｂ）に示すように、エピタキシャル成長膜３３を形成する。続いて、図４（ｃ）に示すように、エピタキシャル成長膜３３を平坦化する。
【０００８】
このように先の出願明細書に示される方法は、エピタキシャル成長膜３３を形成する工程の前に、非酸化性、かつ非窒化性の減圧雰囲気での熱処理を行っている。そして、この熱処理により、内壁が平坦化され、良好な結晶性とされたトレンチ１０の内壁上にエピタキシャル成長膜３３を形成している。これにより、このエピタキシャル成長膜３３の結晶性不良を抑制することができる。
【０００９】
【発明が解決しようとする課題】
しかしながら、非酸化性、かつ非窒化性の減圧雰囲気での熱処理工程において、熱処理中に半導体基板３２に注入されているドーパントが、半導体基板内部から外部に向けて拡散してしまう。すなわち、ドーパントが半導体基板から抜けてしまうことから、半導体基板表面の濃度分布が変化する可能性がある。このため、形成された半導体装置において、半導体基板のドーパントの濃度が所望の濃度と異なってしまう可能性がある。
【００１０】
本発明は上記点に鑑みて、非酸化性、かつ非窒化性の雰囲気での熱処理工程を行い、エピタキシャル成長膜を形成したとき、半導体基板のうちトレンチが形成されている領域におけるドーパント濃度を所望の濃度に制御することができる半導体装置の製造方法及びこの製造方法により製造された半導体装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、半導体基板（３２）のうち、所定領域（２）にトレンチ（１０）を形成する工程と、非酸化性かつ非窒化性雰囲気であって、導電型が所定領域（２）の導電型と同一であるドーパント、もしくはドーパントを含む化合物が混入された雰囲気中にて熱処理することで、トレンチ（１０）の内壁表面を平坦化すると共に、所定領域（２）におけるドーパント濃度を熱処理前の濃度にて維持する工程と、トレンチ（１０）内にエピタキシャル成長膜（３３）を形成する工程とを有することを特徴としている。
【００１２】
このようにドーパントが混入されている雰囲気にて熱処理を行い、所定領域のドーパント濃度を維持している。これにより、熱処理前に所望の不純物濃度にて所定領域を形成した後に、この熱処理を行っても、所定領域のドーパント濃度を所望の濃度とすることができる。
【００１３】
本発明は、例えば、いわゆるスーパージャンクション構造を有する半導体装置の製造に用いることができる。
【００１４】
具体的には、請求項２に示すように、ドレイン領域を構成する第１導電型の半導体基板（１）上に、第１導電型のドリフト領域（２）と第２導電型の第１半導体領域（３）のうち、どちらか一方領域が形成された半導体基板（３２）を用意し、その一方の領域に第１のトレンチ（１０）を形成する。
【００１５】
その後、非酸化性かつ非窒化性雰囲気であって、一方の領域と同一導電型のドーパントもしくはドーパントを含む化合物が混入された雰囲気中にて熱処理することで、トレンチ（１０）の内壁表面を平坦化すると共に、一方の領域におけるドーパント濃度を熱処理前の濃度にて維持する。
【００１６】
これにより、非酸化性かつ非窒化性雰囲気での熱処理を行っても、スーパージャンクション構造を構成する領域のうち、トレンチが形成された領域であって、所望のドーパント濃度にて形成された領域をその濃度に維持することができる。
【００１７】
所望のドーパント濃度としては、請求項３に示すように、例えば、１×１０15ｃｍ-3以上５×１０18ｃｍ-3以下とすることができる。
【００１８】
請求項４に記載の発明では、半導体基板（３２）のうち、所定領域（２）にトレンチ（１０）を形成する工程と、非酸化性かつ非窒化性雰囲気であって、所定領域（２）に拡散させるためのドーパント、もしくはドーパントを含む化合物が混入された雰囲気中にて熱処理することで、トレンチ（１０）の内壁表面を平坦化すると共に、所定領域（２）にドーパントを拡散させ、所定領域（２）のドーパント濃度を熱処理前よりも高くする工程と、トレンチ（１０）内にエピタキシャル成長膜（３）を形成する工程とを有することを特徴としている。
【００１９】
本発明によれば、ドーパントが混入されている雰囲気において、熱処理を行い、半導体基板のうちトレンチが形成されている所定領域のドーパント濃度を高くすることで、所望の濃度とすることができる。
【００２０】
また、例えば、スーパージャンクション構造を有する半導体装置の製造においては、請求項５に示すように行うことができる。
【００２１】
具体的には、ドレイン領域を構成する第１導電型の半導体基板（１）を用意し、半導体基板（１）上に半導体層を形成し、半導体領域（２）に第１のトレンチ（１０）を形成する。
【００２２】
その後、非酸化性かつ非窒化性雰囲気であって、ドーパントもしくはドーパントを含む化合物が混入された雰囲気中にて熱処理することで、トレンチ（１０）の内壁表面を平坦化すると共に、半導体層にドーパントを拡散させ、半導体層のドーパント濃度を高くすることで、半導体基板（１）上に第１導電型のドリフト領域（２）と第２導電型の第１半導体領域（３）のうち、どちらか一方の領域を形成する。
【００２３】
そして、第１のトレンチ（１０）内に、エピタキシャル成長法により、ドリフト領域（２）と第１半導体領域（３）のうち、残りの一方を形成することで、ドリフト領域（２）と第１半導体領域（３）との横方向の互層構造を形成する。
【００２４】
これにより、非酸化性かつ非窒化性雰囲気での熱処理を行っても、スーパージャンクション構造を構成する領域のうち、トレンチが形成された領域を、所望のドーパント濃度にて形成することができる。
【００２５】
なお、半導体層の導電型は、熱処理にて半導体基板（１）上に形成される第１導電型のドリフト領域（２）と第２導電型の第１半導体領域（３）のどちらか一方の領域と同一若しくは異なる導電型とすることができる。
【００２６】
また、請求項６に記載の発明では、前記半導体層のうち、最外部を除く領域に一方の領域を形成することを特徴とする。
【００２７】
これにより、請求項５の発明の効果に加えて、スーパージャンクション構造部の最外部に、この構造部を構成する領域よりもドーパント濃度が低い低濃度領域（４１）が配置された半導体装置を形成することができる。
【００２８】
スーパージャンクション構造を有する半導体装置において、スーパージャンクション構造を構成する領域のうち、最外部の領域が外側に延長されており、半導体基板の終端までスーパージャンクション構造部が形成されていない構造では、この最外部にソース・ドレイン間に逆バイアスが印加されたとき、最外部が空乏化されない。このため、この最外部では、最外部でのドーパント濃度により、耐圧が決まってしまう。
【００２９】
これに対して、本発明によれば、低濃度領域（４１）が形成されていない半導体装置と比較して、耐圧を向上させることができる。
【００３０】
また、本発明によれば、スーパージャンクション構造部の形成と同時に、最外部にこの低濃度領域（４１）を形成することができる。このことから、スーパージャンクション構造部を形成する工程とは、別途に低濃度領域（４１）を形成する方法と比較して、製造工程を削減することができる。
【００３１】
また、請求項４、５、６においては、請求項７に示すように、トレンチ（１０）が形成された領域における熱処理前のドーパント濃度を１×１０14ｃｍ-3以上５×１０18ｃｍ-3未満とし、熱処理後のドーパント濃度を１×１０15ｃｍ-3以上５×１０18ｃｍ-3以下とすることができる。
【００３２】
また、請求項４、５、６、７において、請求項８に示すように、前記ドーパント濃度を高くする工程では、該工程を行う前の前記トレンチ（１０）が形成された領域と同一の導電型であるドーパント若しくはドーパントを含む化合物を用いることができる。
【００３３】
また、熱処理条件としては、請求項９に示すように、非酸化性及び非窒化性雰囲気として、水素若しくは希ガスが導入されている雰囲気とすることができ、また、請求項１１に示すように、ドーパントとして用いる元素は、Ｐ型ドーパントとしては、Ｂを用い、Ｎ型ドーパントとしては、Ｐ、Ａｓ、Ｓｂのいずれか１つを用いることができる。
【００３４】
また、請求項１０に示すように、非酸化性及び非窒化性雰囲気は、大気圧よりも低い減圧状態とすることが好ましく、また、請求項１２に示すように、熱処理での温度は、１０００℃以上１１５０℃以下とすることが好ましい。
【００３５】
請求項１３に記載の発明では、いわゆるスーパージャンクション構造を備えた半導体装置において、ドリフト領域（２）と第１半導体領域（３）により構成された互層構造の外側に隣接して配置され、ドリフト領域（２）及び第１半導体領域（３）よりも、ドーパント濃度が低い低濃度領域（４１）を備えていることを特徴としている。
【００３６】
スーパージャンクション構造を有する半導体装置において、スーパージャンクション構造を構成する領域のうち、最外部の領域が外側に延長されており、半導体基板の終端までスーパージャンクション構造部が形成されていない構造では、この最外部にソース・ドレイン間に逆バイアスが印加されたとき、最外部が空乏化されない。このため、この最外部では、最外部でのドーパント濃度により、耐圧が決まってしまう。
【００３７】
これに対して、本発明によれば、低濃度ｎ型領域が形成されていない半導体装置と比較して、耐圧を向上させることができる。
【００３８】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００３９】
【発明の実施の形態】
（第１実施形態）
図１に本発明を適用した第１実施形態としてのスーパージャンクション構造のパワーＭＯＳＦＥＴの平面図を示す。また、図２に図１中のＡ−Ａ’線断面図を示す。このパワーＭＯＳＦＥＴは、幅Ｂに示す範囲内の構造が一つの単位となっており、実際には、この単位構造が、複数回繰り返して形成されている。
【００４０】
このパワーＭＯＳＦＥＴは、ｎ+型基板１と、ｎ型ドリフト領域２と、第１半導体領域としてのｐ型シリコン領域３と、ｐ型ベース領域４と、第２半導体領域としての上部ｎ型シリコン領域５と、ｎ+型ソース領域６と、ゲート電極７とを備えている。
【００４１】
ｎ+型基板１は、ｎ+型ドレイン領域を構成しており、上下方向の厚さは例えば２μｍである。また、ドーパント濃度は、例えば、１×１０19〜１×１０21ｃｍ-3である。
【００４２】
ｎ型ドリフト領域２は、ｎ+型基板１上に形成されており、ドーパント濃度は例えば１×１０16〜１×１０17ｃｍ-3である。また、幅は例えば１μｍであり、厚さは例えば１０μｍである。なお、これらの数値は、後述するが、所望の耐圧時にｎ型ドリフト領域２を完全空乏化できる数値に選択されている。
【００４３】
そして、このｎ型ドリフト領域２には、側壁面１０ａと底面１０ｃとから構成されたトレンチ１０が形成されている。このトレンチ１０内に、ｐ型シリコン領域３が形成されている。このｐ型シリコン領域３のドーパント濃度は例えば１×１０16〜１×１０17ｃｍ-3である。また、幅は例えば３μｍであり、厚さは例えば１０μｍである。ただし、後述する上部ｎ型シリコン領域５に挟まれた領域の幅は例えば１μｍである。なお、これらの数値は、所望の耐圧時にｐ型シリコン領域３を完全空乏化できる数値に選択されている。
【００４４】
このようにｎ型ドリフト領域２とｐ型シリコン領域３とは、キャリアの移動方向に直交する方向、すなわち、図２では横方向に交互に配置されている。言い換えると、ｎ型ドリフト領域２とｐ型シリコン領域３は上記したトレンチ１０の側壁面１０ａでもあるｐｎ接合部１０ａで接合している。
【００４５】
ｎ型ドリフト領域２とｐ型シリコン領域３の互層構造によって、ｐｎ接合部１０ａが横方向に断続的に形成されている。これらのｎ型ドリフト領域２とｐ型シリコン領域３の互層構造によって、いわゆるスーパージャンクション構造部１１が形成されている。
【００４６】
ｐ型ベース領域４は、ｐ型シリコン領域３上にて、ｐ型シリコン領域３と直に接して形成されている。このドーパント濃度は例えば５×１０16ｃｍ-3であり、厚さは１．５μｍである。ｐ型ベース領域４の表面には、厚さ０．５μｍのｐ+型のベースコンタクト領域１２が形成されている。
【００４７】
上部ｎ型シリコン領域５は、ｎ型ドリフト領域２の上面と、ｐ型ベース領域４の下面の間に配置されている。また、上部ｎ型シリコン領域５はｐ型シリコン領域３とｐｎ接合部２２にて接合している。なお、この上部ｎ型シリコン領域５は、ｎ型ドリフト領域２とｐ型ベース領域４を繋ぐキャリア通路のほぼ全体を含む領域に配置されている。
【００４８】
本実施形態では、上部ｎ型シリコン領域５のドーパント濃度は、例えば１×１０16ｃｍ-3となっており、ｎ型ドリフト領域２と異なっている。なお、この上部ｎ型シリコン領域５のドーパント濃度をｎ型ドリフト領域２と同様としても良い。
【００４９】
また、上部ｎ型シリコン領域５とｐ型ベース領域４との間には、ｐｎ接合部２１が形成されている。上部ｎ型シリコン領域５は、ｐ型ベース領域４とも接しており、さらにｐ型ベース領域４のうち、ｎ型チャネルが形成される領域４ａとも接している。上部ｎ型シリコン領域５は、ｎ型ドリフト領域２とトレンチ１３の底面の間に配置されているとともに、ｎ型ドリフト領域２およびトレンチ１３より幅広である。
【００５０】
具体的な幅の一例は３μｍであり、厚さは１μｍである。上部ｎ型シリコン領域５は、ｎ型ドリフト領域２およびトレンチ１３よりも左右方向にほぼ同じ長さだけ幅広である。上部ｎ型シリコン領域５は、トレンチ１３の底面の２箇所の隅部１３ａを覆っている。
【００５１】
ｎ+型ソース領域６は、ｐ型ベース領域４の表面に接している。ｎ+型ソース領域６の厚さは０．５μｍである。
【００５２】
また、ゲート電極７は、表面からベース領域４を貫通するトレンチ１３の内壁上にゲート絶縁膜としてのゲート酸化膜１４を介して形成されている。
【００５３】
なお、図２に示す断面構造においては、例えば、ゲート電極７の幅は１μｍであり、深さは２．５μｍである。ゲート酸化膜１４の幅は０．１μｍである。
【００５４】
次に、本実施形態のパワーＭＯＳＦＥＴの動作を説明する。図２に示すｎ+型ドレイン領域１には正電圧が印加されており、ｎ+型ソース領域６とｐ+型ベースコンタクト領域１２は接地されている。この状態でパワーＭＯＳＦＥＴをオンすると、すなわち、トレンチゲート電極７に正電圧が印加されると、ｐ型ベース領域４中の電子は領域４ａに集まり、ｎ型チャネルが形成される。
【００５５】
これにより、ｎ+型ソース領域６から供給された電子は、ｎ型チャネル４ａ、上部ｎ型シリコン領域５、ｎ型ドリフト領域２の順に流れ、ｎ+型ドレイン領域１に達する。
【００５６】
また、ゲート電極７に電圧が印加されていない状態、すなわち、オフの状態にて、ソース・ドレイン間に逆バイアスが印加された場合、ｎ型ドリフト領域２とｐ型シリコン領域３の接合部１０ａと、ｐ型ベース領域４と上部ｎ型シリコン領域５の接合部２１と、ｐ型シリコン領域３と上部ｎ型シリコン領域５の接合部２２から各領域２、３、４、５に空乏層が広がる。
【００５７】
所望の耐圧時には、ｎ型ドリフト領域２、ｐ型シリコン領域３、及び上部ｎ型シリコン領域５が完全に空乏化される。すなわち、スーパージャンクション構造部１１が形成された領域が完全に空乏化されることで、この半導体装置は、高耐圧が確保されている。
【００５８】
次に本実施形態における半導体装置の製造方法を説明する。図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）、図５（ａ）〜（ｃ）、図６（ａ）、（ｂ）、図７（ａ）、（ｂ）に本実施形態における半導体装置の製造工程を示す。
【００５９】
〔図３（ａ）に示す工程〕
まず、ｎ+型ドレイン領域を構成するｎ+型基板１を用意する。そして、このｎ+型基板１上に、所望のドーパント濃度とされたｎ型ドリフト領域２を形成する。本実施形態では、ドーパント濃度は例えば１×１０16〜１×１０17ｃｍ-3とする。なお、このドーパント濃度は、１×１０15〜５×１０18ｃｍ-3の範囲内であれば、他の濃度としても良い。
【００６０】
次に、ｎ型ドリフト領域２上に、トレンチエッチング用マスクとなるシリコン酸化膜３１を成膜する。シリコン酸化膜３１上に、図示しないが、レジスト材を塗布し、フォトリソグラフィ工程及びエッチング工程を行う。フォトリソグラフィ工程により、レジストパターンを形成し、このレジストパターンをマスクとして、シリコン酸化膜３１をエッチングする。これにより、シリコン酸化膜３１のうち、トレンチ形成位置が開口される。その後、レジストパターンを除去する。
【００６１】
〔図３（ｂ）に示す工程〕
この工程では、先の工程にてパターニングされたシリコン酸化膜３１をマスクとして、ｎ型ドリフト領域２の表層、すなわち、半導体基板３２の表層をエッチングする。このとき、エッチングとしてはＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法等によるドライエッチング、又はウェットエッチングによる異方性エッチングを行う。
【００６２】
これにより、ｎ型ドリフト領域２の表層に、側壁１０ａと底面１０ｃとにより構成されたトレンチ１０が形成される。このとき、トレンチ底面１０ｃは、ｎ+型基板１の上面よりも上側に位置している。
【００６３】
〔図３（ｃ）に示す工程〕
トレンチ１０の内部を含むｎ型ドリフト領域２表面、すなわち半導体基板３２表面をＨＦ水溶液により洗浄する。これにより、トレンチ１０の内壁や半導体基板３２の表面上に存在する自然酸化膜を除去すると共に、マスクとして用いたシリコン酸化膜３１を除去する。
【００６４】
なお、ＲＩＥ等のドライエッチングを行ったとき、反応生成物がトレンチ１０の内壁に付着している場合がある。そこで、ＨＦ水溶液による洗浄の前に、反応生成物を除去するために、硫酸（Ｈ2ＳＯ4）＋過酸化水素水（Ｈ2Ｏ2）溶液を用いた洗浄を行うことが有効である。
【００６５】
〔図４（ａ）に示す工程〕
トレンチ１０の内壁表面の平坦化、及び結晶性不良を改善するために、非酸化性、かつ非窒化性の減圧雰囲気での熱処理を行う。このとき、ドーパントガスが混入された状態で、熱処理を行う。
【００６６】
具体的には、非酸化性、かつ非窒化性のガスとしては、水素若しくはＨｅ、Ａｒ等の希ガスを用い、大気圧よりも低い、例えば、１〜６００ｔｏｒｒ（１ｔｏｒｒ＝約１３３Ｐａ）の減圧状態の雰囲気とする。
【００６７】
温度は、例えば９００℃以上、半導体基板３２の融点よりも低い温度、例えば１２００℃以下とする。なお、ｎ型ドリフト領域２のうち、トレンチ１０の内壁表面での結晶性を向上させるためには、高温で熱処理することが好ましいが、温度が高すぎると基板に反りが発生してしまう。この２つの観点を考慮して、本発明者らが実験を行った結果より、温度範囲は、１０００℃以上１１５０℃以下とすることが好ましい。
【００６８】
熱処理時間は、トレンチ１０の内壁表面の荒れの大きさに応じ、設定温度との関係により任意に設定される。
【００６９】
また、ドーパントとしては、トレンチ１０が形成されているｎ型ドリフト領域２と同じ導電型、すなわち、ｎ型のドーパントを用いる。ｎ型のドーパントが含まれるガスとしては、例えば、ＰＨ3等のＰを含む化合物、若しくはＡｓＨ3等のＡｓを含む化合物を用いる。なお、このｎ型ドーパントとしては、Ｐ、Ａｓの他、Ｓｂ等の元素を用いることができる。また、これらのドーパントを含む化合物を用いて、熱処理することもできる。
【００７０】
また、上記した条件に加え、トレンチ１０が形成されているｎ型ドリフト領域２のドーパント濃度が、熱処理前の所望の濃度にて維持されるように、ドーパント濃度等の雰囲気条件を適当に設定する。
【００７１】
このようにドーパントガスが雰囲気中に混入された状態にて、熱処理することで、トレンチ１０が形成されたｎ型ドリフト領域２のドーパント濃度を、熱処理前に設定した濃度に維持することができる。これにより、非酸化性かつ非窒化性雰囲気にて、熱処理を行っても、熱処理後のｎ型ドリフト領域２におけるドーパントの濃度分布が変化するのを抑制することができる。
【００７２】
なお、ｎ型ドリフト領域２のドーパント濃度が維持されるメカニズムとしては、例えば次の２つのメカニズムが推定される。
【００７３】
１つは、この熱処理時において、ｎ型ドリフト領域２に含まれるドーパントが雰囲気中に拡散するが、雰囲気中のドーパントがｎ型ドリフト領域２に拡散することで、所望のドーパント濃度となることが推定される。
【００７４】
もう１つは、この熱処理時では、予め雰囲気中にドーパントが混入されていることから、このドーパントにより、ｎ型ドリフト領域２中に含まれるドーパントの雰囲気中への拡散が抑制されていることが推定される。
【００７５】
また、この所望の濃度に維持されるというのは、半導体装置の製造上許容される範囲、すなわち誤差範囲にて、濃度が維持されるということである。
【００７６】
〔図４（ｂ）に示す工程〕
エピタキシャル成長法によって、トレンチ１０内を含むｎ型ドリフト領域２上にｐ型層３３を形成する。このとき、図４（ａ）の工程にて、トレンチ１０の内壁表面が平坦化され、また、トレンチ１０の内壁表面における結晶性が向上されていることから、良好な結晶性を有するｐ型層３３が形成される。
【００７７】
このｐ型層３３の形成方法は、具体的には、図５（ａ）〜（ｃ）に示す方法にて行う。図５（ａ）に示すように、トレンチ１０の内壁表面及びｎ型ドリフト領域２表面上にエピタキシャル成長法により、１層目のｐ型層３３ａを形成する。
【００７８】
続いて、図５（ｂ）に示すように、１層目ｐ型層３３ａの例えば、ＨＣｌガス等を導入したハロゲン化物エッチングを行う。このとき、ｐ型層３３ａのうち、トレンチ１０の開口部付近の部分が選択的にエッチングされ、トレンチ１０の底部１０ｃ上の部分のエッチング量が少なくなるようにエッチング条件を設定する。これにより、トレンチ１０でのｐ型層３３ａの開口部が広がった状態となる。
【００７９】
次に、図５（ｃ）に示すように、エピタキシャル成長法により、２層目のｐ型層３３ｂを１層目ｐ型層３３ａ上に形成する。これにより、ｐ型層３３が形成される。
【００８０】
このとき、上記したエッチングを行うことなく、ｐ型層を形成した場合では、トレンチ１０内にｐ型層が完全に形成される前に、トレンチ１０の上端部近辺にて、ｐ型層がトレンチ１０を塞いでしまう。このため、ｐ型層３３の内部に、いわゆる、すと呼ばれる埋め込み不良が発生してしまう。
【００８１】
これに対して、本実施形態では、図５（ｂ）において、１層目ｐ型層３３ａのうち、トレンチ１０の上端部近辺をエッチングすることで、トレンチ１０が塞がれるのを抑制することができる。これにより、ｐ型層３３の埋め込み不良が抑制される。
【００８２】
その後、非酸化性かつ非窒化性の減圧雰囲気にて熱処理する。これにより、トレンチ１０に形成されたｐ型層３３の中央部にて、埋め込み不良が発生していても、埋め込み不良が発生している領域近辺のシリコン原子が再配列され、埋め込み不良を縮小させることができる。
【００８３】
また、図４（ａ）、（ｂ）の工程では、図４（ａ）の工程での熱処理及び図５（ｃ）の工程での熱処理により、ｎ+型基板１中のドーパントがｎ型ドリフト領域２に拡散され、トレンチ１０の底面２ｃとｎ+型基板１の上面とが接する状態となる。なお、本実施形態では、底面１０ｃが、ｎ+型基板１の上面よりも上側に位置するように、トレンチ１０をｎ型ドリフト領域２に形成していたが、ｎ型ドリフト領域２を貫通して、底面１０ｃがｎ+型基板１に接するように、トレンチ１０を形成することもできる。
【００８４】
この場合においても、トレンチ１０が形成されているｎ型ドリフト領域２及びｎ+型基板１のドーパント濃度を熱処理前の濃度にて維持することができる。
【００８５】
〔図４（ｃ）に示す工程〕
ｎ型ドリフト領域２の上面の高さまで、ｐ型層３３を例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により平坦化する。このようにして、ｎ型ドリフト領域２とｐ型シリコン領域３との互層構造が形成される。
【００８６】
〔図６（ａ）に示す工程〕
図６、図７は、図４（ｃ）中の領域Ｃを示している。なお、これらの図では、トレンチ１０の上端及び下端での丸みを省略している。
【００８７】
図６（ａ）に示す工程では、エピタキシャル成長法によってｎ型層３４を形成する。
【００８８】
〔図６（ｂ）に示す工程〕
ｎ型層３４のうち、ｐ型シリコン領域３上に配置された領域の中央付近に例えばイオン注入法によってｐ型のドーパントを添加する。この結果、ｐ型接続領域１５が形成され、同時に、ｐ型接続領域１５によって区画された上部ｎ型シリコン領域５が形成される。
【００８９】
また、上部ｎ型シリコン領域５の上部の全体の領域に例えばイオン注入法によってｐ型のドーパントを添加する。この結果、ｐ型ベース領域４が形成される。
【００９０】
〔図７（ａ）に示す工程〕
ｐ型ベース領域４のうち、ｎ型ドリフト領域２の直上であって、上部ｎ型シリコン領域５の中央付近の上方に、レジストをマスクにして、ドライエッチングによってｐ型ベース領域４を貫通して上部ｎ型シリコン領域５に達するトレンチ１３を形成する。
【００９１】
〔図７（ｂ）に示す工程〕
続いて、トレンチ１３を構成する側面と底面に、例えばＣＶＤ法によってシリコン酸化膜１４を形成する。その後、トレンチ１３内に形成されたシリコン酸化膜１４上に例えばＣＶＤ法によってポリシリコンからなるゲート電極７を成膜する。
【００９２】
最後に、図２に示すように、ベース領域４の表面に例えばヒ素やリン等をイオン注入してｎ+型のソース領域６を形成する。また、ベース領域４の表面に例えばボロン等をイオン注入してｐ+型のベースコンタクト領域１２を形成する。以上の工程により図１、２に示されるパワーＭＯＳＦＥＴが製造される。
【００９３】
非酸化性かつ非窒化性雰囲気での熱処理において、雰囲気中にドーパントを混入させない場合では、この熱処理により、トレンチ１０が形成された半導体基板にて、ドーパントの濃度分布が変化してしまう可能性がある。
【００９４】
特にスーパージャンクション構造を有する半導体装置では、スーパージャンクション構造部を完全に空乏化させるために、スーパージャンクション構造を構成するｎ型ドリフト領域２及びｐ型シリコン領域３を高精度に濃度制御することが必要である。したがって、このｎ型ドリフト領域２に濃度変化を抑制することが不可欠となる。
【００９５】
本実施形態では、上記したように、トレンチの内壁表面を平坦化するための非酸化性かつ非窒化性の減圧雰囲気での熱処理において、トレンチ１０が形成されているｎ型ドリフト領域２と同じ導電型であるｎ型ドーパントが含まれるガスを混入した状態にて、熱処理を行っている。
【００９６】
これにより、所望のドーパント濃度にされたｎ型ドリフト領域２にトレンチ１０を形成した後、非酸化性かつ非窒化性の減圧雰囲気で熱処理を行っても、ｎ型ドリフト領域２を所望のドーパント濃度に維持することができる。すなわち、ｎ型ドリフト領域２におけるドーパントの濃度変化を抑制することができる。したがって、本発明によれば、非酸化性かつ非窒化性雰囲気にて熱処理を行っても、ｎ型ドリフト領域２におけるドーパント濃度を高精度に制御することができる。
【００９７】
なお、本実施形態では、ｎ型ドリフト領域２とｐ型シリコン領域３との互層構造の形成において、ｎ型ドリフト領域２に形成されたトレンチ１０内にｐ型シリコン領域３を埋め込むことで互層構造を形成する場合を説明してきたが、本実施形態とは、逆に、ｐ型シリコン領域３を先に形成し、このｐ型シリコン領域３に形成されたトレンチ内にｎ型ドリフト領域２を形成することもできる。
【００９８】
ｐ型シリコン領域３を先に形成した場合、非酸化性かつ非窒化性の減圧雰囲気で熱処理する工程において、ドーパントが含まれるガスとして、ｐ型ドーパントを含むガス、例えば、Ｂ2Ｈ6等のＢを含むガスを用いる。その他の条件は、上記にて説明した条件と同様である。
【００９９】
（第２実施形態）
図８に第２実施形態におけるスーパージャンクション構造のパワーＭＯＳＦＥＴの平面図を示す。また、図９に図８中のＤ−Ｄ’線断面図を示す。
【０１００】
図８中のＡ−Ａ’線断面は、図２と同じであり、この部分が素子部となっている。また、図９に示される図８中のＤ−Ｄ’線断面は、素子終端部を示している。
【０１０１】
本実施形態のパワーＭＯＳＦＥＴは、図１に示す第１実施形態に対して、いわゆるスーパージャンクション構造部の最外部に、このスーパージャンクション構造部を構成する領域よりも、ドーパント濃度が低い低濃度領域４１が追加された構造となっている。その他の構造は第１実施形態と同様であるため、説明を省略する。なお、同一部分には同一の符号を付している。
【０１０２】
具体的には、図８、９に示すように、素子終端部において、ｎ型ドリフト領域２及びｐ型シリコン領域３から構成されたスーパージャンクション構造部１１の最外部に、低濃度ｎ型領域４１を備えている。ｎ型ドリフト領域２のドーパント濃度は第１実施形態と同様に、例えば１×１０16〜１×１０17ｃｍ-3であり、低濃度ｎ型領域４１のドーパント濃度は、例えば、１×１０14ｃｍ-3〜１×１０16ｃｍ-3となっている。このように、低濃度ｎ型領域４１はｎ型ドリフト領域２よりもドーパント濃度が低くなっている。
【０１０３】
第１実施形態にて説明したとおり、スーパージャンクション構造部１１を有する半導体装置では、ソース・ドレイン間に逆バイアスが印加されたとき、ｐｎ接合部１０ａから空乏層が延び、スーパージャンクション構造部１１が形成された領域が完全に空乏化されることで、高耐圧が確保されている。
【０１０４】
しかしながら、ｎ型ドリフト領域２にトレンチ１０を形成し、そのトレンチ１０内にｐ型シリコン領域３を形成した構造では、このスーパージャンクション構造部１１の最外部は、必ずｎ型ドリフト領域２にて終端している。したがって、ｎ型ドリフト領域２の終端４２には、ｐｎ接合が形成されていない。このため、この外周部の耐圧は、外周部に位置するｎ型ドリフト領域２のドーパント濃度、すなわち、キャリア濃度により、決まってしまう。
【０１０５】
したがって、スーパージャンクション構造部１１において、高耐圧を確保しても、外周部の耐圧が低くなるため、半導体装置全体の耐圧を所望の耐圧とすることができなくなってしまう。
【０１０６】
この対策として、素子終端部において、最外部まで互層構造を形成する方法が考えられる。しかし、この方法では、素子と同様の耐圧を持たせるために、ｎ型ドリフト領域２及びｐ型シリコン領域３の深さと同じ長さ分の互層構造を形成する必要がある。このため、素子領域の面積が必要な面積よりも大きくなってしまう。
【０１０７】
これに対して、本実施形態では、スーパージャンクション構造部１１の最外部に、低濃度ｎ型領域４１が形成されていることから、低濃度ｎ型領域４１が形成されていない構造と比較して、耐圧を向上させることができる。
【０１０８】
また、低濃度ｎ型領域４１の横方向の幅は、ｎ型ドリフト領域２及びｐ型シリコン領域３よりも短くなっている。これにより、形成された素子領域の面積は必要以上に大きくなっていない。
【０１０９】
次にこの半導体装置の製造方法を説明する。図１０（ａ）〜（ｃ）に本実施形態における半導体装置の製造工程の一部を示す。本実施形態は、第１実施形態における製造方法に対して、ｎ型ドリフト領域２のドーパント濃度が異なっており、その他は同様である。したがって、第１実施形態における図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）に示す工程において、変更される工程についてのみ説明する。
【０１１０】
具体的には、図３（ａ）に示される工程にて、第１実施形態よりもドーパント濃度が低いｎ型ドリフト層２を形成する。第１実施形態では、ｎ+型基板１上にｎ型ドリフト領域２を形成する際に、ｎ型ドリフト領域２のドーパント濃度は、形成された半導体装置における所望のドーパント濃度と同じ濃度に設定されていた。
【０１１１】
これに対して、本実施形態では、ｎ型ドリフト領域２の濃度をこの所望の濃度よりも低い濃度とする。ｎ型ドリフト領域２のドーパント濃度を、例えば１×１０14ｃｍ-3〜１×１０16ｃｍ-3とする。なお、この濃度は１×１０14ｃｍ-3以上５×１０18ｃｍ-3未満であれば、他の濃度とすることもできる。この所望の濃度よりも低い濃度であるｎ型ドリフト領域２が、特許請求の範囲に記載の所定領域もしくは半導体層に相当する。
【０１１２】
続いて、図３（ｂ）、（ｃ）に示される工程を行う。
【０１１３】
次に、図４（ａ）、（ｂ）、（ｃ）に示される工程を行うが、本実施形態において、これらの工程に対応するのが、それぞれ図１０（ａ）、（ｂ）、（ｃ）に示す工程である。なお、これらの図では、半導体基板のうち、中央部を一部省略し、素子終端部の形成予定領域である基板の両端部を示している。
【０１１４】
図１０（ａ）に示す工程にて、非酸化性かつ非窒化性の減圧雰囲気であって、ｎ型ドーパントが混入されている雰囲気にて熱処理を行う。
【０１１５】
本実施形態では、トレンチ１０が形成されているｎ型ドリフト領域２に、予め雰囲気中に混入されているドーパントを拡散させる。このとき、ｎ型ドリフト領域２のドーパント濃度が、例えば１×１０16〜１×１０17ｃｍ-3となるように、雰囲気中のドーパント濃度等を設定しておく。なお、ｎ型ドリフト領域２のドーパント濃度に影響のない条件は、第１実施形態と同様とする。
【０１１６】
これにより、ｎ型ドリフト領域２のドーパント濃度を所望のドーパント濃度とすることができる。
【０１１７】
また、このとき、素子が形成される領域では、ｎ型ドリフト領域２が均一な濃度となるように、ｎ型ドリフト領域２の上面及び、トレンチ１０の側壁面１０ａから雰囲気中のドーパントが拡散される。
【０１１８】
これに対して、ｎ型ドリフト領域２のうち、素子終端部の形成予定領域では、最外部にｐ型シリコン領域３を形成しないため、トレンチ１０が形成されない。したがって、ｎ型ドリフト領域２の最外部では、底面側の領域にドーパンドが拡散せず、ドーパント濃度は熱処理前と同様の濃度のままとなる。なお、ｎ型ドリフト領域２の最外部における底面側の領域とは、ｎ型ドリフト領域２の上面及びトレンチ１０から離れている部分、言い換えると、ドーパントが混入された雰囲気にさらされた面より離れている部分である。
【０１１９】
このように、所望の濃度よりも低濃度とされたｎ型ドリフト領域２のうち、最外部にこの低濃度とされた領域を残し、最外部を除く領域に、所望の濃度とされたｎ型ドリフト領域２を形成している。すなわち、低濃度とされたｎ型ドリフト領域２のうち、外周部を除いた領域のドーパント濃度を高くしている。これにより、スーパージャンクション構造部１１の最外部に低濃度ｎ型領域４１が形成される。
【０１２０】
その後、図１０（ｂ）に示す工程にて、ｐ型層３３を形成する。
【０１２１】
続いて、図１０（ｃ）に示す工程にて、低濃度ｎ型領域４１の上面高さまで、ｐ型シリコン領域３を例えばＣＭＰにより平坦化する。その後は、第１実施形態と同様に、図６〜図７の工程を行うことで、図８、９に示される半導体装置が製造される。
【０１２２】
上記したように、本実施形態では、ｎ型ドリフト領域２をｎ+型基板１上に形成した際、ｎ型ドリフト領域２のドーパント濃度を所望の濃度よりも低濃度としている。そして、非酸化性かつ非窒化性雰囲気であって、ドーパントガスが混入された雰囲気にて熱処理する。このとき、ｎ型ドリフト領域２にドーパントを拡散させ、すなわち、ｎ型ドリフト領域２にドーパントを補充している。
【０１２３】
この方法によっても、ｎ型ドリフト領域２のドーパント濃度を所望の濃度とすることができる。すなわち、非酸化性かつ非窒化性雰囲気にて熱処理を行っても、ｎ型ドリフト領域２におけるドーパント濃度を高精度に制御することができる。
【０１２４】
また、素子終端部における耐圧を向上させるために、スーパージャンクション構造部１１を素子終端部の最外部まで形成する方法では、スーパージャンクション構造部１１が形成された領域の面積が、必要な面積よりも大きくなってしまう。
【０１２５】
これに対して、本実施形態によれば、素子終端部において、スーパージャンクション構造部１１の外側に隣接して、低濃度ｎ型領域４１を形成している。この低濃度ｎ型領域４１は、ｎ型ドリフト領域２及びｐ型シリコン領域３の深さよりも短くすることができる。このため、最外部までスーパージャンクション構造を形成する方法と比較して、素子の面積を縮小することができる。
【０１２６】
また、最外部に低濃度ｎ型領域４１を形成する方法として、スーパージャンクション構造部１１を形成する工程とは、別途に、低濃度ｎ型領域４１を形成する方法も考えられる。
【０１２７】
これに対して、本実施形態では、スーパージャンクション構造部１１を形成する工程において、低濃度ｎ型領域４１を最外部に形成することができる。これにより、低濃度ｎ型領域４１を別途形成する場合よりも、工程数を削減することができる。
【０１２８】
なお、本実施形態では、図３（ａ）に示す工程において、ｎ+型基板１上にｎ型ドリフト領域２と同じ導電型である低濃度とされたｎ型ドリフト領域２を形成していたが、この低濃度とされたｎ型ドリフト領域２を、ｎ型ドリフト領域２と異なる導電型のｐ型の領域とすることもできる。
【０１２９】
この場合においても、ｐ型の領域は、形成予定の半導体装置におけるｐ型シリコン領域３のドーパント濃度よりも低濃度とする。そして、非酸化性かつ非窒化性雰囲気にて熱処理する際には、この低濃度とされたｐ型領域と異なる導電型、すなわち、ｎ型ドーパントを含むガスを混入して熱処理する。低濃度とされたｐ型領域にｎ型ドーパントを拡散させることで、ｎ+型基板１上にｎ型ドリフト領域２を形成する。
【０１３０】
このとき、低濃度とされたｐ型領域の最外部の底面側を残して、最外部を除く領域にｎ型ドーパントが拡散されるように制御する。つまり、低濃度とされたｐ型領域の最外部を残して、最外部を除く領域にｎ型ドリフト領域２を形成する。これにより、ｎ型ドリフト領域２の外側に隣接して、ｐ型シリコン領域３よりも低濃度であるｐ型領域を形成することができる。
【０１３１】
この場合においても、スーパージャンクション構造部１１の外側に低濃度とされたｐ型領域が形成されていることから、素子終端部の耐圧を向上させることができる。なお、低濃度とされたｐ型領域が、特許請求の範囲に記載の所定領域もしくは半導体層に相当する。
【０１３２】
また、第１実施形態と同様に、ｎ型ドリフト領域２とｐ型シリコン領域３との互層構造の形成において、ｐ型シリコン領域３を先に形成し、このｐ型シリコン領域３に形成されたトレンチ内にｎ型ドリフト領域２を形成することもできる。
【０１３３】
（他の実施形態）
第１実施形態における半導体装置を第２実施形態での半導体装置の製造方法にて、形成することもできる。すなわち、第２実施形態では、スーパージャンクション構造部１１を形成する工程において、低濃度ｎ型領域４１を最外部に形成していたが、この低濃度ｎ型領域４１を形成しないこともできる。
【０１３４】
言い換えると、第１実施形態では、非酸化性かつ非窒化性の加熱処理において、ｎ型ドリフト領域２のドーパント濃度を所望の濃度にて維持するように熱処理をしていたが、雰囲気中に予め混入されたドーパントをｎ型ドリフト領域２に拡散させ、このｎ型ドリフト領域２の濃度を高くして、所望の濃度とすることもできる。
【０１３５】
なお、この場合においても、第２実施形態にて説明したように、形成予定後のｎ型ドリフト領域２と異なる導電型のｐ型領域を形成し、その後の熱処理により、ｎ型ドーパントをこのｐ型領域に拡散させ、ｎ型ドーパント濃度を高くすることで、ｎ型ドリフト領域２を形成することもできる。
【０１３６】
また、上記した各実施形態では、第１導電型をｎ型、第２導電型をｐ型として、ｎチャネル型のパワーＭＯＳＦＥＴについて説明してきたが、各構成要素の導電型が逆となるｐチャネル型パワーＭＯＳＦＥＴについても、本発明を適用することができる。
【０１３７】
また、上記した各実施形態では、パワーＭＯＳＦＥＴを例に挙げて説明してきたが、ドレインがコレクタに代わり、ソースがエミッタに代わったＩＧＢＴやサイリスタについても本発明を適用することができる。
【０１３８】
また、上記した各実施形態では、いわゆるスーパージャンクション構造を有する半導体装置を例として説明したが、トレンチ内にエピタキシャル成長膜が埋め込まれることで形成される他の半導体装置においても本発明を適用することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態における半導体装置の平面図である。
【図２】図１中のＡ−Ａ’線方向の断面図である。
【図３】第１実施形態における半導体装置の製造工程を示す図である。
【図４】図３に続く半導体装置の製造工程を示す図である。
【図５】図４（ｂ）における製造工程を示す図である。
【図６】図４に続く半導体装置の製造工程を示す図である。
【図７】図６に続く半導体装置の製造工程を示す図である。
【図８】本発明の第２実施形態における半導体装置の平面図である。
【図９】図８中のＤ−Ｄ’方向の断面図である。
【図１０】第２実施形態における半導体装置の製造工程を示す図である。
【符号の説明】
１…ｎ+型基板、２…ｎ型ドリフト領域、３…ｐ型シリコン領域、４…ｐ型ベース領域、５…上部ｎ型シリコン領域、６…ｎ+型ソース領域、７…ゲート電極、１０…トレンチ、１０ａ、２１、２２…ｐｎ接合部、３２…半導体基板、３３…ｐ型層、４１…低濃度ｎ型領域、４２…終端。
【発明の属する技術分野】
本発明は、トレンチ内にエピタキシャル成長膜を埋め込むことで形成される半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
半導体基板にトレンチを形成し、このトレンチ内にエピタキシャル成長膜を形成する方法として、本発明者らは、先の特願２０００−３１３９１８号の出願にて、次に示す製造方法を提案している。
【０００３】
図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）に示す半導体装置の製造工程を参照して、この製造方法を説明する。
【０００４】
図３（ａ）に示す工程では、ｎ+型基板１上にｎ型ドリフト領域２が形成された半導体基板３２を用意する。そして、この半導体基板３２上にマスク３１を形成し、フォトリソグラフィ工程及びエッチング工程により、マスク３１をパターニングする。
【０００５】
続いて、図３（ｂ）に示す工程にて、マスク３１を用いて、エッチングを行い、トレンチ１０を形成する。その後、図３（ｃ）に示す工程にて、トレンチ１０の内部を含む半導体基板３２表面をＨＦ水溶液により洗浄する。
【０００６】
次に、図４（ａ）に示す工程にて、非酸化性かつ非窒化性雰囲気中での熱処理を行う。この熱処理により、半導体基板３２に形成されているトレンチ１０の内壁面を流動化させる。これにより、トレンチ１０の内壁表面が平坦化され、また、トレンチ１０の内壁表面での結晶性不良が改善される。
【０００７】
その後、図４（ｂ）に示すように、エピタキシャル成長膜３３を形成する。続いて、図４（ｃ）に示すように、エピタキシャル成長膜３３を平坦化する。
【０００８】
このように先の出願明細書に示される方法は、エピタキシャル成長膜３３を形成する工程の前に、非酸化性、かつ非窒化性の減圧雰囲気での熱処理を行っている。そして、この熱処理により、内壁が平坦化され、良好な結晶性とされたトレンチ１０の内壁上にエピタキシャル成長膜３３を形成している。これにより、このエピタキシャル成長膜３３の結晶性不良を抑制することができる。
【０００９】
【発明が解決しようとする課題】
しかしながら、非酸化性、かつ非窒化性の減圧雰囲気での熱処理工程において、熱処理中に半導体基板３２に注入されているドーパントが、半導体基板内部から外部に向けて拡散してしまう。すなわち、ドーパントが半導体基板から抜けてしまうことから、半導体基板表面の濃度分布が変化する可能性がある。このため、形成された半導体装置において、半導体基板のドーパントの濃度が所望の濃度と異なってしまう可能性がある。
【００１０】
本発明は上記点に鑑みて、非酸化性、かつ非窒化性の雰囲気での熱処理工程を行い、エピタキシャル成長膜を形成したとき、半導体基板のうちトレンチが形成されている領域におけるドーパント濃度を所望の濃度に制御することができる半導体装置の製造方法及びこの製造方法により製造された半導体装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、半導体基板（３２）のうち、所定領域（２）にトレンチ（１０）を形成する工程と、非酸化性かつ非窒化性雰囲気であって、導電型が所定領域（２）の導電型と同一であるドーパント、もしくはドーパントを含む化合物が混入された雰囲気中にて熱処理することで、トレンチ（１０）の内壁表面を平坦化すると共に、所定領域（２）におけるドーパント濃度を熱処理前の濃度にて維持する工程と、トレンチ（１０）内にエピタキシャル成長膜（３３）を形成する工程とを有することを特徴としている。
【００１２】
このようにドーパントが混入されている雰囲気にて熱処理を行い、所定領域のドーパント濃度を維持している。これにより、熱処理前に所望の不純物濃度にて所定領域を形成した後に、この熱処理を行っても、所定領域のドーパント濃度を所望の濃度とすることができる。
【００１３】
本発明は、例えば、いわゆるスーパージャンクション構造を有する半導体装置の製造に用いることができる。
【００１４】
具体的には、請求項２に示すように、ドレイン領域を構成する第１導電型の半導体基板（１）上に、第１導電型のドリフト領域（２）と第２導電型の第１半導体領域（３）のうち、どちらか一方領域が形成された半導体基板（３２）を用意し、その一方の領域に第１のトレンチ（１０）を形成する。
【００１５】
その後、非酸化性かつ非窒化性雰囲気であって、一方の領域と同一導電型のドーパントもしくはドーパントを含む化合物が混入された雰囲気中にて熱処理することで、トレンチ（１０）の内壁表面を平坦化すると共に、一方の領域におけるドーパント濃度を熱処理前の濃度にて維持する。
【００１６】
これにより、非酸化性かつ非窒化性雰囲気での熱処理を行っても、スーパージャンクション構造を構成する領域のうち、トレンチが形成された領域であって、所望のドーパント濃度にて形成された領域をその濃度に維持することができる。
【００１７】
所望のドーパント濃度としては、請求項３に示すように、例えば、１×１０15ｃｍ-3以上５×１０18ｃｍ-3以下とすることができる。
【００１８】
請求項４に記載の発明では、半導体基板（３２）のうち、所定領域（２）にトレンチ（１０）を形成する工程と、非酸化性かつ非窒化性雰囲気であって、所定領域（２）に拡散させるためのドーパント、もしくはドーパントを含む化合物が混入された雰囲気中にて熱処理することで、トレンチ（１０）の内壁表面を平坦化すると共に、所定領域（２）にドーパントを拡散させ、所定領域（２）のドーパント濃度を熱処理前よりも高くする工程と、トレンチ（１０）内にエピタキシャル成長膜（３）を形成する工程とを有することを特徴としている。
【００１９】
本発明によれば、ドーパントが混入されている雰囲気において、熱処理を行い、半導体基板のうちトレンチが形成されている所定領域のドーパント濃度を高くすることで、所望の濃度とすることができる。
【００２０】
また、例えば、スーパージャンクション構造を有する半導体装置の製造においては、請求項５に示すように行うことができる。
【００２１】
具体的には、ドレイン領域を構成する第１導電型の半導体基板（１）を用意し、半導体基板（１）上に半導体層を形成し、半導体領域（２）に第１のトレンチ（１０）を形成する。
【００２２】
その後、非酸化性かつ非窒化性雰囲気であって、ドーパントもしくはドーパントを含む化合物が混入された雰囲気中にて熱処理することで、トレンチ（１０）の内壁表面を平坦化すると共に、半導体層にドーパントを拡散させ、半導体層のドーパント濃度を高くすることで、半導体基板（１）上に第１導電型のドリフト領域（２）と第２導電型の第１半導体領域（３）のうち、どちらか一方の領域を形成する。
【００２３】
そして、第１のトレンチ（１０）内に、エピタキシャル成長法により、ドリフト領域（２）と第１半導体領域（３）のうち、残りの一方を形成することで、ドリフト領域（２）と第１半導体領域（３）との横方向の互層構造を形成する。
【００２４】
これにより、非酸化性かつ非窒化性雰囲気での熱処理を行っても、スーパージャンクション構造を構成する領域のうち、トレンチが形成された領域を、所望のドーパント濃度にて形成することができる。
【００２５】
なお、半導体層の導電型は、熱処理にて半導体基板（１）上に形成される第１導電型のドリフト領域（２）と第２導電型の第１半導体領域（３）のどちらか一方の領域と同一若しくは異なる導電型とすることができる。
【００２６】
また、請求項６に記載の発明では、前記半導体層のうち、最外部を除く領域に一方の領域を形成することを特徴とする。
【００２７】
これにより、請求項５の発明の効果に加えて、スーパージャンクション構造部の最外部に、この構造部を構成する領域よりもドーパント濃度が低い低濃度領域（４１）が配置された半導体装置を形成することができる。
【００２８】
スーパージャンクション構造を有する半導体装置において、スーパージャンクション構造を構成する領域のうち、最外部の領域が外側に延長されており、半導体基板の終端までスーパージャンクション構造部が形成されていない構造では、この最外部にソース・ドレイン間に逆バイアスが印加されたとき、最外部が空乏化されない。このため、この最外部では、最外部でのドーパント濃度により、耐圧が決まってしまう。
【００２９】
これに対して、本発明によれば、低濃度領域（４１）が形成されていない半導体装置と比較して、耐圧を向上させることができる。
【００３０】
また、本発明によれば、スーパージャンクション構造部の形成と同時に、最外部にこの低濃度領域（４１）を形成することができる。このことから、スーパージャンクション構造部を形成する工程とは、別途に低濃度領域（４１）を形成する方法と比較して、製造工程を削減することができる。
【００３１】
また、請求項４、５、６においては、請求項７に示すように、トレンチ（１０）が形成された領域における熱処理前のドーパント濃度を１×１０14ｃｍ-3以上５×１０18ｃｍ-3未満とし、熱処理後のドーパント濃度を１×１０15ｃｍ-3以上５×１０18ｃｍ-3以下とすることができる。
【００３２】
また、請求項４、５、６、７において、請求項８に示すように、前記ドーパント濃度を高くする工程では、該工程を行う前の前記トレンチ（１０）が形成された領域と同一の導電型であるドーパント若しくはドーパントを含む化合物を用いることができる。
【００３３】
また、熱処理条件としては、請求項９に示すように、非酸化性及び非窒化性雰囲気として、水素若しくは希ガスが導入されている雰囲気とすることができ、また、請求項１１に示すように、ドーパントとして用いる元素は、Ｐ型ドーパントとしては、Ｂを用い、Ｎ型ドーパントとしては、Ｐ、Ａｓ、Ｓｂのいずれか１つを用いることができる。
【００３４】
また、請求項１０に示すように、非酸化性及び非窒化性雰囲気は、大気圧よりも低い減圧状態とすることが好ましく、また、請求項１２に示すように、熱処理での温度は、１０００℃以上１１５０℃以下とすることが好ましい。
【００３５】
請求項１３に記載の発明では、いわゆるスーパージャンクション構造を備えた半導体装置において、ドリフト領域（２）と第１半導体領域（３）により構成された互層構造の外側に隣接して配置され、ドリフト領域（２）及び第１半導体領域（３）よりも、ドーパント濃度が低い低濃度領域（４１）を備えていることを特徴としている。
【００３６】
スーパージャンクション構造を有する半導体装置において、スーパージャンクション構造を構成する領域のうち、最外部の領域が外側に延長されており、半導体基板の終端までスーパージャンクション構造部が形成されていない構造では、この最外部にソース・ドレイン間に逆バイアスが印加されたとき、最外部が空乏化されない。このため、この最外部では、最外部でのドーパント濃度により、耐圧が決まってしまう。
【００３７】
これに対して、本発明によれば、低濃度ｎ型領域が形成されていない半導体装置と比較して、耐圧を向上させることができる。
【００３８】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００３９】
【発明の実施の形態】
（第１実施形態）
図１に本発明を適用した第１実施形態としてのスーパージャンクション構造のパワーＭＯＳＦＥＴの平面図を示す。また、図２に図１中のＡ−Ａ’線断面図を示す。このパワーＭＯＳＦＥＴは、幅Ｂに示す範囲内の構造が一つの単位となっており、実際には、この単位構造が、複数回繰り返して形成されている。
【００４０】
このパワーＭＯＳＦＥＴは、ｎ+型基板１と、ｎ型ドリフト領域２と、第１半導体領域としてのｐ型シリコン領域３と、ｐ型ベース領域４と、第２半導体領域としての上部ｎ型シリコン領域５と、ｎ+型ソース領域６と、ゲート電極７とを備えている。
【００４１】
ｎ+型基板１は、ｎ+型ドレイン領域を構成しており、上下方向の厚さは例えば２μｍである。また、ドーパント濃度は、例えば、１×１０19〜１×１０21ｃｍ-3である。
【００４２】
ｎ型ドリフト領域２は、ｎ+型基板１上に形成されており、ドーパント濃度は例えば１×１０16〜１×１０17ｃｍ-3である。また、幅は例えば１μｍであり、厚さは例えば１０μｍである。なお、これらの数値は、後述するが、所望の耐圧時にｎ型ドリフト領域２を完全空乏化できる数値に選択されている。
【００４３】
そして、このｎ型ドリフト領域２には、側壁面１０ａと底面１０ｃとから構成されたトレンチ１０が形成されている。このトレンチ１０内に、ｐ型シリコン領域３が形成されている。このｐ型シリコン領域３のドーパント濃度は例えば１×１０16〜１×１０17ｃｍ-3である。また、幅は例えば３μｍであり、厚さは例えば１０μｍである。ただし、後述する上部ｎ型シリコン領域５に挟まれた領域の幅は例えば１μｍである。なお、これらの数値は、所望の耐圧時にｐ型シリコン領域３を完全空乏化できる数値に選択されている。
【００４４】
このようにｎ型ドリフト領域２とｐ型シリコン領域３とは、キャリアの移動方向に直交する方向、すなわち、図２では横方向に交互に配置されている。言い換えると、ｎ型ドリフト領域２とｐ型シリコン領域３は上記したトレンチ１０の側壁面１０ａでもあるｐｎ接合部１０ａで接合している。
【００４５】
ｎ型ドリフト領域２とｐ型シリコン領域３の互層構造によって、ｐｎ接合部１０ａが横方向に断続的に形成されている。これらのｎ型ドリフト領域２とｐ型シリコン領域３の互層構造によって、いわゆるスーパージャンクション構造部１１が形成されている。
【００４６】
ｐ型ベース領域４は、ｐ型シリコン領域３上にて、ｐ型シリコン領域３と直に接して形成されている。このドーパント濃度は例えば５×１０16ｃｍ-3であり、厚さは１．５μｍである。ｐ型ベース領域４の表面には、厚さ０．５μｍのｐ+型のベースコンタクト領域１２が形成されている。
【００４７】
上部ｎ型シリコン領域５は、ｎ型ドリフト領域２の上面と、ｐ型ベース領域４の下面の間に配置されている。また、上部ｎ型シリコン領域５はｐ型シリコン領域３とｐｎ接合部２２にて接合している。なお、この上部ｎ型シリコン領域５は、ｎ型ドリフト領域２とｐ型ベース領域４を繋ぐキャリア通路のほぼ全体を含む領域に配置されている。
【００４８】
本実施形態では、上部ｎ型シリコン領域５のドーパント濃度は、例えば１×１０16ｃｍ-3となっており、ｎ型ドリフト領域２と異なっている。なお、この上部ｎ型シリコン領域５のドーパント濃度をｎ型ドリフト領域２と同様としても良い。
【００４９】
また、上部ｎ型シリコン領域５とｐ型ベース領域４との間には、ｐｎ接合部２１が形成されている。上部ｎ型シリコン領域５は、ｐ型ベース領域４とも接しており、さらにｐ型ベース領域４のうち、ｎ型チャネルが形成される領域４ａとも接している。上部ｎ型シリコン領域５は、ｎ型ドリフト領域２とトレンチ１３の底面の間に配置されているとともに、ｎ型ドリフト領域２およびトレンチ１３より幅広である。
【００５０】
具体的な幅の一例は３μｍであり、厚さは１μｍである。上部ｎ型シリコン領域５は、ｎ型ドリフト領域２およびトレンチ１３よりも左右方向にほぼ同じ長さだけ幅広である。上部ｎ型シリコン領域５は、トレンチ１３の底面の２箇所の隅部１３ａを覆っている。
【００５１】
ｎ+型ソース領域６は、ｐ型ベース領域４の表面に接している。ｎ+型ソース領域６の厚さは０．５μｍである。
【００５２】
また、ゲート電極７は、表面からベース領域４を貫通するトレンチ１３の内壁上にゲート絶縁膜としてのゲート酸化膜１４を介して形成されている。
【００５３】
なお、図２に示す断面構造においては、例えば、ゲート電極７の幅は１μｍであり、深さは２．５μｍである。ゲート酸化膜１４の幅は０．１μｍである。
【００５４】
次に、本実施形態のパワーＭＯＳＦＥＴの動作を説明する。図２に示すｎ+型ドレイン領域１には正電圧が印加されており、ｎ+型ソース領域６とｐ+型ベースコンタクト領域１２は接地されている。この状態でパワーＭＯＳＦＥＴをオンすると、すなわち、トレンチゲート電極７に正電圧が印加されると、ｐ型ベース領域４中の電子は領域４ａに集まり、ｎ型チャネルが形成される。
【００５５】
これにより、ｎ+型ソース領域６から供給された電子は、ｎ型チャネル４ａ、上部ｎ型シリコン領域５、ｎ型ドリフト領域２の順に流れ、ｎ+型ドレイン領域１に達する。
【００５６】
また、ゲート電極７に電圧が印加されていない状態、すなわち、オフの状態にて、ソース・ドレイン間に逆バイアスが印加された場合、ｎ型ドリフト領域２とｐ型シリコン領域３の接合部１０ａと、ｐ型ベース領域４と上部ｎ型シリコン領域５の接合部２１と、ｐ型シリコン領域３と上部ｎ型シリコン領域５の接合部２２から各領域２、３、４、５に空乏層が広がる。
【００５７】
所望の耐圧時には、ｎ型ドリフト領域２、ｐ型シリコン領域３、及び上部ｎ型シリコン領域５が完全に空乏化される。すなわち、スーパージャンクション構造部１１が形成された領域が完全に空乏化されることで、この半導体装置は、高耐圧が確保されている。
【００５８】
次に本実施形態における半導体装置の製造方法を説明する。図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）、図５（ａ）〜（ｃ）、図６（ａ）、（ｂ）、図７（ａ）、（ｂ）に本実施形態における半導体装置の製造工程を示す。
【００５９】
〔図３（ａ）に示す工程〕
まず、ｎ+型ドレイン領域を構成するｎ+型基板１を用意する。そして、このｎ+型基板１上に、所望のドーパント濃度とされたｎ型ドリフト領域２を形成する。本実施形態では、ドーパント濃度は例えば１×１０16〜１×１０17ｃｍ-3とする。なお、このドーパント濃度は、１×１０15〜５×１０18ｃｍ-3の範囲内であれば、他の濃度としても良い。
【００６０】
次に、ｎ型ドリフト領域２上に、トレンチエッチング用マスクとなるシリコン酸化膜３１を成膜する。シリコン酸化膜３１上に、図示しないが、レジスト材を塗布し、フォトリソグラフィ工程及びエッチング工程を行う。フォトリソグラフィ工程により、レジストパターンを形成し、このレジストパターンをマスクとして、シリコン酸化膜３１をエッチングする。これにより、シリコン酸化膜３１のうち、トレンチ形成位置が開口される。その後、レジストパターンを除去する。
【００６１】
〔図３（ｂ）に示す工程〕
この工程では、先の工程にてパターニングされたシリコン酸化膜３１をマスクとして、ｎ型ドリフト領域２の表層、すなわち、半導体基板３２の表層をエッチングする。このとき、エッチングとしてはＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法等によるドライエッチング、又はウェットエッチングによる異方性エッチングを行う。
【００６２】
これにより、ｎ型ドリフト領域２の表層に、側壁１０ａと底面１０ｃとにより構成されたトレンチ１０が形成される。このとき、トレンチ底面１０ｃは、ｎ+型基板１の上面よりも上側に位置している。
【００６３】
〔図３（ｃ）に示す工程〕
トレンチ１０の内部を含むｎ型ドリフト領域２表面、すなわち半導体基板３２表面をＨＦ水溶液により洗浄する。これにより、トレンチ１０の内壁や半導体基板３２の表面上に存在する自然酸化膜を除去すると共に、マスクとして用いたシリコン酸化膜３１を除去する。
【００６４】
なお、ＲＩＥ等のドライエッチングを行ったとき、反応生成物がトレンチ１０の内壁に付着している場合がある。そこで、ＨＦ水溶液による洗浄の前に、反応生成物を除去するために、硫酸（Ｈ2ＳＯ4）＋過酸化水素水（Ｈ2Ｏ2）溶液を用いた洗浄を行うことが有効である。
【００６５】
〔図４（ａ）に示す工程〕
トレンチ１０の内壁表面の平坦化、及び結晶性不良を改善するために、非酸化性、かつ非窒化性の減圧雰囲気での熱処理を行う。このとき、ドーパントガスが混入された状態で、熱処理を行う。
【００６６】
具体的には、非酸化性、かつ非窒化性のガスとしては、水素若しくはＨｅ、Ａｒ等の希ガスを用い、大気圧よりも低い、例えば、１〜６００ｔｏｒｒ（１ｔｏｒｒ＝約１３３Ｐａ）の減圧状態の雰囲気とする。
【００６７】
温度は、例えば９００℃以上、半導体基板３２の融点よりも低い温度、例えば１２００℃以下とする。なお、ｎ型ドリフト領域２のうち、トレンチ１０の内壁表面での結晶性を向上させるためには、高温で熱処理することが好ましいが、温度が高すぎると基板に反りが発生してしまう。この２つの観点を考慮して、本発明者らが実験を行った結果より、温度範囲は、１０００℃以上１１５０℃以下とすることが好ましい。
【００６８】
熱処理時間は、トレンチ１０の内壁表面の荒れの大きさに応じ、設定温度との関係により任意に設定される。
【００６９】
また、ドーパントとしては、トレンチ１０が形成されているｎ型ドリフト領域２と同じ導電型、すなわち、ｎ型のドーパントを用いる。ｎ型のドーパントが含まれるガスとしては、例えば、ＰＨ3等のＰを含む化合物、若しくはＡｓＨ3等のＡｓを含む化合物を用いる。なお、このｎ型ドーパントとしては、Ｐ、Ａｓの他、Ｓｂ等の元素を用いることができる。また、これらのドーパントを含む化合物を用いて、熱処理することもできる。
【００７０】
また、上記した条件に加え、トレンチ１０が形成されているｎ型ドリフト領域２のドーパント濃度が、熱処理前の所望の濃度にて維持されるように、ドーパント濃度等の雰囲気条件を適当に設定する。
【００７１】
このようにドーパントガスが雰囲気中に混入された状態にて、熱処理することで、トレンチ１０が形成されたｎ型ドリフト領域２のドーパント濃度を、熱処理前に設定した濃度に維持することができる。これにより、非酸化性かつ非窒化性雰囲気にて、熱処理を行っても、熱処理後のｎ型ドリフト領域２におけるドーパントの濃度分布が変化するのを抑制することができる。
【００７２】
なお、ｎ型ドリフト領域２のドーパント濃度が維持されるメカニズムとしては、例えば次の２つのメカニズムが推定される。
【００７３】
１つは、この熱処理時において、ｎ型ドリフト領域２に含まれるドーパントが雰囲気中に拡散するが、雰囲気中のドーパントがｎ型ドリフト領域２に拡散することで、所望のドーパント濃度となることが推定される。
【００７４】
もう１つは、この熱処理時では、予め雰囲気中にドーパントが混入されていることから、このドーパントにより、ｎ型ドリフト領域２中に含まれるドーパントの雰囲気中への拡散が抑制されていることが推定される。
【００７５】
また、この所望の濃度に維持されるというのは、半導体装置の製造上許容される範囲、すなわち誤差範囲にて、濃度が維持されるということである。
【００７６】
〔図４（ｂ）に示す工程〕
エピタキシャル成長法によって、トレンチ１０内を含むｎ型ドリフト領域２上にｐ型層３３を形成する。このとき、図４（ａ）の工程にて、トレンチ１０の内壁表面が平坦化され、また、トレンチ１０の内壁表面における結晶性が向上されていることから、良好な結晶性を有するｐ型層３３が形成される。
【００７７】
このｐ型層３３の形成方法は、具体的には、図５（ａ）〜（ｃ）に示す方法にて行う。図５（ａ）に示すように、トレンチ１０の内壁表面及びｎ型ドリフト領域２表面上にエピタキシャル成長法により、１層目のｐ型層３３ａを形成する。
【００７８】
続いて、図５（ｂ）に示すように、１層目ｐ型層３３ａの例えば、ＨＣｌガス等を導入したハロゲン化物エッチングを行う。このとき、ｐ型層３３ａのうち、トレンチ１０の開口部付近の部分が選択的にエッチングされ、トレンチ１０の底部１０ｃ上の部分のエッチング量が少なくなるようにエッチング条件を設定する。これにより、トレンチ１０でのｐ型層３３ａの開口部が広がった状態となる。
【００７９】
次に、図５（ｃ）に示すように、エピタキシャル成長法により、２層目のｐ型層３３ｂを１層目ｐ型層３３ａ上に形成する。これにより、ｐ型層３３が形成される。
【００８０】
このとき、上記したエッチングを行うことなく、ｐ型層を形成した場合では、トレンチ１０内にｐ型層が完全に形成される前に、トレンチ１０の上端部近辺にて、ｐ型層がトレンチ１０を塞いでしまう。このため、ｐ型層３３の内部に、いわゆる、すと呼ばれる埋め込み不良が発生してしまう。
【００８１】
これに対して、本実施形態では、図５（ｂ）において、１層目ｐ型層３３ａのうち、トレンチ１０の上端部近辺をエッチングすることで、トレンチ１０が塞がれるのを抑制することができる。これにより、ｐ型層３３の埋め込み不良が抑制される。
【００８２】
その後、非酸化性かつ非窒化性の減圧雰囲気にて熱処理する。これにより、トレンチ１０に形成されたｐ型層３３の中央部にて、埋め込み不良が発生していても、埋め込み不良が発生している領域近辺のシリコン原子が再配列され、埋め込み不良を縮小させることができる。
【００８３】
また、図４（ａ）、（ｂ）の工程では、図４（ａ）の工程での熱処理及び図５（ｃ）の工程での熱処理により、ｎ+型基板１中のドーパントがｎ型ドリフト領域２に拡散され、トレンチ１０の底面２ｃとｎ+型基板１の上面とが接する状態となる。なお、本実施形態では、底面１０ｃが、ｎ+型基板１の上面よりも上側に位置するように、トレンチ１０をｎ型ドリフト領域２に形成していたが、ｎ型ドリフト領域２を貫通して、底面１０ｃがｎ+型基板１に接するように、トレンチ１０を形成することもできる。
【００８４】
この場合においても、トレンチ１０が形成されているｎ型ドリフト領域２及びｎ+型基板１のドーパント濃度を熱処理前の濃度にて維持することができる。
【００８５】
〔図４（ｃ）に示す工程〕
ｎ型ドリフト領域２の上面の高さまで、ｐ型層３３を例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により平坦化する。このようにして、ｎ型ドリフト領域２とｐ型シリコン領域３との互層構造が形成される。
【００８６】
〔図６（ａ）に示す工程〕
図６、図７は、図４（ｃ）中の領域Ｃを示している。なお、これらの図では、トレンチ１０の上端及び下端での丸みを省略している。
【００８７】
図６（ａ）に示す工程では、エピタキシャル成長法によってｎ型層３４を形成する。
【００８８】
〔図６（ｂ）に示す工程〕
ｎ型層３４のうち、ｐ型シリコン領域３上に配置された領域の中央付近に例えばイオン注入法によってｐ型のドーパントを添加する。この結果、ｐ型接続領域１５が形成され、同時に、ｐ型接続領域１５によって区画された上部ｎ型シリコン領域５が形成される。
【００８９】
また、上部ｎ型シリコン領域５の上部の全体の領域に例えばイオン注入法によってｐ型のドーパントを添加する。この結果、ｐ型ベース領域４が形成される。
【００９０】
〔図７（ａ）に示す工程〕
ｐ型ベース領域４のうち、ｎ型ドリフト領域２の直上であって、上部ｎ型シリコン領域５の中央付近の上方に、レジストをマスクにして、ドライエッチングによってｐ型ベース領域４を貫通して上部ｎ型シリコン領域５に達するトレンチ１３を形成する。
【００９１】
〔図７（ｂ）に示す工程〕
続いて、トレンチ１３を構成する側面と底面に、例えばＣＶＤ法によってシリコン酸化膜１４を形成する。その後、トレンチ１３内に形成されたシリコン酸化膜１４上に例えばＣＶＤ法によってポリシリコンからなるゲート電極７を成膜する。
【００９２】
最後に、図２に示すように、ベース領域４の表面に例えばヒ素やリン等をイオン注入してｎ+型のソース領域６を形成する。また、ベース領域４の表面に例えばボロン等をイオン注入してｐ+型のベースコンタクト領域１２を形成する。以上の工程により図１、２に示されるパワーＭＯＳＦＥＴが製造される。
【００９３】
非酸化性かつ非窒化性雰囲気での熱処理において、雰囲気中にドーパントを混入させない場合では、この熱処理により、トレンチ１０が形成された半導体基板にて、ドーパントの濃度分布が変化してしまう可能性がある。
【００９４】
特にスーパージャンクション構造を有する半導体装置では、スーパージャンクション構造部を完全に空乏化させるために、スーパージャンクション構造を構成するｎ型ドリフト領域２及びｐ型シリコン領域３を高精度に濃度制御することが必要である。したがって、このｎ型ドリフト領域２に濃度変化を抑制することが不可欠となる。
【００９５】
本実施形態では、上記したように、トレンチの内壁表面を平坦化するための非酸化性かつ非窒化性の減圧雰囲気での熱処理において、トレンチ１０が形成されているｎ型ドリフト領域２と同じ導電型であるｎ型ドーパントが含まれるガスを混入した状態にて、熱処理を行っている。
【００９６】
これにより、所望のドーパント濃度にされたｎ型ドリフト領域２にトレンチ１０を形成した後、非酸化性かつ非窒化性の減圧雰囲気で熱処理を行っても、ｎ型ドリフト領域２を所望のドーパント濃度に維持することができる。すなわち、ｎ型ドリフト領域２におけるドーパントの濃度変化を抑制することができる。したがって、本発明によれば、非酸化性かつ非窒化性雰囲気にて熱処理を行っても、ｎ型ドリフト領域２におけるドーパント濃度を高精度に制御することができる。
【００９７】
なお、本実施形態では、ｎ型ドリフト領域２とｐ型シリコン領域３との互層構造の形成において、ｎ型ドリフト領域２に形成されたトレンチ１０内にｐ型シリコン領域３を埋め込むことで互層構造を形成する場合を説明してきたが、本実施形態とは、逆に、ｐ型シリコン領域３を先に形成し、このｐ型シリコン領域３に形成されたトレンチ内にｎ型ドリフト領域２を形成することもできる。
【００９８】
ｐ型シリコン領域３を先に形成した場合、非酸化性かつ非窒化性の減圧雰囲気で熱処理する工程において、ドーパントが含まれるガスとして、ｐ型ドーパントを含むガス、例えば、Ｂ2Ｈ6等のＢを含むガスを用いる。その他の条件は、上記にて説明した条件と同様である。
【００９９】
（第２実施形態）
図８に第２実施形態におけるスーパージャンクション構造のパワーＭＯＳＦＥＴの平面図を示す。また、図９に図８中のＤ−Ｄ’線断面図を示す。
【０１００】
図８中のＡ−Ａ’線断面は、図２と同じであり、この部分が素子部となっている。また、図９に示される図８中のＤ−Ｄ’線断面は、素子終端部を示している。
【０１０１】
本実施形態のパワーＭＯＳＦＥＴは、図１に示す第１実施形態に対して、いわゆるスーパージャンクション構造部の最外部に、このスーパージャンクション構造部を構成する領域よりも、ドーパント濃度が低い低濃度領域４１が追加された構造となっている。その他の構造は第１実施形態と同様であるため、説明を省略する。なお、同一部分には同一の符号を付している。
【０１０２】
具体的には、図８、９に示すように、素子終端部において、ｎ型ドリフト領域２及びｐ型シリコン領域３から構成されたスーパージャンクション構造部１１の最外部に、低濃度ｎ型領域４１を備えている。ｎ型ドリフト領域２のドーパント濃度は第１実施形態と同様に、例えば１×１０16〜１×１０17ｃｍ-3であり、低濃度ｎ型領域４１のドーパント濃度は、例えば、１×１０14ｃｍ-3〜１×１０16ｃｍ-3となっている。このように、低濃度ｎ型領域４１はｎ型ドリフト領域２よりもドーパント濃度が低くなっている。
【０１０３】
第１実施形態にて説明したとおり、スーパージャンクション構造部１１を有する半導体装置では、ソース・ドレイン間に逆バイアスが印加されたとき、ｐｎ接合部１０ａから空乏層が延び、スーパージャンクション構造部１１が形成された領域が完全に空乏化されることで、高耐圧が確保されている。
【０１０４】
しかしながら、ｎ型ドリフト領域２にトレンチ１０を形成し、そのトレンチ１０内にｐ型シリコン領域３を形成した構造では、このスーパージャンクション構造部１１の最外部は、必ずｎ型ドリフト領域２にて終端している。したがって、ｎ型ドリフト領域２の終端４２には、ｐｎ接合が形成されていない。このため、この外周部の耐圧は、外周部に位置するｎ型ドリフト領域２のドーパント濃度、すなわち、キャリア濃度により、決まってしまう。
【０１０５】
したがって、スーパージャンクション構造部１１において、高耐圧を確保しても、外周部の耐圧が低くなるため、半導体装置全体の耐圧を所望の耐圧とすることができなくなってしまう。
【０１０６】
この対策として、素子終端部において、最外部まで互層構造を形成する方法が考えられる。しかし、この方法では、素子と同様の耐圧を持たせるために、ｎ型ドリフト領域２及びｐ型シリコン領域３の深さと同じ長さ分の互層構造を形成する必要がある。このため、素子領域の面積が必要な面積よりも大きくなってしまう。
【０１０７】
これに対して、本実施形態では、スーパージャンクション構造部１１の最外部に、低濃度ｎ型領域４１が形成されていることから、低濃度ｎ型領域４１が形成されていない構造と比較して、耐圧を向上させることができる。
【０１０８】
また、低濃度ｎ型領域４１の横方向の幅は、ｎ型ドリフト領域２及びｐ型シリコン領域３よりも短くなっている。これにより、形成された素子領域の面積は必要以上に大きくなっていない。
【０１０９】
次にこの半導体装置の製造方法を説明する。図１０（ａ）〜（ｃ）に本実施形態における半導体装置の製造工程の一部を示す。本実施形態は、第１実施形態における製造方法に対して、ｎ型ドリフト領域２のドーパント濃度が異なっており、その他は同様である。したがって、第１実施形態における図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）に示す工程において、変更される工程についてのみ説明する。
【０１１０】
具体的には、図３（ａ）に示される工程にて、第１実施形態よりもドーパント濃度が低いｎ型ドリフト層２を形成する。第１実施形態では、ｎ+型基板１上にｎ型ドリフト領域２を形成する際に、ｎ型ドリフト領域２のドーパント濃度は、形成された半導体装置における所望のドーパント濃度と同じ濃度に設定されていた。
【０１１１】
これに対して、本実施形態では、ｎ型ドリフト領域２の濃度をこの所望の濃度よりも低い濃度とする。ｎ型ドリフト領域２のドーパント濃度を、例えば１×１０14ｃｍ-3〜１×１０16ｃｍ-3とする。なお、この濃度は１×１０14ｃｍ-3以上５×１０18ｃｍ-3未満であれば、他の濃度とすることもできる。この所望の濃度よりも低い濃度であるｎ型ドリフト領域２が、特許請求の範囲に記載の所定領域もしくは半導体層に相当する。
【０１１２】
続いて、図３（ｂ）、（ｃ）に示される工程を行う。
【０１１３】
次に、図４（ａ）、（ｂ）、（ｃ）に示される工程を行うが、本実施形態において、これらの工程に対応するのが、それぞれ図１０（ａ）、（ｂ）、（ｃ）に示す工程である。なお、これらの図では、半導体基板のうち、中央部を一部省略し、素子終端部の形成予定領域である基板の両端部を示している。
【０１１４】
図１０（ａ）に示す工程にて、非酸化性かつ非窒化性の減圧雰囲気であって、ｎ型ドーパントが混入されている雰囲気にて熱処理を行う。
【０１１５】
本実施形態では、トレンチ１０が形成されているｎ型ドリフト領域２に、予め雰囲気中に混入されているドーパントを拡散させる。このとき、ｎ型ドリフト領域２のドーパント濃度が、例えば１×１０16〜１×１０17ｃｍ-3となるように、雰囲気中のドーパント濃度等を設定しておく。なお、ｎ型ドリフト領域２のドーパント濃度に影響のない条件は、第１実施形態と同様とする。
【０１１６】
これにより、ｎ型ドリフト領域２のドーパント濃度を所望のドーパント濃度とすることができる。
【０１１７】
また、このとき、素子が形成される領域では、ｎ型ドリフト領域２が均一な濃度となるように、ｎ型ドリフト領域２の上面及び、トレンチ１０の側壁面１０ａから雰囲気中のドーパントが拡散される。
【０１１８】
これに対して、ｎ型ドリフト領域２のうち、素子終端部の形成予定領域では、最外部にｐ型シリコン領域３を形成しないため、トレンチ１０が形成されない。したがって、ｎ型ドリフト領域２の最外部では、底面側の領域にドーパンドが拡散せず、ドーパント濃度は熱処理前と同様の濃度のままとなる。なお、ｎ型ドリフト領域２の最外部における底面側の領域とは、ｎ型ドリフト領域２の上面及びトレンチ１０から離れている部分、言い換えると、ドーパントが混入された雰囲気にさらされた面より離れている部分である。
【０１１９】
このように、所望の濃度よりも低濃度とされたｎ型ドリフト領域２のうち、最外部にこの低濃度とされた領域を残し、最外部を除く領域に、所望の濃度とされたｎ型ドリフト領域２を形成している。すなわち、低濃度とされたｎ型ドリフト領域２のうち、外周部を除いた領域のドーパント濃度を高くしている。これにより、スーパージャンクション構造部１１の最外部に低濃度ｎ型領域４１が形成される。
【０１２０】
その後、図１０（ｂ）に示す工程にて、ｐ型層３３を形成する。
【０１２１】
続いて、図１０（ｃ）に示す工程にて、低濃度ｎ型領域４１の上面高さまで、ｐ型シリコン領域３を例えばＣＭＰにより平坦化する。その後は、第１実施形態と同様に、図６〜図７の工程を行うことで、図８、９に示される半導体装置が製造される。
【０１２２】
上記したように、本実施形態では、ｎ型ドリフト領域２をｎ+型基板１上に形成した際、ｎ型ドリフト領域２のドーパント濃度を所望の濃度よりも低濃度としている。そして、非酸化性かつ非窒化性雰囲気であって、ドーパントガスが混入された雰囲気にて熱処理する。このとき、ｎ型ドリフト領域２にドーパントを拡散させ、すなわち、ｎ型ドリフト領域２にドーパントを補充している。
【０１２３】
この方法によっても、ｎ型ドリフト領域２のドーパント濃度を所望の濃度とすることができる。すなわち、非酸化性かつ非窒化性雰囲気にて熱処理を行っても、ｎ型ドリフト領域２におけるドーパント濃度を高精度に制御することができる。
【０１２４】
また、素子終端部における耐圧を向上させるために、スーパージャンクション構造部１１を素子終端部の最外部まで形成する方法では、スーパージャンクション構造部１１が形成された領域の面積が、必要な面積よりも大きくなってしまう。
【０１２５】
これに対して、本実施形態によれば、素子終端部において、スーパージャンクション構造部１１の外側に隣接して、低濃度ｎ型領域４１を形成している。この低濃度ｎ型領域４１は、ｎ型ドリフト領域２及びｐ型シリコン領域３の深さよりも短くすることができる。このため、最外部までスーパージャンクション構造を形成する方法と比較して、素子の面積を縮小することができる。
【０１２６】
また、最外部に低濃度ｎ型領域４１を形成する方法として、スーパージャンクション構造部１１を形成する工程とは、別途に、低濃度ｎ型領域４１を形成する方法も考えられる。
【０１２７】
これに対して、本実施形態では、スーパージャンクション構造部１１を形成する工程において、低濃度ｎ型領域４１を最外部に形成することができる。これにより、低濃度ｎ型領域４１を別途形成する場合よりも、工程数を削減することができる。
【０１２８】
なお、本実施形態では、図３（ａ）に示す工程において、ｎ+型基板１上にｎ型ドリフト領域２と同じ導電型である低濃度とされたｎ型ドリフト領域２を形成していたが、この低濃度とされたｎ型ドリフト領域２を、ｎ型ドリフト領域２と異なる導電型のｐ型の領域とすることもできる。
【０１２９】
この場合においても、ｐ型の領域は、形成予定の半導体装置におけるｐ型シリコン領域３のドーパント濃度よりも低濃度とする。そして、非酸化性かつ非窒化性雰囲気にて熱処理する際には、この低濃度とされたｐ型領域と異なる導電型、すなわち、ｎ型ドーパントを含むガスを混入して熱処理する。低濃度とされたｐ型領域にｎ型ドーパントを拡散させることで、ｎ+型基板１上にｎ型ドリフト領域２を形成する。
【０１３０】
このとき、低濃度とされたｐ型領域の最外部の底面側を残して、最外部を除く領域にｎ型ドーパントが拡散されるように制御する。つまり、低濃度とされたｐ型領域の最外部を残して、最外部を除く領域にｎ型ドリフト領域２を形成する。これにより、ｎ型ドリフト領域２の外側に隣接して、ｐ型シリコン領域３よりも低濃度であるｐ型領域を形成することができる。
【０１３１】
この場合においても、スーパージャンクション構造部１１の外側に低濃度とされたｐ型領域が形成されていることから、素子終端部の耐圧を向上させることができる。なお、低濃度とされたｐ型領域が、特許請求の範囲に記載の所定領域もしくは半導体層に相当する。
【０１３２】
また、第１実施形態と同様に、ｎ型ドリフト領域２とｐ型シリコン領域３との互層構造の形成において、ｐ型シリコン領域３を先に形成し、このｐ型シリコン領域３に形成されたトレンチ内にｎ型ドリフト領域２を形成することもできる。
【０１３３】
（他の実施形態）
第１実施形態における半導体装置を第２実施形態での半導体装置の製造方法にて、形成することもできる。すなわち、第２実施形態では、スーパージャンクション構造部１１を形成する工程において、低濃度ｎ型領域４１を最外部に形成していたが、この低濃度ｎ型領域４１を形成しないこともできる。
【０１３４】
言い換えると、第１実施形態では、非酸化性かつ非窒化性の加熱処理において、ｎ型ドリフト領域２のドーパント濃度を所望の濃度にて維持するように熱処理をしていたが、雰囲気中に予め混入されたドーパントをｎ型ドリフト領域２に拡散させ、このｎ型ドリフト領域２の濃度を高くして、所望の濃度とすることもできる。
【０１３５】
なお、この場合においても、第２実施形態にて説明したように、形成予定後のｎ型ドリフト領域２と異なる導電型のｐ型領域を形成し、その後の熱処理により、ｎ型ドーパントをこのｐ型領域に拡散させ、ｎ型ドーパント濃度を高くすることで、ｎ型ドリフト領域２を形成することもできる。
【０１３６】
また、上記した各実施形態では、第１導電型をｎ型、第２導電型をｐ型として、ｎチャネル型のパワーＭＯＳＦＥＴについて説明してきたが、各構成要素の導電型が逆となるｐチャネル型パワーＭＯＳＦＥＴについても、本発明を適用することができる。
【０１３７】
また、上記した各実施形態では、パワーＭＯＳＦＥＴを例に挙げて説明してきたが、ドレインがコレクタに代わり、ソースがエミッタに代わったＩＧＢＴやサイリスタについても本発明を適用することができる。
【０１３８】
また、上記した各実施形態では、いわゆるスーパージャンクション構造を有する半導体装置を例として説明したが、トレンチ内にエピタキシャル成長膜が埋め込まれることで形成される他の半導体装置においても本発明を適用することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態における半導体装置の平面図である。
【図２】図１中のＡ−Ａ’線方向の断面図である。
【図３】第１実施形態における半導体装置の製造工程を示す図である。
【図４】図３に続く半導体装置の製造工程を示す図である。
【図５】図４（ｂ）における製造工程を示す図である。
【図６】図４に続く半導体装置の製造工程を示す図である。
【図７】図６に続く半導体装置の製造工程を示す図である。
【図８】本発明の第２実施形態における半導体装置の平面図である。
【図９】図８中のＤ−Ｄ’方向の断面図である。
【図１０】第２実施形態における半導体装置の製造工程を示す図である。
【符号の説明】
１…ｎ+型基板、２…ｎ型ドリフト領域、３…ｐ型シリコン領域、４…ｐ型ベース領域、５…上部ｎ型シリコン領域、６…ｎ+型ソース領域、７…ゲート電極、１０…トレンチ、１０ａ、２１、２２…ｐｎ接合部、３２…半導体基板、３３…ｐ型層、４１…低濃度ｎ型領域、４２…終端。
Claims (13)
- 半導体基板（３２）のうち、所定領域（２）に形成されたトレンチ（１０）内にエピタキシャル成長膜（３）を備える半導体装置の製造方法において、
半導体基板（３２）のうち、所定領域（２）にトレンチ（１０）を形成する工程と、
非酸化性かつ非窒化性雰囲気であって、導電型が前記所定領域（２）の導電型と同一であるドーパント、もしくは前記ドーパントを含む化合物が混入された雰囲気中にて熱処理することで、前記トレンチ（１０）の内壁表面を平坦化すると共に、前記所定領域（２）のドーパント濃度を該熱処理前での濃度にて維持する工程と、
前記トレンチ（１０）内にエピタキシャル成長膜（３３）を形成する工程とを有することを特徴とする半導体装置の製造方法。 - ドレイン領域を構成する第１導電型の半導体基板（１）上に、第１導電型のドリフト領域（２）と第２導電型の第１半導体領域（３）のうち、どちらか一方の領域が形成された半導体基板（３２）を用意する工程と、
前記一方の領域に第１のトレンチ（１０）を形成する工程と、
非酸化性かつ非窒化性雰囲気であって、前記一方の領域と同一導電型のドーパントもしくは前記ドーパントを含む化合物が混入された雰囲気中にて熱処理することで、前記トレンチ（１０）の内壁表面を平坦化すると共に、前記一方の領域のドーパント濃度を該熱処理前の濃度にて維持させる工程と、
前記第１のトレンチ（１０）内に、エピタキシャル成長法により、前記ドリフト領域（２）と前記第１半導体領域（３）のうち、残りの一方を形成することで、前記ドリフト領域（２）と前記第１半導体領域（３）との横方向の互層構造を形成する工程と、
エピタキシャル成長法によって第１導電型の層（３４）を形成し、この第１導電型の層（３４）に前記第１半導体領域（３）に接続する第２導電型の接続領域（１５）を形成し、この接続領域（１５）による区画によって前記ドリフト領域（２）上に第１導電型の第２半導体領域（５）を形成する工程と、
前記第２半導体領域（５）の上部の全体の領域に第２導電型のドーパントを添加することで、前記第１半導体領域（３）と前記第２半導体領域（５）との上に第２導電型のベース領域（４）を形成する工程と、
前記ベース領域（４）を貫通して、前記第２半導体領域（５）に達する第２のトレンチ（１３）を形成し、該第２のトレンチ（１３）の内壁上にゲート絶縁膜（１４）を介して、ゲート電極（７）を形成する工程とを有することを特徴とする半導体装置の製造方法。 - 前記ドーパント濃度を１×１０15ｃｍ-3以上５×１０18ｃｍ-3以下とすることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
- 半導体基板（３２）のうち、所定領域（２）に形成されたトレンチ（１０）内にエピタキシャル成長膜（３）を備える半導体装置の製造方法において、
半導体基板（３２）のうち、所定領域（２）にトレンチ（１０）を形成する工程と、
非酸化性かつ非窒化性雰囲気であって、前記所定領域（２）に拡散させるためのドーパント、もしくは前記ドーパントを含む化合物が混入された雰囲気中にて熱処理することで、前記トレンチ（１０）の内壁表面を平坦化すると共に、前記所定領域（２）に前記ドーパントを拡散させ、前記所定領域（２）のドーパント濃度を熱処理前よりも高くする工程と、
前記トレンチ（１０）内にエピタキシャル成長膜（３）を形成する工程とを有する半導体装置の製造方法。 - ドレイン領域を構成する第１導電型の半導体基板（１）を用意する工程と、
前記半導体基板（１）上に半導体層を形成する工程と、
前記半導体層に第１のトレンチ（１０）を形成する工程と、
非酸化性かつ非窒化性雰囲気であって、ドーパントもしくは前記ドーパントを含む化合物が混入された雰囲気中にて熱処理することで、前記トレンチ（１０）の内壁表面を平坦化すると共に、前記半導体層に前記ドーパントを拡散させ、前記半導体層のドーパント濃度を高くすることで、前記半導体基板（１）上に第１導電型のドリフト領域（２）と第２導電型の第１半導体領域（３）のうち、どちらか一方の領域を形成する工程と、
前記第１のトレンチ（１０）内に、エピタキシャル成長法により、前記ドリフト領域（２）と前記第１半導体領域（３）のうち、残りの一方を形成することで、前記ドリフト領域（２）と前記第１半導体領域（３）との横方向の互層構造を形成する工程と、
エピタキシャル成長法によって第１導電型の層（３４）を形成し、この第１導電型の層（３４）に前記第１半導体領域（３）に接続する第２導電型の接続領域（１５）を形成し、この接続領域（１５）による区画によって前記ドリフト領域（２）上に第１導電型の第２半導体領域（５）を形成する工程と、
前記第２半導体領域（５）の上部の全体の領域に第２導電型のドーパントを添加することで、前記第１半導体領域（３）と前記第２半導体領域（５）との上に第２導電型のベース領域（４）を形成する工程と、
前記ベース領域（４）を貫通して、前記第２半導体領域（５）に達する第２のトレンチ（１３）を形成し、該第２のトレンチ（１３）の内壁上にゲート絶縁膜（１４）を介して、ゲート電極（７）を形成する工程とを有することを特徴とする半導体装置の製造方法。 - 前記一方の領域を形成する工程では、前記半導体層のうち、最外部を除く領域に前記一方の領域を形成することを特徴とする請求項５に記載の半導体装置の製造方法。
- 前記トレンチ（１０）が形成された領域における前記熱処理前のドーパント濃度を１×１０14ｃｍ-3以上５×１０18ｃｍ-3未満とし、前記熱処理後のドーパント濃度を１×１０15ｃｍ-3以上５×１０18ｃｍ-3以下とすることを特徴とする請求項４乃至６のいずれか１つに記載の半導体装置の製造方法。
- 前記ドーパント濃度を高くする工程では、該工程を行う前の前記トレンチ（１０）が形成された領域と同一の導電型である前記ドーパント若しくは該ドーパントを含む化合物を用いることを特徴とする請求項４乃至７のいずれか１つに記載の半導体装置の製造方法。
- 前記非酸化性及び非窒化性雰囲気内には、水素若しくは希ガスが導入されていることを特徴とする請求項１乃至８のいずれか１つに記載の半導体装置の製造方法。
- 前記非酸化性及び非窒化性雰囲気は、大気圧よりも低い減圧状態であることを特徴とする請求項１乃至９のいずれか１つに記載の半導体装置の製造方法。
- 前記ドーパントとして用いる元素は、Ｐ型ドーパントとしては、Ｂを用い、Ｎ型ドーパントとしては、Ｐ、Ａｓ、Ｓｂのいずれか１つを用いることを特徴とする請求項１乃至１０のいずれか１つに記載の半導体装置の製造方法。
- 前記熱処理での温度は、１０００℃以上１１５０℃以下であることを特徴とする請求項１乃至１１のいずれか１つに記載の半導体装置の製造方法。
- ドレイン領域を構成する第１導電型の半導体基板（１）と、
前記半導体基板（１）上にて、横方向の互層構造を構成するように配置され、お互いが直に接して形成された第１導電型のドリフト領域（２）及び第２導電型の第１半導体領域（３）と、
前記ドリフト領域（２）上に形成された第１導電型の第２半導体領域（５）と、
前記第１半導体領域（３）と前記第２半導体領域（５）との上に形成された第２導電型のベース領域（４）と、
前記ベース領域（４）を貫通して、前記第２半導体領域（５）に達して形成された第２のトレンチ（１３）と、該第２のトレンチ（１３）の表面上に形成されたゲート絶縁膜（１４）と、該ゲート絶縁膜（１４）の表面上に形成されたゲート電極（７）とを備え、
前記ドリフト領域（２）と前記第１半導体領域（３）により構成された前記互層構造の外側に隣接して配置され、前記ドリフト領域（２）及び前記第１半導体領域（３）よりも、ドーパント濃度が低い低濃度領域（４１）を備えていることを特徴とする半導体装置。
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