JP4904673B2

JP4904673B2 - 半導体装置および半導体装置の製造方法

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Publication number: JP4904673B2
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Inventors: 孝太高橋; 進岩本
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Description

この発明は、ｎ型半導体層とｐ型半導体層とを交互に繰り返し接合した構成の並列ｐｎ層をドリフト部に有する半導体装置、およびそのような構成を有する半導体装置の製造方法に関する。

一般に、半導体素子は、電極が片面に形成された横型の素子と、両面に電極を有する縦型の素子に分類される。縦型半導体素子は、オン状態のときにドリフト電流が流れる方向と、オフ状態のときに逆バイアス電圧による空乏層が伸びる方向とが同じである。通常のプレーナ型のｎチャネル縦型ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）では、高抵抗のドリフト層は、オン状態のときに、縦方向にドリフト電流を流す領域として働く。したがって、ドリフト層の電流経路を短くすれば、ドリフト抵抗が低くなるので、ＭＯＳＦＥＴの実質的なオン抵抗が下がるという効果が得られる。

その一方で、ドリフト層は、オフ状態のときには空乏化して耐圧を高める。したがって、ドリフト層が薄くなると、ｐ型のベース領域とｎ型のドリフト層との間のｐｎ接合から進行するドレイン−ベース間空乏層が広がる幅が狭くなり、シリコンの臨界電界強度に速く達するため、耐圧が低下してしまう。逆に、耐圧の高い半導体素子では、ドリフト層が厚いため、オン抵抗が大きくなり、損失が増えてしまう。このように、オン抵抗と耐圧との間には、トレードオフ関係がある。

このトレードオフ関係は、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）やバイポーラトランジスタやダイオード等の半導体素子においても同様に成立することが知られている。また、このトレードオフ関係は、オン状態のときにドリフト電流が流れる方向と、オフ状態のときの空乏層の伸びる方向とが異なる横型半導体素子にも共通である。

上述したトレードオフ関係による問題の解決法として、ドリフト部を、不純物濃度を高めたｎ型半導体層とｐ型半導体層とを交互に繰り返し接合した構成の並列ｐｎ層とした超接合半導体装置が公知である。このような構造の半導体装置では、並列ｐｎ層の不純物濃度が高くても、オフ状態のときに、空乏層が、並列ｐｎ層の縦方向に伸びる各ｐｎ接合から横方向に広がり、ドリフト部全体を空乏化するため、高耐圧化を図ることができる。

従来より、超接合半導体装置の並列ｐｎ層を作製する方法として、ｎ型半導体層のエピタキシャル成長とｐ型不純物の選択イオン注入を繰り返し行う方法（以下、多段エピタキシャル成長法とする）が公知である（たとえば、特許文献１、特許文献２参照。）。また、別の方法として、ｎ型半導体層にトレンチを形成し、そのトレンチをｐ型半導体のエピタキシャル成長層で埋める方法（以下、トレンチ埋め込み法とする）が提案されている（たとえば、特許文献３参照。）。

トレンチ埋め込み法では、多段エピタキシャル成長法よりもエピタキシャル成長回数が少ないので、コストを低く抑えることができるという利点がある。しかし、トレンチ埋め込み法で作製した超接合半導体装置の耐圧を確保するためには、エッジ構造部に設けられる周辺耐圧構造を、多段エピタキシャル成長法で超接合半導体装置を作製する場合と異なる構造にする必要がある。ここで、エッジ構造部は、超接合半導体装置がオン状態のときに電流が流れる活性領域の外側の非活性領域に設けられる。

その理由を以下に説明する。ただし、以下の説明では、ＭＯＳＦＥＴは、すべてｎチャネル型とする。また、並列ｐｎ層は、細長く伸びるｎ半導体層およびｐ半導体層を、そのｎ半導体層の伸びる方向に直交する方向に交互に繰り返し接合した平面形状（以下、ストライプ状とする）をなす構成とする。なお、本明細書では、並列ｐｎ層のｎ半導体層（または、ｐ半導体層）の伸びる方向を並列ｐｎ層のストライプに平行な方向とし、それに直交する方向を並列ｐｎ層のストライプに垂直な方向とする。

また、非活性領域には、活性領域と同様の高濃度の並列ｐｎ層が配置されていると仮定する。エッジ構造部の、並列ｐｎ層のストライプに垂直な方向に伸びる辺に沿う部分は、ＭＯＳＦＥＴがオフ状態のときに横型超接合構造となるので、この部分では十分な耐圧を確保することができる。一方、エッジ構造部の、並列ｐｎ層のストライプに平行な方向に伸びる辺に沿う部分では、ＭＯＳＦＥＴがオフ状態のときに、空乏層がｐｎ接合部から水平方向（横方向）へ広がるが、非活性領域に配置された並列ｐｎ層のｎ半導体層の濃度が高いため、空乏層が十分に広がらない。そのため、このストライプに平行なエッジ構造部では、十分な耐圧を確保することができない。

この問題を回避するためには、エッジ構造部における並列ｐｎ層を、活性領域における並列ｐｎ層と異なる構造、具体的には、エッジ構造部における並列ｐｎ層の少なくとも表面での電界を下げ、エッジ構造部で空乏層が広がりやすい構造にする必要がある。そのような構造として、上記特許文献１には、エッジ構造部の並列ｐｎ層において、不純物濃度を低くしたり、ストライプのピッチを狭くしたり、ピッチを狭くするとともに不純物濃度を低くしたり、ピッチを広げるとともに不純物濃度を低くした構造が開示されている。この特許文献１に開示された構造では、図４７に示すように、活性領域における並列ｐｎ層のｐ半導体層とｎ半導体層の総不純物量は等しく、かつエッジ構造部、すなわち非活性領域における並列ｐｎ層のｐ半導体層とｎ半導体層の総不純物量も等しい。

また、上記特許文献２には、エッジ構造部の並列ｐｎ層を上層部と下層部の２層に分割し、上層部の並列ｐｎ層についてのみ、不純物濃度を低くしたり、ストライプのピッチを狭くしたり、ピッチを狭くするとともに不純物濃度を低くしたり、ピッチを広げるとともに不純物濃度を低くした構造が開示されている。これら特許文献１および特許文献２に開示された超接合半導体装置は、多段エピタキシャル成長法により作製される。多段エピタキシャル成長法では、選択イオン注入時のドーズ量や、イオン打ち込み時の窓幅の比などを変えることによって、不純物濃度を変化させることができるので、エッジ構造部の並列ｐｎ層の不純物濃度だけを低くすることは容易である。

特開２００１−２９８１９０号公報特開２００３−２２４２７３号公報特開２００１−１９６５７３号公報

一般に、半導体装置において、安定した耐圧を確保するためには、周辺耐圧構造を設ける必要がある。しかし、上記特許文献３は、周辺耐圧構造およびその製造法方法について何ら言及していないため、安定した耐圧を確保することは困難である。そこで、本発明者らは、特許文献３に開示されているようなトレンチ埋め込み法により、特許文献１に開示されているような周辺耐圧構造を形成する技術について検討した。その結果、活性領域と非活性領域の並列ｐｎ層の幅については、形成するトレンチの幅と配置間隔（ピッチ）を変えることで制御可能である。具体的には、非活性領域のトレンチ幅とピッチを活性領域のトレンチ幅とピッチよりも狭くすればよい。

しかしながら、非活性領域のトレンチ幅が過度に狭くなると、非活性領域のｐ半導体層の不純物濃度が低くなり過ぎるため、ｐ半導体層の外側に空乏層を広げる効果が弱くなってしまう。そのため、空乏層の伸びが悪く、耐圧を確保しにくいという不都合が生じる。また、非活性領域においてトレンチの幅が過度に狭くなると、トレンチの形成が困難になるとともに、トレンチのアスペクト比が高くなり過ぎるため、エピタキシャル成長によりトレンチを埋め込むことが困難になってしまう。

また、特許文献２に開示されているような周辺耐圧構造をトレンチ埋め込み法で形成する技術について検討した結果、非活性領域の並列ｐｎ層を上下に二分した上層部のｐ半導体層およびｎ半導体層のみの不純物濃度を変えることは、１回のトレンチ形成と１回のエピタキシャル成長による埋め込みでは不可能であることがわかった。これは、トレンチ形成前の基板濃度が一様であることと、トレンチ埋め込み時の濃度が一様になってしまうことが原因である。

この発明は、上述した事情に鑑みなされたものであり、十分な耐圧を確保することができる超接合構造を備えた半導体装置を提供することを目的とする。また、トレンチ埋め込み法により作製するのに適した構造を有する超接合構造を備えた半導体装置を提供することを目的とする。さらに、超接合構造を備えた半導体装置をトレンチ埋め込み法により作製する半導体装置の製造方法を提供することを目的とする。

上述した目的を達成するため、請求項１の発明にかかる半導体装置の製造方法は、第１導電型の低抵抗層上に、第１導電型半導体層と第２導電型半導体層とを交互に繰り返し接合した並列ｐｎ層が設けられ、かつ該並列ｐｎ層が、オン状態のときに電流が流れる活性領域、および該活性領域の周囲の非活性領域の両方に配置された半導体装置を製造するにあたって、第１導電型の低抵抗層上に、第１導電型半導体層をエピタキシャル成長させる工程と、エピタキシャル成長した前記第１導電型半導体層の表面に絶縁膜を積層し、該絶縁膜をパターニングしてトレンチ形成用のマスクを形成する工程と、前記絶縁膜をマスクとして、前記第１導電型半導体層の、活性領域となる領域にトレンチを形成するとともに、非活性領域となる領域の一部に、活性領域となる領域に形成されるトレンチと異なる幅のトレンチを形成する工程と、前記第１導電型半導体層に形成された前記トレンチ内に第２導電型半導体層をエピタキシャル成長させて、最も幅の広いトレンチを、トレンチ形成用のマスクとして用いた前記絶縁膜の表面と同じかまたはそれよりも高い第２導電型半導体層で埋め込む工程と、前記第１導電型半導体層およびトレンチ内に埋め込まれた前記第２導電型半導体層よりなる並列ｐｎ層を研磨して、該並列ｐｎ層の表面を平坦にする工程と、表面が平坦化された前記並列ｐｎ層に素子表面構造を形成する工程と、を含み、前記素子表面構造を形成する工程では、１０００℃以上１１００℃以下で熱処理を行い、不純物の相互拡散を起こすことにより、活性領域に配置された並列ｐｎ層の第１導電型半導体層の不純物濃度より非活性領域に配置された並列ｐｎ層の第１導電型半導体層の不純物濃度を低くし、活性領域に配置された並列ｐｎ層の第２導電型半導体層の不純物濃度および非活性領域に配置された並列ｐｎ層の第１導電型半導体層の不純物濃度より非活性領域に配置された並列ｐｎ層の第２導電型半導体層の不純物濃度を高くすることを特徴とする。

この請求項１の発明によれば、非活性領域に配置された並列ｐｎ層の一部に、活性領域に配置された並列ｐｎ層における第２導電型半導体層と異なる幅の第２導電型半導体層を形成することができる。したがって、非活性領域における並列ｐｎ層の第２導電型半導体層の総不純物量を第１導電型半導体層の総不純物量よりも多くし、非活性領域における空乏化を促進することによって、非活性領域における電界を緩和し、十分な耐圧を確保することが可能な半導体装置を得ることができる。また、最も幅の広いトレンチをオーバーエピタキシャル条件となるように第２導電型半導体層で埋め込むことによって、幅の異なるトレンチを、１回のトレンチ形成工程と１回のトレンチ埋め込み工程で埋め込むことができる。

請求項２の発明にかかる半導体装置の製造方法は、請求項１に記載の発明において、前記第１導電型半導体層にトレンチを形成する際に、前記非活性領域となる領域の一部に、トレンチの幅がトレンチ間の間隔よりも広くなるように、トレンチを形成することを特徴とする。

この請求項２の発明によれば、非活性領域に配置された並列ｐｎ層の一部において、第２導電型半導体層の幅が第１導電型半導体層の幅よりも広くなるので、第１導電型半導体層と第２導電型半導体層との相互拡散により、第１導電型半導体層の総不純物量よりも第２導電型半導体層の総不純物量の方が多い半導体装置が容易に得られる。

請求項３の発明にかかる半導体装置の製造方法は、請求項２に記載の発明において、前記第１導電型半導体層にトレンチを形成する際に、前記非活性領域となる領域の一部に、前記活性領域となる領域に形成するトレンチよりも幅の広いトレンチを形成することを特徴とする。

この請求項３の発明によれば、非活性領域となる領域の一部に形成するトレンチのアスペクト比を、活性領域となる領域に形成するトレンチのアスペクト比よりも低くすることができるので、トレンチの形成およびエピタキシャル成長によるトレンチの埋め込みを容易に行うことができる。

請求項４の発明にかかる半導体装置の製造方法は、請求項１〜３のいずれか一つに記載の発明において、前記トレンチ内を第２導電型半導体層で埋め込んだ後、前記並列ｐｎ層の表面を平坦にする前に、トレンチ内に埋め込まれた前記第２導電型半導体層の、トレンチ形成用のマスクとして用いた前記絶縁膜の表面よりも高く成長した部分を、該絶縁膜を研磨ストッパとした研磨により除去することを特徴とする。

この請求項４の発明によれば、第２導電型半導体層のエピタキシャル成長時に絶縁膜の表面よりも高く成長したオーバーエピタキシャル部分の厚さのばらつきを吸収することができるので、活性領域と非活性領域でトレンチの幅が異なっていても、均一な深さの並列ｐｎ層を形成することができる。この製造方法は、トレンチの幅が活性領域と非活性領域とで同じある場合でも適用可能であり、その場合には、プロセスばらつきによって並列ｐｎ層の深さが不均一になるのを防ぐことができる。

請求項５の発明にかかる半導体装置の製造方法は、第１導電型の低抵抗層上に、第１導電型半導体層と第２導電型半導体層とを交互に繰り返し接合した並列ｐｎ層が設けられ、かつ該並列ｐｎ層が、オン状態のときに電流が流れる活性領域、および該活性領域の周囲の非活性領域の両方に配置された半導体装置を製造するにあたって、第１導電型の低抵抗層上に、第１導電型半導体層をエピタキシャル成長させる工程と、エピタキシャル成長した前記第１導電型半導体層の表面に絶縁膜を積層し、該絶縁膜をパターニングしてトレンチ形成用のマスクを形成する工程と、前記絶縁膜をマスクとして、前記第１導電型半導体層の、活性領域となる領域にトレンチを形成するとともに、非活性領域となる領域の一部に、活性領域となる領域に形成されるトレンチと異なる配置間隔でトレンチを形成する工程と、前記第１導電型半導体層に形成された前記トレンチ内に第２導電型半導体層をエピタキシャル成長させて、トレンチ形成用のマスクとして用いた前記絶縁膜の表面と同じかまたはそれよりも高い第２導電型半導体層で埋め込む工程と、前記第１導電型半導体層およびトレンチ内に埋め込まれた前記第２導電型半導体層よりなる並列ｐｎ層を研磨して、該並列ｐｎ層の表面を平坦にする工程と、表面が平坦化された前記並列ｐｎ層に素子表面構造を形成する工程と、を含み、前記素子表面構造を形成する工程では、１０００℃以上１１００℃以下で熱処理を行い、不純物の相互拡散を起こすことにより、活性領域に配置された並列ｐｎ層の第１導電型半導体層の不純物濃度より非活性領域に配置された並列ｐｎ層の第１導電型半導体層の不純物濃度を低くし、活性領域に配置された並列ｐｎ層の第２導電型半導体層の不純物濃度および非活性領域に配置された並列ｐｎ層の第１導電型半導体層の不純物濃度より非活性領域に配置された並列ｐｎ層の第２導電型半導体層の不純物濃度を高くすることを特徴とする。

この請求項５の発明によれば、非活性領域に配置された並列ｐｎ層の一部に、活性領域に配置された並列ｐｎ層における第２導電型半導体層と異なる配置間隔で第２導電型半導体層を形成することができる。したがって、非活性領域における並列ｐｎ層の第２導電型半導体層の総不純物量を第１導電型半導体層の総不純物量よりも多くし、非活性領域における空乏化を促進することによって、非活性領域における電界を緩和し、十分な耐圧を確保することが可能な半導体装置を得ることができる。

本発明によれば、十分な耐圧を確保することができる超接合構造を備えた半導体装置が得られる。また、トレンチ埋め込み法により作製するのに適した構造を有する超接合構造を備えた半導体装置が得られる。さらに、超接合構造を備えた半導体装置をトレンチ埋め込み法により作製することができる。

以下に添付図面を参照して、この発明の好適な実施の形態を詳細に説明する。以下の説明および添付図面において、ｎまたはｐを冠記した層や領域は、それぞれ電子または正孔がキャリアであることを意味する。また、ｎやｐに付す⁺または⁺⁺は、それぞれ比較的高不純物濃度であること、またはそれよりもさらに高不純物濃度であることを表す。

なお、すべての添付図面において同様の構成には同一の符号を付し、重複する説明を省略する。また、以下の説明では、並列ｐｎ層のストライプに垂直な方向に伸びる辺に沿う部分を、単に「ストライプに垂直な部分」と表現し、並列ｐｎ層のストライプに平行な方向に伸びる辺に沿う部分を、単に「ストライプに平行な部分」と表現する。

実施の形態１．
図１は、本発明の実施の形態１にかかる縦型ＭＯＳＦＥＴチップの要部を示す部分平面図である。なお、図１では、並列ｐｎ層の表面層およびその上に形成される素子の表面構造については省略している。図１に示すように、ＭＯＳＦＥＴのオン状態において電流が流れる活性領域１００は、たとえば矩形状をなすチップの中央部に配置されており、チップの周縁部に設けられた非活性領域２００で囲まれている。並列ｐｎ層は、ｎ半導体層２ａ，３ａおよびｐ半導体層２ｂ，３ｂを交互に繰り返し接合した、ストライプ状の平面形状をなす構成となっている。チップ終端部は、ｎ半導体層１３となっている。

ここで、並列ｐｎ層を構成するｎ半導体層２ａ，３ａを区別するため、第１のｎ半導体層２ａと第２のｎ半導体層３ａとする。ｐ半導体層２ｂ，３ｂについても同様に、第１のｐ半導体層２ｂと第２のｐ半導体層３ｂとする。また、第１のｎ半導体層２ａと第１のｐ半導体層２ｂとからなる並列ｐｎ層を第１の並列ｐｎ層とし、第２のｎ半導体層３ａと第２のｐ半導体層３ｂとからなる並列ｐｎ層を第２の並列ｐｎ層とする。

第１のｎ半導体層２ａの幅および総不純物量は、それぞれ第１のｐ半導体層２ｂの幅および総不純物量とほぼ同じである。第２のｐ半導体層３ｂの幅は、第２のｎ半導体層３ａの幅および第１のｐ半導体層２ｂの幅よりも広い。第２のｐ半導体層３ｂの総不純物量は、第２のｎ半導体層３ａの総不純物量よりも多い。また、第１のｎ半導体層２ａ、第１のｐ半導体層２ｂ、第２のｎ半導体層３ａおよび第２のｐ半導体層３ｂのそれぞれの幅は、並列ｐｎ層のストライプに平行な方向に伸びる途中で変わらない。

実施の形態１では、活性領域１００における並列ｐｎ層は、第１の並列ｐｎ層により構成されている。したがって、活性領域１００では、チャージバランスが取れている。また、非活性領域２００において、ストライプに平行な部分の並列ｐｎ層は、第１の並列ｐｎ層と第２の並列ｐｎ層により構成されている。したがって、非活性領域２００のストライプに平行な部分の一部では、チャージバランスがアンバランスな状態となっている。非活性領域２００において、ストライプに垂直な部分の並列ｐｎ層は、活性領域１００より続く第１の並列ｐｎ層により構成されている。ＭＯＳＦＥＴがオフ状態のときには、非活性領域２００のストライプに垂直な部分の並列ｐｎ層が横型超接合構造となるので、十分に耐圧を確保することができる。

図２は、図１中の、活性領域および非活性領域をストライプに垂直な方向に横切る切断線Ａ−Ａにおける断面構成を示す縦断面図である。図２において、右半部は、ＭＯＳＦＥＴとして電流を駆動する活性領域１００であり、左半部は、活性領域１００の外側において周辺耐圧構造が形成される非活性領域２００である。低抵抗層であるｎ⁺⁺ドレイン層１は、活性領域１００および非活性領域２００にわたって設けられている。ｎ半導体層２ａ，３ａおよびｐ半導体層２ｂ，３ｂは、ｎ⁺⁺ドレイン層１の表面上に設けられている。

活性領域１００の素子表面側、および非活性領域２００の活性領域１００との境界近傍部分の素子表面側には、ｐベース領域４、ｐ⁺コンタクト領域５、ｎ⁺ソース領域６、ゲート絶縁膜７、ゲート電極８、たとえば酸化膜よりなる層間絶縁膜９ａ、ソース電極１０からなるｎチャネルＭＯＳＦＥＴの素子表面構造が形成されている。ドレイン電極１１は、ｎ⁺⁺ドレイン層１の裏面に設けられている。

非活性領域２００の表面は、活性領域１００との境界近傍部分およびチップ終端部を除いて、層間絶縁膜９ｂで被覆されている。ソース電極１０は、活性領域１００から非活性領域２００まで伸び、非活性領域２００を覆う層間絶縁膜９ｂの途中までを覆っている。一方、チップ終端部には、ストッパ電極１２が設けられている。ストッパ電極１２は、チップ終端部のｎ半導体層１３の表面層に設けられたｎ⁺半導体領域１４に接触するとともに、非活性領域２００を覆う層間絶縁膜９ｂのチップ終端側部分を覆っている。

図２に示すように、実施の形態１では、非活性領域２００において、活性領域１００との境界からソース電極１０の終端寄りのソース電極１０の下までの領域には、第１の並列ｐｎ層が配置されており、ソース電極１０の終端寄りのソース電極１０の下からｎ半導体層１３に至るまでの領域には、第２の並列ｐｎ層が配置されている。つまり、非活性領域２００において、第１の並列ｐｎ層と第２の並列ｐｎ層との境界の位置は、非活性領域２００を覆う層間絶縁膜９ｂの膜厚ができるだけ厚い部分で、かつ層間絶縁膜９ｂ上に伸びるソース電極１０の下になる位置である。これは、ソース電極１０の外側で電界が最も強くなるので、その最も電界が強くなる部分でｐ領域の総不純物量をｎ領域よりも多くすることで、ｎ領域の空乏化を促進し、電界を緩和するためである。

次に、第１の並列ｐｎ層および第２の並列ｐｎ層における不純物濃度分布および総不純物量の関係について説明する。説明の便宜上、図２に示すように、第１の並列ｐｎ層において、第１のｎ半導体層２ａの、活性領域１００においてはゲート絶縁膜７、非活性領域２００においては層間絶縁膜９ｂとの境界近傍における不純物濃度をａｎ１とし、第１のｎ半導体層２ａの、ｎ⁺⁺ドレイン層１との境界近傍における不純物濃度をａｎ２とする。

また、第１の並列ｐｎ層において、第１のｐ半導体層２ｂの、活性領域１００においてはソース電極１０、非活性領域２００においては層間絶縁膜９ｂとの境界近傍における不純物濃度をａｐ１とし、第１のｐ半導体層２ｂの、ｎ⁺⁺ドレイン層１との境界近傍における不純物濃度をａｐ２とする。同様に、第２の並列ｐｎ層において、第２のｎ半導体層３ａおよび第２のｐ半導体層３ｂの、それぞれ層間絶縁膜９ｂとの境界近傍における不純物濃度をｅｎ１およびｅｐ１とし、第２のｎ半導体層３ａおよび第２のｐ半導体層３ｂの、それぞれｎ⁺⁺ドレイン層１との境界近傍における不純物濃度をｅｎ２およびｅｐ２とする。

図３に示すように、符号４１で示す第１のｐ半導体層２ｂの深さ方向の不純物濃度、および符号４２で示す第２のｐ半導体層３ｂの深さ方向の不純物濃度は、一定である。そして、第２のｐ半導体層３ｂの不純物濃度（Ｎｐ１）は、第１のｐ半導体層２ｂの不純物濃度（Ｎｐ０）よりも高い。また、図４に示すように、符号４３で示す第１のｎ半導体層２ａの深さ方向の不純物濃度、および符号４４で示す第２のｎ半導体層３ａの深さ方向の不純物濃度は、一定である。そして、第２のｎ半導体層３ａの不純物濃度（Ｎｎ１）は、第１のｎ半導体層２ａの不純物濃度（Ｎｎ０）よりも低い。また、第１のｐ半導体層２ｂの不純物濃度Ｎｐ０と第１のｎ半導体層２ａの不純物濃度Ｎｎ０は、導電型は異なるが、ほぼ同じである。

このような不純物濃度分布は、後述する実施の形態２５において説明するように、トレンチ内にｐ半導体層をエピタキシャル成長させた後、高温プロセスを経てＭＯＳＦＥＴの素子表面構造を作製する際に、不純物が相互拡散することによって達成される。並列ｐｎ層において、不純物が相互拡散する場合には、並列ｐｎ層のｐ半導体層およびｎ半導体層の不純物濃度は、それぞれの幅に依存する。

ここで、第１のｐ半導体層２ｂの幅と第１のｎ半導体層２ａの幅は、ほぼ同じである。それに対して、上述したように、第２のｐ半導体層３ｂの幅は、第２のｎ半導体層３ａの幅よりも広い。したがって、第１のｎ半導体層２ａ、第１のｐ半導体層２ｂ、第２のｎ半導体層３ａおよび第２のｐ半導体層３ｂの総不純物量の関係は、図５に示す通りである。ただし、図５は、総不純物量の大小関係のみを表したものであり、どの程度大きいか、あるいはどの程度小さいかということまでは表していない。

すなわち、第１のｐ半導体層２ｂの総不純物量（符号４５で示す）は、第１のｎ半導体層２ａの総不純物量（符号４７で示す）とほぼ同じである。また、第２のｐ半導体層３ｂの総不純物量（符号４６で示す）は、第１のｐ半導体層２ｂの総不純物量４５および第１のｎ半導体層２ａの総不純物量４７よりも多くなる。一方、第２のｎ半導体層３ａの総不純物量（符号４８で示す）は、第１のｐ半導体層２ｂの総不純物量４５および第１のｎ半導体層２ａの総不純物量４７よりも少なくなる。

特に限定されるものではないが、一例として、各部の寸法および不純物濃度を挙げる。ｎ⁺⁺ドレイン層１の不純物濃度は、２×１０¹⁸ｃｍ^-3程度である。第１の並列ｐｎ層において、第１のｐ半導体層２ｂの幅および第１のｎ半導体層２ａの幅は、ともに約５μｍである。第１のｐ半導体層２ｂの不純物濃度および第１のｎ半導体層２ａの不純物濃度は、ともに４．５×１０¹⁵ｃｍ^-3程度である。

第２の並列ｐｎ層において、第２のｐ半導体層３ｂの幅および第２のｎ半導体層３ａの幅は、それぞれ約６μｍおよび約４μｍである。第２のｐ半導体層３ｂの不純物濃度および第２のｎ半導体層３ａの不純物濃度は、それぞれ５．５×１０¹⁵ｃｍ^-3程度および３．０×１０¹⁵ｃｍ^-3程度である。並列ｐｎ層の深さ方向の実効長は、約４５μｍである。

上述したように、非活性領域２００の耐圧構造部分に配置された並列ｐｎ層がチャージアンバランスな状態であるため、ソース電極１０の直下の耐圧が低下すると考えられるが、その低下分は、ソース電極１０の直下に設けられた層間絶縁膜９ｂで補っている。そして、ソース電極１０の端部から外側において、第２の並列ｐｎ層の第２のｎ半導体層３ａの幅が狭く、かつ不純物濃度が低くなっているので、外側へ向かって空乏層が広がりやすい。したがって、十分な耐圧を確保することができる。

実施の形態２．
実施の形態２は、実施の形態１において、第２の並列ｐｎ層の第２のｐ半導体層３ｂの不純物濃度および第２のｎ半導体層３ａの不純物濃度を、第１の並列ｐｎ層の第１のｐ半導体層２ｂの不純物濃度および第１のｎ半導体層２ａの不純物濃度とほぼ同じにしたものである。並列ｐｎ層の平面構成は、図１に示す構成と同じである。また、図１中の切断線Ａ−Ａにおける断面構成は、図２に示す構成と同じである。各部の寸法や不純物濃度等は、特に断らない限り、実施の形態１と同じである。

図６に示すように、符号５１で示す第１のｐ半導体層２ｂの不純物濃度、および符号５２で示す第２のｐ半導体層３ｂの不純物濃度は、ほぼ同じＮｐ０であり、ともに深さ方向に一定である。また、図７に示すように、符号５３で示す第１のｎ半導体層２ａの不純物濃度、および符号５４で示す第２のｎ半導体層３ａの不純物濃度は、ほぼ同じＮｎ０であり、ともに深さ方向に一定である。そして、第１のｐ半導体層２ｂ（第２のｐ半導体層３ｂ）の不純物濃度Ｎｐ０と第１のｎ半導体層２ａ（第２のｎ半導体層３ａ）の不純物濃度Ｎｎ０は、導電型は異なるが、ほぼ同じである。たとえば、第１のｐ半導体層２ｂ、第１のｎ半導体層２ａ、第２のｐ半導体層３ｂおよび第２のｎ半導体層３ａの不純物濃度は、すべて４．５×１０¹⁵ｃｍ^-3程度である。

このような不純物濃度分布は、後述する実施の形態２７において説明するように、トレンチ内にｐ半導体層をエピタキシャル成長させた後、不純物の相互拡散が起こらないように、ＭＯＳＦＥＴの素子表面構造を低温プロセスで作製することによって達成される。このようにすると、並列ｐｎ層のｐ半導体層およびｎ半導体層の幅が異なっていても、並列ｐｎ層のｎ半導体層の不純物濃度およびｐ半導体層の不純物濃度は、それぞれ基板濃度および埋め込みエピタキシャル濃度とほぼ同じになる。

第１のｐ半導体層２ｂの幅と第１のｎ半導体層２ａの幅は、ほぼ同じであるので、第１のｐ半導体層２ｂの総不純物量と第１のｎ半導体層２ａの総不純物量は、ほぼ同じになる。それに対して、第２のｐ半導体層３ｂの幅は、第１のｐ半導体層２ｂの幅よりも広いので、第２のｐ半導体層３ｂの総不純物量は、第１のｐ半導体層２ｂの総不純物量よりも多くなる。また、第２のｎ半導体層３ａの幅は、第１のｎ半導体層２ａの幅よりも狭いので、第２のｎ半導体層３ａの総不純物量は、第１のｎ半導体層２ａの総不純物量よりも少なくなる。したがって、実施の形態２における第１のｎ半導体層２ａ、第１のｐ半導体層２ｂ、第２のｎ半導体層３ａおよび第２のｐ半導体層３ｂの総不純物量の大小関係を、その大小の程度を考慮せずに表せば、図５に示す通りとなる。

上述したように、熱履歴による不純物の相互拡散がないので、並列ｐｎ層の不純物濃度を容易に制御することができる。したがって、シミュレーションなどの数値計算によって決定した構造を、ほぼそのまま実現することができる。

実施の形態３．
図８は、本発明の実施の形態３にかかる縦型ＭＯＳＦＥＴチップの要部を示す部分平面図である。なお、図８では、並列ｐｎ層の表面層およびその上に形成される素子の表面構造については省略している。図９は、図８中の、活性領域および非活性領域をストライプに垂直な方向に横切る切断線Ｂ−Ｂにおける断面構成を示す縦断面図である。

図８および図９に示すように、実施の形態３は、非活性領域２１０において、ストライプに平行な部分の並列ｐｎ層を、すべてチャージバランスがアンバランスな状態の第２の並列ｐｎ層により構成したものである。したがって、非活性領域２１０の、活性領域１００との境界近傍部分において、半導体表面にソース電極１０が接触している部分、すなわち層間絶縁膜９ｂのない部分にも、第２の並列ｐｎ層が配置されている。その他の構成および各部の寸法や不純物濃度等は、実施の形態１と同じである。

上述した構成では、チャージアンバランスな第２の並列ｐｎ層において深さ方向の耐圧が低下する。そのため、アバランシェは、非活性領域２１０の、半導体表面にソース電極１０が接触している部分で発生する。したがって、層間絶縁膜９ｂの下でアバランシェが発生する場合と比べて、アバランシェ電流が効率よくソース電極１０から引き抜かれるので、電流の集中が発生せず、アバランシェ耐量が向上する。

実施の形態４．
実施の形態４は、実施の形態３において、第２の並列ｐｎ層の第２のｐ半導体層３ｂの不純物濃度および第２のｎ半導体層３ａの不純物濃度を、第１の並列ｐｎ層の第１のｐ半導体層２ｂの不純物濃度および第１のｎ半導体層２ａの不純物濃度とほぼ同じにしたものである。並列ｐｎ層の平面構成は、図８に示す構成と同じである。また、図８中の切断線Ｂ−Ｂにおける断面構成は、図９に示す構成と同じである。各部の寸法や不純物濃度等は、特に断らない限り、実施の形態３と同じである。

第１のｐ半導体層２ｂおよび第２のｐ半導体層３ｂの各不純物濃度の深さ方向の分布は、図６に示す通りである。また、第１のｎ半導体層２ａおよび第２のｎ半導体層３ａの各不純物濃度の深さ方向の分布は、図７に示す通りである。そして、第１のｐ半導体層２ｂ（第２のｐ半導体層３ｂ）の不純物濃度Ｎｐ０と第１のｎ半導体層２ａ（第２のｎ半導体層３ａ）の不純物濃度Ｎｎ０は、導電型は異なるが、ほぼ同じである。

たとえば、第１のｐ半導体層２ｂの不純物濃度、第１のｎ半導体層２ａ、第２のｐ半導体層３ｂおよび第２のｎ半導体層３ａの不純物濃度は、すべて４．５×１０¹⁵ｃｍ^-3程度である。そして、実施の形態２において説明したように、実施の形態４における第１のｎ半導体層２ａ、第１のｐ半導体層２ｂ、第２のｎ半導体層３ａおよび第２のｐ半導体層３ｂの総不純物量の大小関係は、その大小の程度を考慮せずに表せば、図５に示す通りとなる。

実施の形態５．
実施の形態５は、第１の並列ｐｎ層の第１のｐ半導体層２ｂの不純物濃度および第２の並列ｐｎ層の第２のｐ半導体層３ｂの不純物濃度を、実施の形態１における濃度よりも高くし、活性領域１００においても第１の並列ｐｎ層をチャージアンバランスな状態としたものである。並列ｐｎ層の平面構成は、図１に示す構成と同じである。また、図１中の切断線Ａ−Ａにおける断面構成は、図２に示す構成と同じである。各部の寸法や不純物濃度等は、特に断らない限り、実施の形態１と同じである。

図１０に示すように、符号６１で示す第１のｐ半導体層２ｂの深さ方向の不純物濃度、および符号６２で示す第２のｐ半導体層３ｂの深さ方向の不純物濃度は、一定である。そして、第２のｐ半導体層３ｂの不純物濃度（Ｎｐ１）は、第１のｐ半導体層２ｂの不純物濃度（Ｎｐ０）よりも高い。また、図１１に示すように、符号６３で示す第１のｎ半導体層２ａの深さ方向の不純物濃度、および符号６４で示す第２のｎ半導体層３ａの深さ方向の不純物濃度は、一定である。そして、第２のｎ半導体層３ａの不純物濃度（Ｎｎ１）は、第１のｎ半導体層２ａの不純物濃度（Ｎｎ０）よりも低い。また、第１のｐ半導体層２ｂの不純物濃度Ｎｐ０は、導電型は異なるが、第１のｎ半導体層２ａの不純物濃度Ｎｎ０よりも高い。

たとえば、第１のｐ半導体層２ｂの不純物濃度は、４．７×１０¹⁵ｃｍ^-3程度である。第１のｎ半導体層２ａの不純物濃度は、４．５×１０¹⁵ｃｍ^-3程度である。第２のｐ半導体層３ｂの不純物濃度は、５．８×１０¹⁵ｃｍ^-3程度である。第２のｎ半導体層３ａの不純物濃度は、３．０×１０¹⁵ｃｍ^-3程度である。

第１のｐ半導体層２ｂと第１のｎ半導体層２ａとでは、幅がほぼ同じであるが、不純物濃度が異なるため、図１２に示すように、第１のｐ半導体層２ｂの総不純物量（符号６５で示す）は、第１のｎ半導体層２ａの総不純物量（符号６７で示す）よりも多くなる。また、第２のｐ半導体層３ｂの幅は、第１のｐ半導体層２ｂの幅よりも広いので、第２のｐ半導体層３ｂの総不純物量（符号６６で示す）は、第１のｐ半導体層２ｂの総不純物量６５よりも多くなる。

また、第２のｎ半導体層３ａの幅は、第１のｎ半導体層２ａの幅よりも狭いので、第２のｎ半導体層３ａの総不純物量（符号６８で示す）は、第１のｎ半導体層２ａの総不純物量６７よりも少なくなる。ただし、図１２は、総不純物量の大小関係のみを表したものであり、どの程度大きいか、あるいはどの程度小さいかということまでは表していない。

上述した構成では、非活性領域２００において、第２のｐ半導体層３ｂの不純物濃度が実施の形態１よりも高く、第２のｐ半導体層３ｂの総不純物量が実施の形態１よりも多いので、実施の形態１よりも非活性領域２００内に空乏層が広がりやすくなる。それによって、非活性領域２００での耐圧が向上し、活性領域１００での耐圧より高くなる。したがって、アバランシェが活性領域１００で発生するため、アバランシェ電流の集中が起こりにくくなり、アバランシェ耐量が向上する。また、活性領域１００の第１のｐ半導体層２ｂの不純物濃度が高くなることによって、アバランシェ電流が発生したときにホール電流を蓄積しても、負性抵抗成分が抑制されるので、より一層、アバランシェ耐量が向上する。

実施の形態６．
実施の形態６は、実施の形態５において、第２の並列ｐｎ層の第２のｐ半導体層３ｂの不純物濃度および第２のｎ半導体層３ａの不純物濃度を、それぞれ第１の並列ｐｎ層の第１のｐ半導体層２ｂの不純物濃度および第１のｎ半導体層２ａの不純物濃度とほぼ同じにしたものである。並列ｐｎ層の平面構成は、図１に示す構成と同じである。また、図１中の切断線Ａ−Ａにおける断面構成は、図２に示す構成と同じである。各部の寸法や不純物濃度等は、特に断らない限り、実施の形態５と同じである。

図１３に示すように、符号７１で示す第１のｐ半導体層２ｂの不純物濃度、および符号７２で示す第２のｐ半導体層３ｂの不純物濃度は、ほぼ同じＮｐ０であり、ともに深さ方向に一定である。また、図１４に示すように、符号７３で示す第１のｎ半導体層２ａの不純物濃度、および符号７４で示す第２のｎ半導体層３ａの不純物濃度は、ほぼ同じＮｎ０であり、ともに深さ方向に一定である。そして、第１のｐ半導体層２ｂ（第２のｐ半導体層３ｂ）の不純物濃度Ｎｐ０は、導電型は異なるが、第１のｎ半導体層２ａ（第２のｎ半導体層３ａ）の不純物濃度Ｎｎ０よりも高い。

たとえば、第１のｐ半導体層２ｂの不純物濃度および第２のｐ半導体層３ｂの不純物濃度は、ともに４．７×１０¹⁵ｃｍ^-3程度である。第１のｎ半導体層２ａの不純物濃度および第２のｎ半導体層３ａの不純物濃度は、ともに４．５×１０¹⁵ｃｍ^-3程度である。

第１のｐ半導体層２ｂと第１のｎ半導体層２ａとでは、幅がほぼ同じであるが、不純物濃度が異なるため、第１のｐ半導体層２ｂの総不純物量は、第１のｎ半導体層２ａの総不純物量よりも多くなる。また、第２のｐ半導体層３ｂの幅は、第１のｐ半導体層２ｂの幅よりも広いので、第２のｐ半導体層３ｂの総不純物量は、第１のｐ半導体層２ｂの総不純物量よりも多くなる。一方、第２のｎ半導体層３ａの幅は、第１のｎ半導体層２ａの幅よりも狭いので、第２のｎ半導体層３ａの総不純物量は、第１のｎ半導体層２ａの総不純物量よりも少なくなる。したがって、実施の形態６における第１のｎ半導体層２ａ、第１のｐ半導体層２ｂ、第２のｎ半導体層３ａおよび第２のｐ半導体層３ｂの総不純物量の大小関係を、その大小の程度を考慮せずに表せば、図１２に示す通りとなる。

実施の形態７．
実施の形態７は、実施の形態５において、非活性領域２１０の、ストライプに平行な部分の並列ｐｎ層を、すべてチャージバランスがアンバランスな状態の第２の並列ｐｎ層により構成したものである。並列ｐｎ層の平面構成は、図８に示す構成と同じである。また、図８中の切断線Ｂ−Ｂにおける断面構成は、図９に示す構成と同じである。各部の寸法や不純物濃度等は、特に断らない限り、実施の形態５と同じである。

実施の形態８．
実施の形態８は、実施の形態５において、非活性領域２１０において、ストライプに平行な部分の並列ｐｎ層を、すべてチャージバランスがアンバランスな状態の第２の並列ｐｎ層により構成するとともに、第２の並列ｐｎ層の第２のｐ半導体層３ｂの不純物濃度および第２のｎ半導体層３ａの不純物濃度を、それぞれ第１の並列ｐｎ層の第１のｐ半導体層２ｂの不純物濃度および第１のｎ半導体層２ａの不純物濃度とほぼ同じにしたものである。並列ｐｎ層の平面構成は、図８に示す構成と同じである。また、図８中の切断線Ｂ−Ｂにおける断面構成は、図９に示す構成と同じである。各部の寸法や不純物濃度等は、特に断らない限り、実施の形態５と同じである。

第１のｐ半導体層２ｂおよび第２のｐ半導体層３ｂの各不純物濃度の深さ方向の分布は、図１３に示す通りである。また、第１のｎ半導体層２ａおよび第２のｎ半導体層３ａの各不純物濃度の深さ方向の分布は、図１４に示す通りである。そして、第１のｐ半導体層２ｂ（第２のｐ半導体層３ｂ）の不純物濃度Ｎｐ０は、第１のｎ半導体層２ａ（第２のｎ半導体層３ａ）の不純物濃度Ｎｎ０よりも高い。

たとえば、第１のｐ半導体層２ｂの不純物濃度および第２のｐ半導体層３ｂの不純物濃度は、ともに４．７×１０¹⁵ｃｍ^-3程度である。第１のｎ半導体層２ａの不純物濃度および第２のｎ半導体層３ａの不純物濃度は、ともに４．５×１０¹⁵ｃｍ^-3程度である。そして、実施の形態６において説明したように、実施の形態８における第１のｎ半導体層２ａ、第１のｐ半導体層２ｂ、第２のｎ半導体層３ａおよび第２のｐ半導体層３ｂの総不純物量の大小関係は、その大小の程度を考慮せずに表せば、図１２に示す通りとなる。

実施の形態９．
図１５は、本発明の実施の形態９にかかる縦型ＭＯＳＦＥＴチップの要部を示す部分平面図である。なお、図１５では、並列ｐｎ層の表面層およびその上に形成される素子の表面構造については省略している。図１６は、図１５中の、活性領域および非活性領域をストライプに垂直な方向に横切る切断線Ｃ−Ｃにおける断面構成を示す縦断面図である。

図１５および図１６に示すように、実施の形態９は、非活性領域２２０の、ストライプに平行な部分の第２の並列ｐｎ層において、第２のｐ半導体層３ｂの幅を、第１のｐ半導体層２ｂと同じにし、かつ第２のｎ半導体層３ａの幅を、第１の並列ｐｎ層における第１のｎ半導体層２ａの幅よりも狭くしたものである。したがって、第２の並列ｐｎ層において、第２のｎ半導体層３ａと第２のｐ半導体層３ｂとの間の不純物の相互拡散の仕方が実施の形態１とは変わるので、第２のｎ半導体層３ａおよび第２のｐ半導体層３ｂの不純物濃度は、ともに実施の形態１とは異なる。その他の構成および各部の寸法や不純物濃度等は、特に断らない限り、実施の形態１と同じである。

第１のｐ半導体層２ｂおよび第２のｐ半導体層３ｂの各不純物濃度の深さ方向の分布は、図３に示す通りである。また、第１のｎ半導体層２ａおよび第２のｎ半導体層３ａの各不純物濃度の深さ方向の分布は、図４に示す通りである。そして、第１のｐ半導体層２ｂの不純物濃度Ｎｐ０と第１のｎ半導体層２ａの不純物濃度Ｎｎ０は、導電型は異なるが、ほぼ同じである。

たとえば、第２のｐ半導体層３ｂの不純物濃度は、５×１０¹⁵ｃｍ^-3程度であり、第２のｎ半導体層３ａの不純物濃度は、２．０×１０¹⁵ｃｍ^-3程度である。また、第２のｎ半導体層３ａの幅は、約３．５μｍであり、第２のｐ半導体層３ｂの幅は、約５μｍである。第１のｎ半導体層２ａ、第１のｐ半導体層２ｂ、第２のｎ半導体層３ａおよび第２のｐ半導体層３ｂの総不純物量の大小関係は、その大小の程度を考慮せずに表せば、図５に示す通りとなる。

上述した構成の並列ｐｎ層を作製する際には、第１のｐ半導体層２ｂを形成するためのトレンチの幅と、第２のｐ半導体層３ｂを形成するためのトレンチの幅が同じになる。したがって、トレンチエッチングのプロセスや、トレンチを埋め込む際のエピタキシャル成長のプロセスが容易となり、ばらつきを少なくすることができる。

実施の形態１０．
実施の形態１０は、実施の形態９において、第２の並列ｐｎ層の第２のｐ半導体層３ｂの不純物濃度および第２のｎ半導体層３ａの不純物濃度を、第１の並列ｐｎ層の第１のｐ半導体層２ｂの不純物濃度および第１のｎ半導体層２ａの不純物濃度とほぼ同じにしたものである。並列ｐｎ層の平面構成は、図１５に示す構成と同じである。また、図１５中の切断線Ｃ−Ｃにおける断面構成は、図１６に示す構成と同じである。各部の寸法や不純物濃度等は、特に断らない限り、実施の形態９と同じである。

第１のｐ半導体層２ｂおよび第２のｐ半導体層３ｂの各不純物濃度の深さ方向の分布は、図６に示す通りである。また、第１のｎ半導体層２ａおよび第２のｎ半導体層３ａの各不純物濃度の深さ方向の分布は、図７に示す通りである。そして、第１のｐ半導体層２ｂ（第２のｐ半導体層３ｂ）の不純物濃度Ｎｐ０と第１のｎ半導体層２ａ（第２のｎ半導体層３ａ）の不純物濃度Ｎｎ０は、導電型は異なるが、ほぼ同じである。たとえば、第１のｐ半導体層２ｂの不純物濃度、第１のｎ半導体層２ａ、第２のｐ半導体層３ｂおよび第２のｎ半導体層３ａの不純物濃度は、すべて４．５×１０¹⁵ｃｍ^-3程度である。

第１のｎ半導体層２ａ、第１のｐ半導体層２ｂ、第２のｎ半導体層３ａおよび第２のｐ半導体層３ｂの総不純物量の大小関係を、その大小の程度を考慮せずに表せば、図１７に示す通りとなる。ただし、図１７は、総不純物量の大小関係のみを表したものであり、どの程度大きいか、あるいはどの程度小さいかということまでは表していない。第１のｐ半導体層２ｂの幅と第１のｎ半導体層２ａの幅と第２のｐ半導体層３ｂの幅は、ほぼ同じであるので、第１のｐ半導体層２ｂの総不純物量（符号８５で示す）と第１のｎ半導体層２ａの総不純物量（符号８７で示す）と第２のｐ半導体層３ｂの総不純物量（符号８６で示す）は、ほぼ同じになる。それに対して、第２のｎ半導体層３ａの幅は、第１のｎ半導体層２ａの幅よりも狭いので、第２のｎ半導体層３ａの総不純物量（符号８８で示す）は、第１のｎ半導体層２ａの総不純物量８７よりも少なくなる。

実施の形態１１．
図１８は、本発明の実施の形態１１にかかる縦型ＭＯＳＦＥＴチップの要部を示す部分平面図である。なお、図１８では、並列ｐｎ層の表面層およびその上に形成される素子の表面構造については省略している。図１９は、図１８中の、活性領域および非活性領域をストライプに垂直な方向に横切る切断線Ｄ−Ｄにおける断面構成を示す縦断面図である。

図１８および図１９に示すように、実施の形態１１は、非活性領域２３０において、ストライプに平行な部分の並列ｐｎ層を、すべてチャージバランスがアンバランスな状態の第２の並列ｐｎ層により構成するとともに、第２のｐ半導体層３ｂの幅を第１のｐ半導体層２ｂと同じにし、かつ第２のｎ半導体層３ａの幅を第１のｎ半導体層２ａの幅よりも狭くしたものである。その他の構成および各部の寸法や不純物濃度等は、実施の形態９と同じである。

実施の形態１２．
実施の形態１２は、実施の形態１１において、第２の並列ｐｎ層の第２のｐ半導体層３ｂの不純物濃度および第２のｎ半導体層３ａの不純物濃度を、第１の並列ｐｎ層の第１のｐ半導体層２ｂの不純物濃度および第１のｎ半導体層２ａの不純物濃度とほぼ同じにしたものである。並列ｐｎ層の平面構成は、図１８に示す構成と同じである。また、図１８中の切断線Ｄ−Ｄにおける断面構成は、図１９に示す構成と同じである。各部の寸法や不純物濃度等は、特に断らない限り、実施の形態１１と同じである。

たとえば、第１のｐ半導体層２ｂの不純物濃度、第１のｎ半導体層２ａ、第２のｐ半導体層３ｂおよび第２のｎ半導体層３ａの不純物濃度は、すべて４．５×１０¹⁵ｃｍ^-3程度である。第１のｎ半導体層２ａ、第１のｐ半導体層２ｂ、第２のｎ半導体層３ａおよび第２のｐ半導体層３ｂの総不純物量の大小関係は、その大小の程度を考慮せずに表せば、図１７に示す通りとなる。

実施の形態１３．
実施の形態１３は、第１の並列ｐｎ層の第１のｐ半導体層２ｂの不純物濃度および第２の並列ｐｎ層の第２のｐ半導体層３ｂの不純物濃度を、実施の形態９における濃度よりも高くし、活性領域１００においても第１の並列ｐｎ層をチャージアンバランスな状態としたものである。並列ｐｎ層の平面構成は、図１５に示す構成と同じである。また、図１５中の切断線Ｃ−Ｃにおける断面構成は、図１６に示す構成と同じである。各部の寸法や不純物濃度等は、特に断らない限り、実施の形態９と同じである。

第１のｐ半導体層２ｂおよび第２のｐ半導体層３ｂの各不純物濃度の深さ方向の分布は、図１０に示す通りである。また、第１のｎ半導体層２ａおよび第２のｎ半導体層３ａの各不純物濃度の深さ方向の分布は、図１１に示す通りである。そして、第１のｐ半導体層２ｂの不純物濃度Ｎｐ０は、導電型は異なるが、第１のｎ半導体層２ａの不純物濃度Ｎｎ０よりも高い。

たとえば、第１のｐ半導体層２ｂの不純物濃度は、４．７×１０¹⁵ｃｍ^-3程度である。第１のｎ半導体層２ａの不純物濃度は、４．５×１０¹⁵ｃｍ^-3程度である。第２のｐ半導体層３ｂの不純物濃度は、５．３×１０¹⁵ｃｍ^-3程度である。第２のｎ半導体層３ａの不純物濃度は、１．９×１０¹⁵ｃｍ^-3程度である。第１のｎ半導体層２ａ、第１のｐ半導体層２ｂ、第２のｎ半導体層３ａおよび第２のｐ半導体層３ｂの総不純物量の大小関係は、その大小の程度を考慮せずに表せば、図１２に示す通りとなる。

実施の形態１４．
実施の形態１４は、実施の形態１３において、第２の並列ｐｎ層の第２のｐ半導体層３ｂの不純物濃度および第２のｎ半導体層３ａの不純物濃度を、それぞれ第１の並列ｐｎ層の第１のｐ半導体層２ｂの不純物濃度および第１のｎ半導体層２ａの不純物濃度とほぼ同じにしたものである。並列ｐｎ層の平面構成は、図１５に示す構成と同じである。また、図１５中の切断線Ｃ−Ｃにおける断面構成は、図１６に示す構成と同じである。各部の寸法や不純物濃度等は、特に断らない限り、実施の形態１３と同じである。

第１のｎ半導体層２ａ、第１のｐ半導体層２ｂ、第２のｎ半導体層３ａおよび第２のｐ半導体層３ｂの総不純物量の大小関係を、その大小の程度を考慮せずに表せば、図２０に示す通りとなる。ただし、図２０は、総不純物量の大小関係のみを表したものであり、どの程度大きいか、あるいはどの程度小さいかということまでは表していない。

第１のｐ半導体層２ｂと第１のｎ半導体層２ａとでは、幅がほぼ同じであるが、不純物濃度が異なるため、第１のｐ半導体層２ｂの総不純物量（符号９５で示す）は、第１のｎ半導体層２ａの総不純物量（符号９７で示す）よりも多くなる。第１のｐ半導体層２ｂの幅と第２のｐ半導体層３ｂの幅は、ほぼ同じであるので、第１のｐ半導体層２ｂの総不純物量９５と第２のｐ半導体層３ｂの総不純物量（符号９６で示す）は、ほぼ同じになる。第２のｎ半導体層３ａの幅は、第１のｎ半導体層２ａの幅よりも狭いので、第２のｎ半導体層３ａの総不純物量（符号９８で示す）は、第１のｎ半導体層２ａの総不純物量９７よりも少なくなる。

実施の形態１５．
実施の形態１５は、実施の形態１３において、非活性領域２３０の、ストライプに平行な部分の並列ｐｎ層を、すべてチャージバランスがアンバランスな状態の第２の並列ｐｎ層により構成したものである。並列ｐｎ層の平面構成は、図１８に示す構成と同じである。また、図１８中の切断線Ｄ−Ｄにおける断面構成は、図１９に示す構成と同じである。各部の寸法や不純物濃度等は、特に断らない限り、実施の形態１３と同じである。

実施の形態１６．
実施の形態１６は、実施の形態１３において、非活性領域２３０において、ストライプに平行な部分の並列ｐｎ層を、すべてチャージバランスがアンバランスな状態の第２の並列ｐｎ層により構成するとともに、第２の並列ｐｎ層の第２のｐ半導体層３ｂの不純物濃度および第２のｎ半導体層３ａの不純物濃度を、それぞれ第１の並列ｐｎ層の第１のｐ半導体層２ｂの不純物濃度および第１のｎ半導体層２ａの不純物濃度とほぼ同じにしたものである。並列ｐｎ層の平面構成は、図１８に示す構成と同じである。また、図１８中の切断線Ｄ−Ｄにおける断面構成は、図１９に示す構成と同じである。各部の寸法や不純物濃度等は、特に断らない限り、実施の形態１３と同じである。

たとえば、第１のｐ半導体層２ｂの不純物濃度および第２のｐ半導体層３ｂの不純物濃度は、ともに４．７×１０¹⁵ｃｍ^-3程度である。第１のｎ半導体層２ａの不純物濃度および第２のｎ半導体層３ａの不純物濃度は、ともに４．５×１０¹⁵ｃｍ^-3程度である。そして、第１のｎ半導体層２ａ、第１のｐ半導体層２ｂ、第２のｎ半導体層３ａおよび第２のｐ半導体層３ｂの総不純物量の大小関係は、その大小の程度を考慮せずに表せば、図２０に示す通りとなる。

実施の形態１７．
図２１は、本発明の実施の形態１７にかかる縦型ＭＯＳＦＥＴチップの要部を示す部分平面図である。なお、図２１では、並列ｐｎ層の表面層およびその上に形成される素子の表面構造については省略している。図２２は、図２１中の、活性領域および非活性領域をストライプに垂直な方向に横切る切断線Ｅ−Ｅにおける断面構成を示す縦断面図である。

図２１および図２２に示すように、実施の形態１７は、非活性領域２４０の、ストライプに平行な部分の第２の並列ｐｎ層において、第２のｎ半導体層３ａの幅Ｗｎｅおよび第２のｐ半導体層３ｂの幅Ｗｐｅを、それぞれ活性領域１００における第１のｎ半導体層２ａの幅Ｗｎａおよび第１のｐ半導体層２ｂの幅Ｗｐａよりも狭くしたものである。さらに、第２のｎ半導体層３ａの幅Ｗｎｅを第２のｐ半導体層３ｂの幅Ｗｐｅよりも狭くし、第２の並列ｐｎ層をチャージアンバランスな状態としたものである。

図２３に、並列ｐｎ層のｎ半導体層２ａ，３ａおよびｐ半導体層２ｂ，３ｂの幅の関係を模式的に示す。図２３に示すように、実施の形態１７では、符号１０５で示す第１のｐ半導体層２ｂの幅Ｗｐａと、符号１０７で示す第１のｎ半導体層２ａの幅Ｗｎａは等しい。符号１０６で示す第２のｐ半導体層３ｂの幅Ｗｐｅは、第１のｐ半導体層２ｂの幅Ｗｐａ（第１のｎ半導体層２ａの幅Ｗｎａ）よりも狭い。符号１０８で示す第２のｎ半導体層３ａの幅Ｗｎｅは、第２のｐ半導体層３ｂの幅Ｗｐｅよりも狭い。

したがって、第２の並列ｐｎ層において、第２のｎ半導体層３ａと第２のｐ半導体層３ｂとの間の不純物の相互拡散の仕方が実施の形態１とは変わるので、第２のｎ半導体層３ａおよび第２のｐ半導体層３ｂの不純物濃度は、ともに実施の形態１とは異なる。その他の構成および各部の寸法や不純物濃度等は、特に断らない限り、実施の形態１と同じである。

図２４に示すように、符号１１１で示す第１のｐ半導体層２ｂの深さ方向の不純物濃度、および符号１１２で示す第２のｐ半導体層３ｂの深さ方向の不純物濃度は、一定である。そして、第２のｐ半導体層３ｂの不純物濃度（Ｎｐ１）は、第１のｐ半導体層２ｂの不純物濃度（Ｎｐ０）よりも低い。また、図２５に示すように、符号１１３で示す第１のｎ半導体層２ａの深さ方向の不純物濃度、および符号１１４で示す第２のｎ半導体層３ａの深さ方向の不純物濃度は、一定である。そして、第２のｎ半導体層３ａの不純物濃度（Ｎｎ１）は、第１のｎ半導体層２ａの不純物濃度（Ｎｎ０）よりも低い。また、第１のｐ半導体層２ｂの不純物濃度Ｎｐ０と第１のｎ半導体層２ａの不純物濃度Ｎｎ０は、導電型は異なるが、ほぼ同じである。

たとえば、第２のｐ半導体層３ｂの不純物濃度は、３．５×１０¹⁵ｃｍ^-3程度であり、第２のｎ半導体層３ａの不純物濃度は、２×１０¹⁵ｃｍ^-3程度である。また、第２のｎ半導体層３ａの幅は、約２．５μｍであり、第２のｐ半導体層３ｂの幅は、約３．５μｍである。

第１のｐ半導体層２ｂと第１のｎ半導体層２ａとでは、幅および不純物濃度がともにほぼ同じであるため、図２６に示すように、第１のｐ半導体層２ｂの総不純物量（符号１１５で示す）と第１のｎ半導体層２ａの総不純物量（符号１１７で示す）は、ほぼ同じになる。それに対して、第２のｐ半導体層３ｂの幅は、第１のｐ半導体層２ｂの幅よりも狭く、かつ第２のｐ半導体層３ｂの不純物濃度は、第１のｐ半導体層２ｂの不純物濃度よりも低いので、第２のｐ半導体層３ｂの総不純物量（符号１１６で示す）は、第１のｐ半導体層２ｂの総不純物量１１５よりも少なくなる。

また、第２のｎ半導体層３ａの幅は、第１のｎ半導体層２ａの幅よりも狭く、かつ第２のｎ半導体層３ａの不純物濃度は、第１のｎ半導体層２ａの不純物濃度よりも低いので、第２のｎ半導体層３ａの総不純物量（符号１１８で示す）は、第１のｎ半導体層２ａの総不純物量１１７よりも少なくなる。さらに、第２のｎ半導体層３ａの幅は、第２のｐ半導体層３ｂの幅よりも狭く、かつ第２のｎ半導体層３ａの不純物濃度は、第２のｐ半導体層３ｂの不純物濃度よりも低いので、第２のｎ半導体層３ａの総不純物量１１８は、第２のｐ半導体層３ｂの総不純物量１１６よりも少なくなる。ただし、図２６は、総不純物量の大小関係のみを表したものであり、どの程度大きいか、あるいはどの程度小さいかということまでは表していない。

実施の形態１７によれば、ソース電極１０の端部よりも外側に位置する並列ｐｎ層において、第２のｎ半導体層３ａおよび第２のｐ半導体層３ｂの幅が、それぞれ活性領域１００における第１のｎ半導体層２ａおよび第１のｐ半導体層２ｂの幅よりも狭いので、空乏層が広がりやすく、耐圧を確保しやすい。第２のｎ半導体層３ａの幅が第２のｐ半導体層３ｂの幅よりも狭いので、第２のｎ半導体層３ａに比べて、第２のｐ半導体層３ｂの不純物濃度および総不純物量が多くなる。従って、第２のｐ半導体層３ｂがガードリングのように空乏層を外側へ広げる役割を果たすので、より耐圧を確保しやすい。

また、第２のｐ半導体層３ｂが第１のｐ半導体層２ｂよりも広い構造と比べて、第２のｐ半導体層３ｂの不純物濃度が低くなるので、空乏層の伸びが少し押さえられ、耐圧構造部に必要な幅を短くすることができる。また、非活性領域２４０の耐圧構造部分に配置された並列ｐｎ層がチャージアンバランスな状態であるため、ソース電極１０の直下の耐圧が低下すると考えられるが、その低下分は、ソース電極１０の直下に設けられた層間絶縁膜９ｂで補っている。また、実施の形態１７の構造をトレンチ埋め込み法により作製する場合、非活性領域２４０において第２のｐ半導体層３ｂが第２のｎ半導体層３ａよりも広い分、それらの幅を同じにする場合よりもトレンチのアスペクト比が低くなり、プロセスの難易度が低くなる。つまり、製造が容易となる。

実施の形態１８．
実施の形態１８は、実施の形態１７において、第２の並列ｐｎ層の第２のｐ半導体層３ｂの不純物濃度および第２のｎ半導体層３ａの不純物濃度を、第１の並列ｐｎ層の第１のｐ半導体層２ｂの不純物濃度および第１のｎ半導体層２ａの不純物濃度とほぼ同じにしたものである。並列ｐｎ層の平面構成は、図２１に示す構成と同じである。また、図２１中の切断線Ｅ−Ｅにおける断面構成は、図２２に示す構成と同じである。各部の寸法や不純物濃度等は、特に断らない限り、実施の形態１７と同じである。

第１のｐ半導体層２ｂおよび第２のｐ半導体層３ｂの各不純物濃度の深さ方向の分布は、図２７に示す通りである。また、第１のｎ半導体層２ａおよび第２のｎ半導体層３ａの各不純物濃度の深さ方向の分布は、図２８に示す通りである。そして、第１のｐ半導体層２ｂの不純物濃度Ｎｐ０（符号１２１で示す）および第２のｐ半導体層３ｂの不純物濃度Ｎｐ１（符号１２２で示す）と、第１のｎ半導体層２ａの不純物濃度Ｎｎ０（符号１２３で示す）および第２のｎ半導体層３ａの不純物濃度Ｎｎ１（符号１２４で示す）は、導電型は異なるが、ほぼ同じである。たとえば、第１のｐ半導体層２ｂ、第１のｎ半導体層２ａ、第２のｐ半導体層３ｂおよび第２のｎ半導体層３ａの不純物濃度は、すべて４．５×１０¹⁵ｃｍ^-3程度である。

このような不純物濃度分布は、実施の形態２においても説明したように、ＭＯＳＦＥＴの素子表面構造を低温プロセスで作製することによって達成される。このようにすると、並列ｐｎ層のｐ半導体層およびｎ半導体層の幅が異なっていても、並列ｐｎ層のｎ半導体層の不純物濃度およびｐ半導体層の不純物濃度は、それぞれ基板濃度および埋め込みエピタキシャル濃度とほぼ同じになる。

第１のｎ半導体層２ａ、第１のｐ半導体層２ｂ、第２のｎ半導体層３ａおよび第２のｐ半導体層３ｂの総不純物量の大小関係を、その大小の程度を考慮せずに表せば、図２６に示す通りとなる。第１のｐ半導体層２ｂの幅と第１のｎ半導体層２ａの幅は、ほぼ同じであるので、第１のｐ半導体層２ｂの総不純物量１１５と第１のｎ半導体層２ａの総不純物量１１７は、ほぼ同じになる。そして、第２のｐ半導体層３ｂの幅は、第１のｐ半導体層２ｂの幅よりも狭いので、第２のｐ半導体層３ｂの総不純物量１１６は、第１のｐ半導体層２ｂの総不純物量１１５よりも少なくなる。

また、第２のｎ半導体層３ａの幅は、第１のｎ半導体層２ａの幅よりも狭いので、第２のｎ半導体層３ａの総不純物量１１８は、第１のｎ半導体層２ａの総不純物量１１７よりも少なくなる。さらに、第２のｎ半導体層３ａの幅は、第２のｐ半導体層３ｂの幅よりも狭いので、第２のｎ半導体層３ａの総不純物量１１８は、第２のｐ半導体層３ｂの総不純物量１１６よりも少なくなる。実施の形態１８によれば、熱履歴による不純物の相互拡散がないので、並列ｐｎ層の不純物濃度を容易に制御することができる。したがって、シミュレーションなどの数値計算によって決定した構造を、ほぼそのまま実現することができる。

実施の形態１９．
図２９は、本発明の実施の形態１９にかかる縦型ＭＯＳＦＥＴチップの要部を示す部分平面図である。なお、図２９では、並列ｐｎ層の表面層およびその上に形成される素子の表面構造については省略している。図３０は、図２９中の、活性領域および非活性領域をストライプに垂直な方向に横切る切断線Ｆ−Ｆにおける断面構成を示す縦断面図である。

図２９および図３０に示すように、実施の形態１９は、非活性領域２５０において、ストライプに平行な部分の並列ｐｎ層を、すべてチャージバランスがアンバランスな状態の第２の並列ｐｎ層により構成したものである。特に、非活性領域２５０の、活性領域１００との境界近傍部分において、半導体表面にソース電極１０が接触している部分、すなわち層間絶縁膜９ｂのない部分にも、第２の並列ｐｎ層が配置されている。その他の構成および各部の寸法や不純物濃度等は、実施の形態１７と同じである。

実施の形態１９によれば、実施の形態３と同様に、チャージアンバランスな第２の並列ｐｎ層において深さ方向の耐圧が低下する。そのため、アバランシェは、非活性領域２５０の、半導体表面にソース電極１０が接触している部分で発生する。したがって、層間絶縁膜９ｂの下でアバランシェが発生する場合と比べて、アバランシェ電流が効率よくソース電極１０から引き抜かれるので、電流の集中が発生せず、アバランシェ耐量が向上する。

実施の形態２０．
実施の形態２０は、実施の形態１９において、第２の並列ｐｎ層の第２のｐ半導体層３ｂの不純物濃度および第２のｎ半導体層３ａの不純物濃度を、第１の並列ｐｎ層の第１のｐ半導体層２ｂの不純物濃度および第１のｎ半導体層２ａの不純物濃度とほぼ同じにしたものである。並列ｐｎ層の平面構成は、図２９に示す構成と同じである。また、図２９中の切断線Ｆ−Ｆにおける断面構成は、図３０に示す構成と同じである。各部の寸法や不純物濃度等は、特に断らない限り、実施の形態１９と同じである。

第１のｐ半導体層２ｂおよび第２のｐ半導体層３ｂの各不純物濃度の深さ方向の分布は、図２７に示す通りである。また、第１のｎ半導体層２ａおよび第２のｎ半導体層３ａの各不純物濃度の深さ方向の分布は、図２８に示す通りである。そして、第１のｐ半導体層２ｂの不純物濃度Ｎｐ０および第２のｐ半導体層３ｂの不純物濃度Ｎｐ１と、第１のｎ半導体層２ａの不純物濃度Ｎｎ０および第２のｎ半導体層３ａの不純物濃度Ｎｎ１は、導電型は異なるが、ほぼ同じであり、たとえば４．５×１０¹⁵ｃｍ^-3程度である。

第１のｎ半導体層２ａ、第１のｐ半導体層２ｂ、第２のｎ半導体層３ａおよび第２のｐ半導体層３ｂの総不純物量の大小関係は、その大小の程度を考慮せずに表せば、図２６に示す通りとなる。実施の形態２０によれば、実施の形態１８および実施の形態１９と同様に、不純物濃度を制御しやすく、アバランシェ耐量が向上する。

実施の形態２１．
実施の形態２１は、第１の並列ｐｎ層の第１のｐ半導体層２ｂの不純物濃度および第２の並列ｐｎ層の第２のｐ半導体層３ｂの不純物濃度を、実施の形態１７における濃度よりも高くし、活性領域１００においても第１の並列ｐｎ層をチャージアンバランスな状態としたものである。並列ｐｎ層の平面構成は、図２１に示す構成と同じである。また、図２１中の切断線Ｅ−Ｅにおける断面構成は、図２２に示す構成と同じである。各部の寸法や不純物濃度等は、特に断らない限り、実施の形態１７と同じである。

図３１に示すように、符号１３１で示す第１のｐ半導体層２ｂの深さ方向の不純物濃度、および符号１３２で示す第２のｐ半導体層３ｂの深さ方向の不純物濃度は、一定である。そして、第２のｐ半導体層３ｂの不純物濃度（Ｎｐ１）は、第１のｐ半導体層２ｂの不純物濃度（Ｎｐ０）よりも低い。また、図３２に示すように、符号１３３で示す第１のｎ半導体層２ａの深さ方向の不純物濃度、および符号１３４で示す第２のｎ半導体層３ａの深さ方向の不純物濃度は、一定である。

そして、第２のｎ半導体層３ａの不純物濃度（Ｎｎ１）は、第１のｎ半導体層２ａの不純物濃度（Ｎｎ０）よりも低い。さらに、第１のｐ半導体層２ｂの不純物濃度Ｎｐ０および第２のｐ半導体層３ｂの不純物濃度Ｎｐ１は、それぞれ、導電型は異なるが、第１のｎ半導体層２ａの不純物濃度Ｎｎ０および第２のｎ半導体層３ａの不純物濃度Ｎｎ１よりも高い。

たとえば、第１のｐ半導体層２ｂの不純物濃度は、４．７×１０¹⁵ｃｍ^-3程度である。第１のｎ半導体層２ａの不純物濃度は、４．５×１０¹⁵ｃｍ^-3程度である。第２のｐ半導体層３ｂの不純物濃度は、３．７×１０¹⁵ｃｍ^-3程度である。第２のｎ半導体層３ａの不純物濃度は、２．０×１０¹⁵ｃｍ^-3程度である。

第１のｎ半導体層２ａ、第１のｐ半導体層２ｂ、第２のｎ半導体層３ａおよび第２のｐ半導体層３ｂの総不純物量の大小関係は、その大小の程度を考慮せずに表せば、図３３に示す通りとなる。ただし、図３３は、総不純物量の大小関係のみを表したものであり、どの程度大きいか、あるいはどの程度小さいかということまでは表していない。

第１のｐ半導体層２ｂと第１のｎ半導体層２ａとでは、幅がほぼ同じであるが、不純物濃度が異なるため、第１のｐ半導体層２ｂの総不純物量（符号１３５で示す）は、第１のｎ半導体層２ａの総不純物量（符号１３７で示す）よりも多くなる。また、第２のｐ半導体層３ｂの幅は、第１のｐ半導体層２ｂの幅よりも狭く、かつ第２のｐ半導体層３ｂの不純物濃度は、第１のｐ半導体層２ｂの不純物濃度よりも低いので、第２のｐ半導体層３ｂの総不純物量（符号１３６で示す）は、第１のｐ半導体層２ｂの総不純物量１３５よりも少なくなる。

また、第２のｎ半導体層３ａの幅は、第１のｎ半導体層２ａの幅よりも狭く、かつ第２のｎ半導体層３ａの不純物濃度は、第１のｎ半導体層２ａの不純物濃度よりも低いので、第２のｎ半導体層３ａの総不純物量（符号１３８で示す）は、第１のｎ半導体層２ａの総不純物量１３７よりも少なくなる。さらに、第２のｎ半導体層３ａの幅は、第２のｐ半導体層３ｂの幅よりも狭く、かつ第２のｎ半導体層３ａの不純物濃度は、第２のｐ半導体層３ｂの不純物濃度よりも低いので、第２のｎ半導体層３ａの総不純物量１３８は、第２のｐ半導体層３ｂの総不純物量１３６よりも少なくなる。

実施の形態２１によれば、非活性領域２４０において、第２のｐ半導体層３ｂの不純物濃度が実施の形態１７よりも高く、第２のｐ半導体層３ｂの総不純物量が実施の形態１７よりも多いので、実施の形態１７よりも非活性領域２４０内に空乏層が広がりやすくなる。それによって、非活性領域２４０での耐圧が向上し、活性領域１００での耐圧に近くなるので、アバランシェが活性領域１００で発生しやすくなる。したがって、アバランシェ電流の集中が起こりにくくなり、アバランシェ耐量が向上する。また、活性領域１００の第１のｐ半導体層２ｂの不純物濃度が高くなることによって、アバランシェ電流が発生したときにホール電流を蓄積しても、負性抵抗成分が抑制されるので、より一層、アバランシェ耐量が向上する。

実施の形態２２．
実施の形態２２は、実施の形態２１において、第２の並列ｐｎ層の第２のｐ半導体層３ｂの不純物濃度および第２のｎ半導体層３ａの不純物濃度を、それぞれ第１の並列ｐｎ層の第１のｐ半導体層２ｂの不純物濃度および第１のｎ半導体層２ａの不純物濃度とほぼ同じにしたものである。並列ｐｎ層の平面構成は、図２１に示す構成と同じである。また、図２１中の切断線Ｅ−Ｅにおける断面構成は、図２２に示す構成と同じである。各部の寸法や不純物濃度等は、特に断らない限り、実施の形態２１と同じである。

第１のｐ半導体層２ｂおよび第２のｐ半導体層３ｂの各不純物濃度の深さ方向の分布は、図３４に示す通りである。また、第１のｎ半導体層２ａおよび第２のｎ半導体層３ａの各不純物濃度の深さ方向の分布は、図３５に示す通りである。そして、導電型は異なるが、第１のｐ半導体層２ｂの不純物濃度Ｎｐ０（符号１４１で示す）および第２のｐ半導体層３ｂの不純物濃度Ｎｐ１（符号１４２で示す）は、第１のｎ半導体層２ａの不純物濃度Ｎｎ０（符号１４３で示す）および第２のｎ半導体層３ａの不純物濃度Ｎｎ１（符号１４４で示す）よりも高い。

たとえば、第１のｐ半導体層２ｂおよび第２のｐ半導体層３ｂの不純物濃度は、ともに４．７×１０¹⁵ｃｍ^-3程度である。また、第１のｎ半導体層２ａおよび第２のｎ半導体層３ａの不純物濃度は、ともに４．５×１０¹⁵ｃｍ^-3程度である。このような不純物濃度分布は、実施の形態２においても説明したように、ＭＯＳＦＥＴの素子表面構造を低温プロセスで作製することによって達成される。

第１のｎ半導体層２ａ、第１のｐ半導体層２ｂ、第２のｎ半導体層３ａおよび第２のｐ半導体層３ｂの総不純物量の大小関係を、その大小の程度を考慮せずに表せば、図３３に示す通りとなる。実施の形態２２によれば、実施の形態２１と同様の効果が得られる。さらに、実施の形態１８と同様に、熱履歴による不純物の相互拡散がないので、並列ｐｎ層の不純物濃度を容易に制御することができる。

実施の形態２３．
実施の形態２３は、実施の形態２１において、非活性領域２５０の、ストライプに平行な部分の並列ｐｎ層を、すべてチャージバランスがアンバランスな状態の第２の並列ｐｎ層により構成したものである。並列ｐｎ層の平面構成は、図２９に示す構成と同じである。また、図２９中の切断線Ｆ−Ｆにおける断面構成は、図３０に示す構成と同じである。各部の寸法や不純物濃度等は、特に断らない限り、実施の形態２１と同じである。実施の形態２３によれば、実施の形態２１と同様の効果が得られ、また、実施の形態１９と同様の効果が得られる。

実施の形態２４．
実施の形態２４は、実施の形態２２において、非活性領域２５０の、ストライプに平行な部分の並列ｐｎ層を、すべてチャージバランスがアンバランスな状態の第２の並列ｐｎ層により構成したものである。並列ｐｎ層の平面構成は、図２９に示す構成と同じである。また、図２９中の切断線Ｆ−Ｆにおける断面構成は、図３０に示す構成と同じである。各部の寸法や不純物濃度等は、特に断らない限り、実施の形態２２と同じである。実施の形態２４によれば、実施の形態２２と同様の効果が得られ、また、実施の形態２０と同様の効果が得られる。

実施の形態２５．
実施の形態２５は、上述した実施の形態１、３、５または７にかかる半導体装置を製造する際に適用することができる半導体装置の製造方法である。図３６〜図４１は、その製造プロセスの主要な段階における半導体装置の構成を示す断面図である。まず、ｎ⁺⁺ドレイン層１となるｎ型低抵抗半導体基板を用意する。その際、半導体基板の面方位は、（１００）面またはこれと等価な面とする。また、半導体基板の不純物濃度は、２．０×１０¹⁸ｃｍ^-3程度とする。用意した半導体基板上に、厚さが約５０μｍのｎエピタキシャル成長層３１を形成する。ｎエピタキシャル成長層３１の不純物濃度は、６．０×１０¹⁵ｃｍ^-3程度とする。ここまでの状態が図３６に示されている。

ついで、ｎエピタキシャル成長層３１の表面に、トレンチエッチング用のハードマスクとなる酸化膜（または窒化膜などの絶縁膜）３２を１．６μｍ以上の厚さ、たとえば２．４μｍで形成する。酸化膜３２の厚さは、トレンチエッチングに対する酸化膜とシリコンとの選択比に基づいて、所望の深さのトレンチを形成しても酸化膜が残るように、適宜選択される。たとえば、おおよそ５０μｍの深さのトレンチを形成する場合には、酸化膜３２の厚さが２．４μｍ程度であれば、トレンチエッチング後にも酸化膜が十分に残っている。

ついで、リソグラフィーにより酸化膜３２のパターニングを行い、ハードマスクを形成する。第１の並列ｐｎ層を配置する領域に対しては、酸化膜３２の開口幅をたとえば５μｍとし、かつ酸化膜３２の幅をたとえば５μｍとする。つまり、たとえば５μｍおきに５μｍ幅のハードマスクを配置する。第１の並列ｐｎ層を配置する領域は、実施の形態１と実施の形態５では、活性領域１００、非活性領域２００のストライプに平行な部分の一部、および非活性領域２００のストライプに垂直な部分となる各領域であり、実施の形態３と実施の形態７では、活性領域１００、および非活性領域２１０のストライプに垂直な部分となる各領域である。

一方、第２の並列ｐｎ層を配置する領域に対しては、酸化膜３２の開口幅を広くするとともに、酸化膜３２の幅を狭くする。具体的には、たとえば、酸化膜３２の開口幅を６μｍとし、酸化膜３２の幅を４μｍとして、６μｍおきに４μｍ幅のハードマスクを配置する。第２の並列ｐｎ層を配置する領域は、実施の形態１と実施の形態５では、非活性領域２００のストライプに平行な部分となる領域の一部であり、実施の形態３と実施の形態７では、非活性領域２１０のストライプに平行な部分となる領域の全体である。

ついで、トレンチエッチングを行い、ｎエピタキシャル成長層３１に、たとえば、約５０μｍの深さで、開口幅が５μｍのトレンチ３３ａと開口幅が６μｍのトレンチ３３ｂを形成する。その際、形成されたトレンチ側面の面方位が、（０１０）面またはこれと等価な面となるように、トレンチ３３ａ，３３ｂを形成する。トレンチのハードマスクに関しても、トレンチ側面がこのような面方位を有するトレンチ３３ａ，３３ｂが形成されるようにパターニングされている。ここまでの状態が図３７に示されている。

ついで、このような面方位を有するトレンチ３３ａ，３３ｂの内部を、ボロンドープのｐエピタキシャル成長層３４ａ，３４ｂで埋め込む。ｐエピタキシャル成長層３４ａ，３４ｂの不純物濃度は、実施の形態１と実施の形態３では、たとえば６×１０¹⁵ｃｍ^-3程度であり、実施の形態５と実施の形態７では、たとえば６．３×１０¹⁵ｃｍ^-3程度である。開口幅の広いトレンチ３３ｂの開口幅の１／２以上の厚さになるまでｐエピタキシャル成長層３４ａ，３４ｂを成長させる。たとえば、エピタキシャル成長時間を、ｐエピタキシャル成長層３４ａ，３４ｂが４μｍの厚さに成長するのに要する時間とする。

このようにすると、開口幅の広いトレンチ３３ｂを、ボイドのない状態でｐエピタキシャル成長層３４ｂで埋め込むことができるだけでなく、トレンチ形成後の酸化膜３２の表面よりも上になるまでｐエピタキシャル成長層３４ｂを成長させることができる。開口幅の狭いトレンチ３３ａも同様であり、ボイドのない状態でｐエピタキシャル成長層３４ａが成長し、トレンチ３３ａを埋め込み、さらにトレンチ形成後の酸化膜３２の表面よりも上になるまで成長する。開口幅の狭いトレンチ３３ａを埋めるｐエピタキシャル成長層３４ａは、開口幅の広いトレンチ３３ｂを埋めるｐエピタキシャル成長層３４ｂよりも高くなる。このように、酸化膜３２上に成長しているｐエピタキシャル成長層３４ａ，３４ｂの厚さはばらついているが、このばらつきは、後のＣＭＰ（化学機械研磨）などの研磨工程により除去される。ここまでの状態が図３８に示されている。

研磨を行う際には、まず、トレンチのハードマスクとした酸化膜３２を研磨ストッパとして利用して研磨を行い、ｐエピタキシャル成長層３４ａ，３４ｂの、酸化膜３２の表面よりも上まで成長した部分を除去する。この研磨によって、トレンチ３３ａ，３３ｂの開口幅が異なっていることにより発生する、ｐエピタキシャル成長層３４ａ，３４ｂの膜厚ばらつきを相殺することができるので、プロセスばらつきを抑制することができる。したがって、トレンチ３３ａ，３３ｂの開口幅が異なっていても、並列ｐｎ層の深さを均一に形成することができる。ここまでの状態が図３９に示されている。

ついで、図４０に示すように、酸化膜３２を除去する。その後、表面のミラー研磨を行って、酸化膜３２の除去によりできた表面にできた凹凸をなくす。特に限定しないが、たとえば、研磨量は１．０μｍ程度である。これは、酸化膜３２を研磨ストッパとして研磨を行った後に残った酸化膜３２の厚さが０．５μｍ程度であるからである。したがって、最終的な並列ｐｎ層の深さ方向の長さは、４９μｍ程度となる。

このようにして、図４１に示すように、ｎエピタキシャル成長層３１よりなる第１のｎ半導体層２ａと、ｐエピタキシャル成長層３４ａよりなる第１のｐ半導体層２ｂとが繰り返し配列されてなる第１の並列ｐｎ層、およびｎエピタキシャル成長層３１よりなる第２のｎ半導体層３ａと、ｐエピタキシャル成長層３４ｂよりなる第２のｐ半導体層３ｂとが繰り返し配列されてなる第２の並列ｐｎ層を有する超接合半導体基板ができあがる。

この超接合半導体基板を用いて、ＭＯＳＦＥＴの素子表面構造や周辺耐圧構造、およびドレイン電極などを形成する。その際、比較的高い温度、たとえば１０００〜１１００℃程度で表面構造を形成する。そうすると、不純物の相互拡散が起こり、幅の広い第２のｐ半導体層３ｂを有する第２の並列ｐｎ層と、第１のｎ半導体層２ａと同じ幅の第１のｐ半導体層２ｂを有する第１の並列ｐｎ層とで、不純物濃度が異なり、実施の形態１、３、５または７にかかる半導体装置ができあがる。なお、ＭＯＳＦＥＴの素子表面構造や周辺耐圧構造などを作製するプロセスについては、周知であるので、説明を省略する。

上述した製造方法を適用することによって、トレンチを形成する際に一部のトレンチの開口幅を変え、最も広い開口幅のトレンチに合わせて埋め込みエピタキシャル成長時の膜厚を決めるだけでよいので、活性領域および非活性領域となる領域すべてに同じ幅のトレンチを同じ間隔で形成する場合と比べて、コストをほとんど増加させることなく、半導体装置を製造することができる。なお、酸化膜３２を研磨ストッパとした研磨と表面ミラー研磨を分けずに、酸化膜３２とｐエピタキシャル成長層３４ａ，３４ｂを同時に研磨して、表面をミラー面に仕上げてもよい。

なお、実施の形態２５にかかる製造方法は、上述した実施の形態１７、１９、２１または２３にかかる半導体装置を製造する際にも適用することができる。ただし、その場合には、第２の並列ｐｎ層を配置する領域に形成するトレンチ３３ｂの幅を、第１の並列ｐｎ層を配置する領域に形成するトレンチ３３ａよりも狭くする。

実施の形態２６．
実施の形態２６は、上述した実施の形態９、１１、１３または１５にかかる半導体装置を製造する際に適用することができる半導体装置の製造方法である。図４２〜図４６は、その製造プロセスの主要な段階における半導体装置の構成を示す断面図である。まず、実施の形態２５と同様に、面方位が（１００）面またはこれと等価な面であり、かつ不純物濃度が２．０×１０¹⁸ｃｍ^-3程度であるｎ⁺⁺ドレイン層１となるｎ型低抵抗半導体基板を用意する。そして、図３６に示すように、その半導体基板上に、厚さが約５０μｍのｎエピタキシャル成長層３１を形成する。また、ｎエピタキシャル成長層３１の不純物濃度は６．０×１０¹⁵ｃｍ^-3程度とする。

ついで、ｎエピタキシャル成長層３１の表面に、トレンチエッチング用のハードマスクとなる酸化膜（または窒化膜などの絶縁膜）３２を形成する。酸化膜３２の厚さは、実施の形態２５と同様である。ついで、酸化膜３２のパターニングによりハードマスクを形成する。第１の並列ｐｎ層を配置する領域に対しては、たとえば５μｍおきに５μｍ幅のハードマスクを配置する。第１の並列ｐｎ層を配置する領域は、実施の形態９と実施の形態１３では、活性領域１００、非活性領域２２０のストライプに平行な部分の一部、および非活性領域２２０のストライプに垂直な部分となる各領域であり、実施の形態１１と実施の形態１５では、活性領域１００、および非活性領域２３０のストライプに垂直な部分となる各領域である。

一方、第２の並列ｐｎ層を配置する領域に対しては、たとえば５μｍおきに３．５μｍ幅のハードマスクを配置しており、第１の並列ｐｎ層の配置間隔（ピッチ）と異なっている。なお、第２の並列ｐｎ層を配置する領域は、実施の形態９と実施の形態１３では、非活性領域２２０のストライプに平行な部分となる領域の一部であり、実施の形態１１と実施の形態１５では、非活性領域２３０のストライプに平行な部分となる領域の全体である。ついで、トレンチエッチングを行い、ｎエピタキシャル成長層３１に、たとえば、約５０μｍの深さで、開口幅が５μｍのトレンチ３３ｃを形成する。すべてのトレンチ３３ｃの開口幅が同じであるので、トレンチ深さを容易に制御することができる。トレンチ側面の面方位は、実施の形態２５と同様である。ここまでの状態が図４２に示されている。

ついで、トレンチ３３ｃの開口幅の１／２以上の厚さになるまでボロンドープのｐエピタキシャル成長層３４ｃを成長させて、トレンチ３３ｃの内部をｐエピタキシャル成長層３４ｃで埋め込む。この場合には、各トレンチ３３ｃを埋めるｐエピタキシャル成長層３４ｃは、トレンチ形成後の酸化膜３２の表面よりも上のほぼ同じ高さまで成長する。ｐエピタキシャル成長層３４ｃの不純物濃度は、実施の形態９と実施の形態１１では、たとえば６×１０¹⁵ｃｍ^-3程度であり、実施の形態１３と実施の形態１５では、たとえば６．３×１０¹⁵ｃｍ^-3程度である。ここまでの状態が図４３に示されている。

ついで、研磨を行う。まず、酸化膜３２を研磨ストッパとして利用して研磨を行い、ｐエピタキシャル成長層３４ｃの、酸化膜３２の表面よりも上まで成長した部分を除去する。その際、ｐエピタキシャル成長層３４ｃがほぼ同じ高さまで成長しているので、研磨ばらつきを抑制することができる。そして、並列ｐｎ層の深さを均一に形成することができる。ここまでの状態が図４４に示されている。

ついで、図４５に示すように、酸化膜３２を除去する。その後、表面のミラー研磨を行って、酸化膜３２の除去によりできた表面にできた凹凸をなくす。このようにして、図４６に示すように、ｎエピタキシャル成長層３１よりなる第１のｎ半導体層２ａと、ｐエピタキシャル成長層３４ｃよりなる第１のｐ半導体層２ｂとが繰り返し配列されてなる第１の並列ｐｎ層、およびｎエピタキシャル成長層３１よりなる第２のｎ半導体層３ａと、ｐエピタキシャル成長層３４ｃよりなる第２のｐ半導体層３ｂとが繰り返し配列されてなる第２の並列ｐｎ層を有する超接合半導体基板ができあがる。

この超接合半導体基板を用いて、ＭＯＳＦＥＴの素子表面構造や周辺耐圧構造、およびドレイン電極などを、比較的高い温度、たとえば１０００〜１１００℃程度で形成すると、不純物の相互拡散が起こり、実施の形態９、１１、１３または１５にかかる半導体装置ができあがる。なお、ＭＯＳＦＥＴの素子表面構造や周辺耐圧構造などを作製するプロセスについては、周知であるので、説明を省略する。

実施の形態２７．
実施の形態２７は、上述した実施の形態２、４、６、８、１０、１２、１４または１６にかかる半導体装置を製造する際に適用することができる半導体装置の製造方法である。実施の形態２、４、６または８にかかる半導体装置を製造する際には、実施の形態２５の製造方法を適用する。一方、実施の形態１０、１２、１４または１６にかかる半導体装置を製造する際には、実施の形態２６の製造方法を適用する。

ただし、いずれの場合も、ＭＯＳＦＥＴの素子表面構造や周辺耐圧構造、およびドレイン電極などを、４００〜８００℃程度の比較的低い温度で形成する点が、実施の形態２５または２６とは異なる。このような温度にすることによって、熱履歴による不純物の相互拡散が抑制されるので、第１のｎ半導体層２ａ、第１のｐ半導体層２ｂ、第２のｎ半導体層３ａおよび第２のｐ半導体層３ｂでの不純物濃度の低下が抑制される。したがって、実施の形態２５または２６と比べて、半導体装置の不純物濃度を容易に制御することができる。

実際に、本発明者らは、基板濃度および埋め込みエピタキシャル濃度を６．０×１０¹⁵ｃｍ^-3として、実施の形態２５にしたがって図４１に示すような超接合半導体基板を作製した後、４００〜８００℃程度の温度で素子表面構造を形成した。その結果、非活性領域２００の一部に配置された、幅の広い第２のｐ半導体層３ｂを有する第２の並列ｐｎ層に関して、第２のｐ半導体層３ｂの不純物濃度および第２のｎ半導体層３ａの不純物濃度は、それぞれ約５．５×１０¹⁵ｃｍ^-3および約５．０×１０¹⁵ｃｍ^-3であり、いずれも深さ方向に一定であった。

また、活性領域１００に配置された第１の並列ｐｎ層において、第１のｐ半導体層２ｂの不純物濃度および第１のｎ半導体層２ａの不純物濃度は、ともに約５．５×１０¹⁵ｃｍ^-3であり、いずれも深さ方向に一定であった。このような濃度分布は、図６および図７に示す実施の形態２の濃度分布にほぼ等しい。

ここで、トレードオフを改善するためには、活性領域１００に配置された第１の並列ｐｎ層において、第１のｐ半導体層２ｂの幅および第１のｎ半導体層２ａの幅が、ともに５μｍである場合、第１のｐ半導体層２ｂおよび第１のｎ半導体層２ａのそれぞれの最終的な不純物濃度は、いずれも約４．５×１０¹⁵ｃｍ^-3であることが望ましい。このような不純物濃度にするためには、第１のｎ半導体層２ａとなるｎエピタキシャル成長層３１を成長させる際の不純物濃度を５×１０¹⁵ｃｍ^-3程度とし、かつトレンチ３３ａ，３３ｂ内に、第１のｐ半導体層２ｂとなるｐエピタキシャル成長層３４ａを５×１０¹⁵ｃｍ^-3程度の不純物濃度で成長させればよい。

そのような不純物濃度でエピタキシャル成長を行って超接合半導体基板を作製したところ、幅の広い第２のｐ半導体層３ｂを有する第２の並列ｐｎ層では、第２のｐ半導体層３ｂの不純物濃度および第２のｎ半導体層３ａの不純物濃度は、それぞれ約４．５×１０¹⁵ｃｍ^-3および約４．０×１０¹⁵ｃｍ^-3となった。また、第１の並列ｐｎ層では、第１のｐ半導体層２ｂの不純物濃度および第１のｎ半導体層２ａの不純物濃度は、ともに約４．５×１０¹⁵ｃｍ^-3となった。

つまり、ほぼ実施の形態２と同じ構造と不純物濃度を有する半導体装置を作製することができた。また、説明を省略するが、トレンチの幅と配置間隔（ピッチ）、活性領域１００と異なるトレンチの幅と配置間隔となる領域（すなわち、第２の並列ｐｎ層の配置領域）、およびトレンチを埋めるｐエピタキシャル成長層の不純物濃度等を変化させることによって、実施の形態４、６、８、１０、１２、１４または１６と同じ構造と不純物濃度を有する半導体装置を作製することができる。

なお、実施の形態２７にかかる製造方法は、上述した実施の形態１８、２０、２２または２４にかかる半導体装置を製造する際にも適用することができる。ただし、その場合には、実施の形態２５の製造方法を適用し、第２の並列ｐｎ層を配置する領域に形成するトレンチ３３ｂの幅を、第１の並列ｐｎ層を配置する領域に形成するトレンチ３３ａよりも狭くする。

以上において、本発明は、上述した各実施の形態に限らず、種々変更可能である。たとえば、厚さや幅などの寸法および濃度は一例であり、本発明はそれらの数値に限定されるものではない。また、並列ｐｎ層上に、ＭＯＳＦＥＴ以外の素子、たとえばＩＧＢＴやバイポーラトランジスタ等を作製してもよい。また、上述した各実施の形態では、第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。

以上のように、本発明は、大電力用半導体装置に有用であり、特に、並列ｐｎ層をドリフト部に有するＭＯＳＦＥＴやＩＧＢＴやバイポーラトランジスタ等の高耐圧化と大電流容量化を両立させることのできる半導体装置に適している。

本発明の実施の形態１にかかる半導体装置の要部を示す部分平面図である。図１中の切断線Ａ−Ａにおける断面構成を示す縦断面図である。実施の形態１にかかる半導体装置の不純物濃度分布を示す図である。実施の形態１にかかる半導体装置の不純物濃度分布を示す図である。実施の形態１にかかる半導体装置の並列ｐｎ層における総不純物量の関係を模式的に示す図である。実施の形態２にかかる半導体装置の不純物濃度分布を示す図である。実施の形態２にかかる半導体装置の不純物濃度分布を示す図である。本発明の実施の形態３にかかる半導体装置の要部を示す部分平面図である。図８中の切断線Ｂ−Ｂにおける断面構成を示す縦断面図である。実施の形態５にかかる半導体装置の不純物濃度分布を示す図である。実施の形態５にかかる半導体装置の不純物濃度分布を示す図である。実施の形態５にかかる半導体装置の並列ｐｎ層における総不純物量の関係を模式的に示す図である。実施の形態６にかかる半導体装置の不純物濃度分布を示す図である。実施の形態６にかかる半導体装置の不純物濃度分布を示す図である。本発明の実施の形態９にかかる半導体装置の要部を示す部分平面図である。図１５中の切断線Ｃ−Ｃにおける断面構成を示す縦断面図である。実施の形態１０にかかる半導体装置の並列ｐｎ層における総不純物量の関係を模式的に示す図である。本発明の実施の形態１１にかかる半導体装置の要部を示す部分平面図である。図１８中の切断線Ｄ−Ｄにおける断面構成を示す縦断面図である。実施の形態１４にかかる半導体装置の並列ｐｎ層における総不純物量の関係を模式的に示す図である。本発明の実施の形態１７にかかる半導体装置の要部を示す部分平面図である。図２１中の切断線Ｅ−Ｅにおける断面構成を示す縦断面図である。実施の形態１７にかかる半導体装置の並列ｐｎ層の幅の関係を模式的に示す図である。実施の形態１７にかかる半導体装置の不純物濃度分布を示す図である。実施の形態１７にかかる半導体装置の不純物濃度分布を示す図である。実施の形態１７にかかる半導体装置の並列ｐｎ層における総不純物量の関係を模式的に示す図である。実施の形態１８にかかる半導体装置の不純物濃度分布を示す図である。実施の形態１８にかかる半導体装置の不純物濃度分布を示す図である。本発明の実施の形態１９にかかる半導体装置の要部を示す部分平面図である。図２９中の切断線Ｆ−Ｆにおける断面構成を示す縦断面図である。実施の形態２１にかかる半導体装置の不純物濃度分布を示す図である。実施の形態２１にかかる半導体装置の不純物濃度分布を示す図である。実施の形態２１にかかる半導体装置の並列ｐｎ層における総不純物量の関係を模式的に示す図である。実施の形態２２にかかる半導体装置の不純物濃度分布を示す図である。実施の形態２２にかかる半導体装置の不純物濃度分布を示す図である。本発明の実施の形態２５にかかる半導体装置の製造途中の構成を示す断面図である。本発明の実施の形態２５にかかる半導体装置の製造途中の構成を示す断面図である。本発明の実施の形態２５にかかる半導体装置の製造途中の構成を示す断面図である。本発明の実施の形態２５にかかる半導体装置の製造途中の構成を示す断面図である。本発明の実施の形態２５にかかる半導体装置の製造途中の構成を示す断面図である。本発明の実施の形態２５にかかる半導体装置の製造途中の構成を示す断面図である。本発明の実施の形態２６にかかる半導体装置の製造途中の構成を示す断面図である。本発明の実施の形態２６にかかる半導体装置の製造途中の構成を示す断面図である。本発明の実施の形態２６にかかる半導体装置の製造途中の構成を示す断面図である。本発明の実施の形態２６にかかる半導体装置の製造途中の構成を示す断面図である。本発明の実施の形態２６にかかる半導体装置の製造途中の構成を示す断面図である。従来の半導体装置の並列ｐｎ層におけるｐ半導体層とｎ半導体層の総不純物量の関係を模式的に示す図である。

符号の説明

１第１導電型の低抵抗層（ｎ⁺⁺ドレイン層）
２ａ，３ａ第１導電型半導体層（ｎ半導体層）
２ｂ，３ｂ第２導電型半導体層（ｐ半導体層）
３１第１導電型半導体層（ｎエピタキシャル成長層）
３２絶縁膜（酸化膜）
３３ａ，３３ｂ，３３ｃトレンチ
３４ａ，３４ｂ，３４ｃ第２導電型半導体層（ｐエピタキシャル成長層）
１００活性領域
２００，２１０，２２０，２３０，２４０，２５０非活性領域

Claims

第１導電型の低抵抗層上に、第１導電型半導体層と第２導電型半導体層とを交互に繰り返し接合した並列ｐｎ層が設けられ、かつ該並列ｐｎ層が、オン状態のときに電流が流れる活性領域、および該活性領域の周囲の非活性領域の両方に配置された半導体装置を製造するにあたって、
第１導電型の低抵抗層上に、第１導電型半導体層をエピタキシャル成長させる工程と、
エピタキシャル成長した前記第１導電型半導体層の表面に絶縁膜を積層し、該絶縁膜をパターニングしてトレンチ形成用のマスクを形成する工程と、
前記絶縁膜をマスクとして、前記第１導電型半導体層の、活性領域となる領域にトレンチを形成するとともに、非活性領域となる領域の一部に、活性領域となる領域に形成されるトレンチと異なる幅のトレンチを形成する工程と、
前記第１導電型半導体層に形成された前記トレンチ内に第２導電型半導体層をエピタキシャル成長させて、最も幅の広いトレンチを、トレンチ形成用のマスクとして用いた前記絶縁膜の表面と同じかまたはそれよりも高い第２導電型半導体層で埋め込む工程と、
前記第１導電型半導体層およびトレンチ内に埋め込まれた前記第２導電型半導体層よりなる並列ｐｎ層を研磨して、該並列ｐｎ層の表面を平坦にする工程と、
表面が平坦化された前記並列ｐｎ層に素子表面構造を形成する工程と、
を含み、
前記素子表面構造を形成する工程では、１０００℃以上１１００℃以下で熱処理を行い、不純物の相互拡散を起こすことにより、活性領域に配置された並列ｐｎ層の第１導電型半導体層の不純物濃度より非活性領域に配置された並列ｐｎ層の第１導電型半導体層の不純物濃度を低くし、活性領域に配置された並列ｐｎ層の第２導電型半導体層の不純物濃度および非活性領域に配置された並列ｐｎ層の第１導電型半導体層の不純物濃度より非活性領域に配置された並列ｐｎ層の第２導電型半導体層の不純物濃度を高くすることを特徴とする半導体装置の製造方法。
前記第１導電型半導体層にトレンチを形成する際に、前記非活性領域となる領域の一部に、トレンチの幅がトレンチ間の間隔よりも広くなるように、トレンチを形成することを特徴とする請求項１に記載の半導体装置の製造方法。
前記第１導電型半導体層にトレンチを形成する際に、前記非活性領域となる領域の一部に、前記活性領域となる領域に形成するトレンチよりも幅の広いトレンチを形成することを特徴とする請求項２に記載の半導体装置の製造方法。
前記トレンチ内を第２導電型半導体層で埋め込んだ後、前記並列ｐｎ層の表面を平坦にする前に、トレンチ内に埋め込まれた前記第２導電型半導体層の、トレンチ形成用のマスクとして用いた前記絶縁膜の表面よりも高く成長した部分を、該絶縁膜を研磨ストッパとした研磨により除去することを特徴とする請求項１〜３のいずれか一つに記載の半導体装置の製造方法。
第１導電型の低抵抗層上に、第１導電型半導体層と第２導電型半導体層とを交互に繰り返し接合した並列ｐｎ層が設けられ、かつ該並列ｐｎ層が、オン状態のときに電流が流れる活性領域、および該活性領域の周囲の非活性領域の両方に配置された半導体装置を製造するにあたって、
第１導電型の低抵抗層上に、第１導電型半導体層をエピタキシャル成長させる工程と、
エピタキシャル成長した前記第１導電型半導体層の表面に絶縁膜を積層し、該絶縁膜をパターニングしてトレンチ形成用のマスクを形成する工程と、
前記絶縁膜をマスクとして、前記第１導電型半導体層の、活性領域となる領域にトレンチを形成するとともに、非活性領域となる領域の一部に、活性領域となる領域に形成されるトレンチと異なる配置間隔でトレンチを形成する工程と、
前記第１導電型半導体層に形成された前記トレンチ内に第２導電型半導体層をエピタキシャル成長させて、トレンチ形成用のマスクとして用いた前記絶縁膜の表面と同じかまたはそれよりも高い第２導電型半導体層で埋め込む工程と、
前記第１導電型半導体層およびトレンチ内に埋め込まれた前記第２導電型半導体層よりなる並列ｐｎ層を研磨して、該並列ｐｎ層の表面を平坦にする工程と、
表面が平坦化された前記並列ｐｎ層に素子表面構造を形成する工程と、
を含み、
前記素子表面構造を形成する工程では、１０００℃以上１１００℃以下で熱処理を行い、不純物の相互拡散を起こすことにより、活性領域に配置された並列ｐｎ層の第１導電型半導体層の不純物濃度より非活性領域に配置された並列ｐｎ層の第１導電型半導体層の不純物濃度を低くし、活性領域に配置された並列ｐｎ層の第２導電型半導体層の不純物濃度および非活性領域に配置された並列ｐｎ層の第１導電型半導体層の不純物濃度より非活性領域に配置された並列ｐｎ層の第２導電型半導体層の不純物濃度を高くすることを特徴とする半導体装置の製造方法。