JP4904673B2 - 半導体装置および半導体装置の製造方法 - Google Patents
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Description
図1は、本発明の実施の形態1にかかる縦型MOSFETチップの要部を示す部分平面図である。なお、図1では、並列pn層の表面層およびその上に形成される素子の表面構造については省略している。図1に示すように、MOSFETのオン状態において電流が流れる活性領域100は、たとえば矩形状をなすチップの中央部に配置されており、チップの周縁部に設けられた非活性領域200で囲まれている。並列pn層は、n半導体層2a,3aおよびp半導体層2b,3bを交互に繰り返し接合した、ストライプ状の平面形状をなす構成となっている。チップ終端部は、n半導体層13となっている。
実施の形態2は、実施の形態1において、第2の並列pn層の第2のp半導体層3bの不純物濃度および第2のn半導体層3aの不純物濃度を、第1の並列pn層の第1のp半導体層2bの不純物濃度および第1のn半導体層2aの不純物濃度とほぼ同じにしたものである。並列pn層の平面構成は、図1に示す構成と同じである。また、図1中の切断線A−Aにおける断面構成は、図2に示す構成と同じである。各部の寸法や不純物濃度等は、特に断らない限り、実施の形態1と同じである。
図8は、本発明の実施の形態3にかかる縦型MOSFETチップの要部を示す部分平面図である。なお、図8では、並列pn層の表面層およびその上に形成される素子の表面構造については省略している。図9は、図8中の、活性領域および非活性領域をストライプに垂直な方向に横切る切断線B−Bにおける断面構成を示す縦断面図である。
実施の形態4は、実施の形態3において、第2の並列pn層の第2のp半導体層3bの不純物濃度および第2のn半導体層3aの不純物濃度を、第1の並列pn層の第1のp半導体層2bの不純物濃度および第1のn半導体層2aの不純物濃度とほぼ同じにしたものである。並列pn層の平面構成は、図8に示す構成と同じである。また、図8中の切断線B−Bにおける断面構成は、図9に示す構成と同じである。各部の寸法や不純物濃度等は、特に断らない限り、実施の形態3と同じである。
実施の形態5は、第1の並列pn層の第1のp半導体層2bの不純物濃度および第2の並列pn層の第2のp半導体層3bの不純物濃度を、実施の形態1における濃度よりも高くし、活性領域100においても第1の並列pn層をチャージアンバランスな状態としたものである。並列pn層の平面構成は、図1に示す構成と同じである。また、図1中の切断線A−Aにおける断面構成は、図2に示す構成と同じである。各部の寸法や不純物濃度等は、特に断らない限り、実施の形態1と同じである。
実施の形態6は、実施の形態5において、第2の並列pn層の第2のp半導体層3bの不純物濃度および第2のn半導体層3aの不純物濃度を、それぞれ第1の並列pn層の第1のp半導体層2bの不純物濃度および第1のn半導体層2aの不純物濃度とほぼ同じにしたものである。並列pn層の平面構成は、図1に示す構成と同じである。また、図1中の切断線A−Aにおける断面構成は、図2に示す構成と同じである。各部の寸法や不純物濃度等は、特に断らない限り、実施の形態5と同じである。
実施の形態7は、実施の形態5において、非活性領域210の、ストライプに平行な部分の並列pn層を、すべてチャージバランスがアンバランスな状態の第2の並列pn層により構成したものである。並列pn層の平面構成は、図8に示す構成と同じである。また、図8中の切断線B−Bにおける断面構成は、図9に示す構成と同じである。各部の寸法や不純物濃度等は、特に断らない限り、実施の形態5と同じである。
実施の形態8は、実施の形態5において、非活性領域210において、ストライプに平行な部分の並列pn層を、すべてチャージバランスがアンバランスな状態の第2の並列pn層により構成するとともに、第2の並列pn層の第2のp半導体層3bの不純物濃度および第2のn半導体層3aの不純物濃度を、それぞれ第1の並列pn層の第1のp半導体層2bの不純物濃度および第1のn半導体層2aの不純物濃度とほぼ同じにしたものである。並列pn層の平面構成は、図8に示す構成と同じである。また、図8中の切断線B−Bにおける断面構成は、図9に示す構成と同じである。各部の寸法や不純物濃度等は、特に断らない限り、実施の形態5と同じである。
図15は、本発明の実施の形態9にかかる縦型MOSFETチップの要部を示す部分平面図である。なお、図15では、並列pn層の表面層およびその上に形成される素子の表面構造については省略している。図16は、図15中の、活性領域および非活性領域をストライプに垂直な方向に横切る切断線C−Cにおける断面構成を示す縦断面図である。
実施の形態10は、実施の形態9において、第2の並列pn層の第2のp半導体層3bの不純物濃度および第2のn半導体層3aの不純物濃度を、第1の並列pn層の第1のp半導体層2bの不純物濃度および第1のn半導体層2aの不純物濃度とほぼ同じにしたものである。並列pn層の平面構成は、図15に示す構成と同じである。また、図15中の切断線C−Cにおける断面構成は、図16に示す構成と同じである。各部の寸法や不純物濃度等は、特に断らない限り、実施の形態9と同じである。
図18は、本発明の実施の形態11にかかる縦型MOSFETチップの要部を示す部分平面図である。なお、図18では、並列pn層の表面層およびその上に形成される素子の表面構造については省略している。図19は、図18中の、活性領域および非活性領域をストライプに垂直な方向に横切る切断線D−Dにおける断面構成を示す縦断面図である。
実施の形態12は、実施の形態11において、第2の並列pn層の第2のp半導体層3bの不純物濃度および第2のn半導体層3aの不純物濃度を、第1の並列pn層の第1のp半導体層2bの不純物濃度および第1のn半導体層2aの不純物濃度とほぼ同じにしたものである。並列pn層の平面構成は、図18に示す構成と同じである。また、図18中の切断線D−Dにおける断面構成は、図19に示す構成と同じである。各部の寸法や不純物濃度等は、特に断らない限り、実施の形態11と同じである。
実施の形態13は、第1の並列pn層の第1のp半導体層2bの不純物濃度および第2の並列pn層の第2のp半導体層3bの不純物濃度を、実施の形態9における濃度よりも高くし、活性領域100においても第1の並列pn層をチャージアンバランスな状態としたものである。並列pn層の平面構成は、図15に示す構成と同じである。また、図15中の切断線C−Cにおける断面構成は、図16に示す構成と同じである。各部の寸法や不純物濃度等は、特に断らない限り、実施の形態9と同じである。
実施の形態14は、実施の形態13において、第2の並列pn層の第2のp半導体層3bの不純物濃度および第2のn半導体層3aの不純物濃度を、それぞれ第1の並列pn層の第1のp半導体層2bの不純物濃度および第1のn半導体層2aの不純物濃度とほぼ同じにしたものである。並列pn層の平面構成は、図15に示す構成と同じである。また、図15中の切断線C−Cにおける断面構成は、図16に示す構成と同じである。各部の寸法や不純物濃度等は、特に断らない限り、実施の形態13と同じである。
実施の形態15は、実施の形態13において、非活性領域230の、ストライプに平行な部分の並列pn層を、すべてチャージバランスがアンバランスな状態の第2の並列pn層により構成したものである。並列pn層の平面構成は、図18に示す構成と同じである。また、図18中の切断線D−Dにおける断面構成は、図19に示す構成と同じである。各部の寸法や不純物濃度等は、特に断らない限り、実施の形態13と同じである。
実施の形態16は、実施の形態13において、非活性領域230において、ストライプに平行な部分の並列pn層を、すべてチャージバランスがアンバランスな状態の第2の並列pn層により構成するとともに、第2の並列pn層の第2のp半導体層3bの不純物濃度および第2のn半導体層3aの不純物濃度を、それぞれ第1の並列pn層の第1のp半導体層2bの不純物濃度および第1のn半導体層2aの不純物濃度とほぼ同じにしたものである。並列pn層の平面構成は、図18に示す構成と同じである。また、図18中の切断線D−Dにおける断面構成は、図19に示す構成と同じである。各部の寸法や不純物濃度等は、特に断らない限り、実施の形態13と同じである。
図21は、本発明の実施の形態17にかかる縦型MOSFETチップの要部を示す部分平面図である。なお、図21では、並列pn層の表面層およびその上に形成される素子の表面構造については省略している。図22は、図21中の、活性領域および非活性領域をストライプに垂直な方向に横切る切断線E−Eにおける断面構成を示す縦断面図である。
実施の形態18は、実施の形態17において、第2の並列pn層の第2のp半導体層3bの不純物濃度および第2のn半導体層3aの不純物濃度を、第1の並列pn層の第1のp半導体層2bの不純物濃度および第1のn半導体層2aの不純物濃度とほぼ同じにしたものである。並列pn層の平面構成は、図21に示す構成と同じである。また、図21中の切断線E−Eにおける断面構成は、図22に示す構成と同じである。各部の寸法や不純物濃度等は、特に断らない限り、実施の形態17と同じである。
図29は、本発明の実施の形態19にかかる縦型MOSFETチップの要部を示す部分平面図である。なお、図29では、並列pn層の表面層およびその上に形成される素子の表面構造については省略している。図30は、図29中の、活性領域および非活性領域をストライプに垂直な方向に横切る切断線F−Fにおける断面構成を示す縦断面図である。
実施の形態20は、実施の形態19において、第2の並列pn層の第2のp半導体層3bの不純物濃度および第2のn半導体層3aの不純物濃度を、第1の並列pn層の第1のp半導体層2bの不純物濃度および第1のn半導体層2aの不純物濃度とほぼ同じにしたものである。並列pn層の平面構成は、図29に示す構成と同じである。また、図29中の切断線F−Fにおける断面構成は、図30に示す構成と同じである。各部の寸法や不純物濃度等は、特に断らない限り、実施の形態19と同じである。
実施の形態21は、第1の並列pn層の第1のp半導体層2bの不純物濃度および第2の並列pn層の第2のp半導体層3bの不純物濃度を、実施の形態17における濃度よりも高くし、活性領域100においても第1の並列pn層をチャージアンバランスな状態としたものである。並列pn層の平面構成は、図21に示す構成と同じである。また、図21中の切断線E−Eにおける断面構成は、図22に示す構成と同じである。各部の寸法や不純物濃度等は、特に断らない限り、実施の形態17と同じである。
実施の形態22は、実施の形態21において、第2の並列pn層の第2のp半導体層3bの不純物濃度および第2のn半導体層3aの不純物濃度を、それぞれ第1の並列pn層の第1のp半導体層2bの不純物濃度および第1のn半導体層2aの不純物濃度とほぼ同じにしたものである。並列pn層の平面構成は、図21に示す構成と同じである。また、図21中の切断線E−Eにおける断面構成は、図22に示す構成と同じである。各部の寸法や不純物濃度等は、特に断らない限り、実施の形態21と同じである。
実施の形態23は、実施の形態21において、非活性領域250の、ストライプに平行な部分の並列pn層を、すべてチャージバランスがアンバランスな状態の第2の並列pn層により構成したものである。並列pn層の平面構成は、図29に示す構成と同じである。また、図29中の切断線F−Fにおける断面構成は、図30に示す構成と同じである。各部の寸法や不純物濃度等は、特に断らない限り、実施の形態21と同じである。実施の形態23によれば、実施の形態21と同様の効果が得られ、また、実施の形態19と同様の効果が得られる。
実施の形態24は、実施の形態22において、非活性領域250の、ストライプに平行な部分の並列pn層を、すべてチャージバランスがアンバランスな状態の第2の並列pn層により構成したものである。並列pn層の平面構成は、図29に示す構成と同じである。また、図29中の切断線F−Fにおける断面構成は、図30に示す構成と同じである。各部の寸法や不純物濃度等は、特に断らない限り、実施の形態22と同じである。実施の形態24によれば、実施の形態22と同様の効果が得られ、また、実施の形態20と同様の効果が得られる。
実施の形態25は、上述した実施の形態1、3、5または7にかかる半導体装置を製造する際に適用することができる半導体装置の製造方法である。図36〜図41は、その製造プロセスの主要な段階における半導体装置の構成を示す断面図である。まず、n++ドレイン層1となるn型低抵抗半導体基板を用意する。その際、半導体基板の面方位は、(100)面またはこれと等価な面とする。また、半導体基板の不純物濃度は、2.0×1018cm-3程度とする。用意した半導体基板上に、厚さが約50μmのnエピタキシャル成長層31を形成する。nエピタキシャル成長層31の不純物濃度は、6.0×1015cm-3程度とする。ここまでの状態が図36に示されている。
実施の形態26は、上述した実施の形態9、11、13または15にかかる半導体装置を製造する際に適用することができる半導体装置の製造方法である。図42〜図46は、その製造プロセスの主要な段階における半導体装置の構成を示す断面図である。まず、実施の形態25と同様に、面方位が(100)面またはこれと等価な面であり、かつ不純物濃度が2.0×1018cm-3程度であるn++ドレイン層1となるn型低抵抗半導体基板を用意する。そして、図36に示すように、その半導体基板上に、厚さが約50μmのnエピタキシャル成長層31を形成する。また、nエピタキシャル成長層31の不純物濃度は6.0×1015cm-3程度とする。
実施の形態27は、上述した実施の形態2、4、6、8、10、12、14または16にかかる半導体装置を製造する際に適用することができる半導体装置の製造方法である。実施の形態2、4、6または8にかかる半導体装置を製造する際には、実施の形態25の製造方法を適用する。一方、実施の形態10、12、14または16にかかる半導体装置を製造する際には、実施の形態26の製造方法を適用する。
2a,3a 第1導電型半導体層(n半導体層)
2b,3b 第2導電型半導体層(p半導体層)
31 第1導電型半導体層(nエピタキシャル成長層)
32 絶縁膜(酸化膜)
33a,33b,33c トレンチ
34a,34b,34c 第2導電型半導体層(pエピタキシャル成長層)
100 活性領域
200,210,220,230,240,250 非活性領域
Claims (5)
- 第1導電型の低抵抗層上に、第1導電型半導体層と第2導電型半導体層とを交互に繰り返し接合した並列pn層が設けられ、かつ該並列pn層が、オン状態のときに電流が流れる活性領域、および該活性領域の周囲の非活性領域の両方に配置された半導体装置を製造するにあたって、
第1導電型の低抵抗層上に、第1導電型半導体層をエピタキシャル成長させる工程と、
エピタキシャル成長した前記第1導電型半導体層の表面に絶縁膜を積層し、該絶縁膜をパターニングしてトレンチ形成用のマスクを形成する工程と、
前記絶縁膜をマスクとして、前記第1導電型半導体層の、活性領域となる領域にトレンチを形成するとともに、非活性領域となる領域の一部に、活性領域となる領域に形成されるトレンチと異なる幅のトレンチを形成する工程と、
前記第1導電型半導体層に形成された前記トレンチ内に第2導電型半導体層をエピタキシャル成長させて、最も幅の広いトレンチを、トレンチ形成用のマスクとして用いた前記絶縁膜の表面と同じかまたはそれよりも高い第2導電型半導体層で埋め込む工程と、
前記第1導電型半導体層およびトレンチ内に埋め込まれた前記第2導電型半導体層よりなる並列pn層を研磨して、該並列pn層の表面を平坦にする工程と、
表面が平坦化された前記並列pn層に素子表面構造を形成する工程と、
を含み、
前記素子表面構造を形成する工程では、1000℃以上1100℃以下で熱処理を行い、不純物の相互拡散を起こすことにより、活性領域に配置された並列pn層の第1導電型半導体層の不純物濃度より非活性領域に配置された並列pn層の第1導電型半導体層の不純物濃度を低くし、活性領域に配置された並列pn層の第2導電型半導体層の不純物濃度および非活性領域に配置された並列pn層の第1導電型半導体層の不純物濃度より非活性領域に配置された並列pn層の第2導電型半導体層の不純物濃度を高くすることを特徴とする半導体装置の製造方法。 - 前記第1導電型半導体層にトレンチを形成する際に、前記非活性領域となる領域の一部に、トレンチの幅がトレンチ間の間隔よりも広くなるように、トレンチを形成することを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記第1導電型半導体層にトレンチを形成する際に、前記非活性領域となる領域の一部に、前記活性領域となる領域に形成するトレンチよりも幅の広いトレンチを形成することを特徴とする請求項2に記載の半導体装置の製造方法。
- 前記トレンチ内を第2導電型半導体層で埋め込んだ後、前記並列pn層の表面を平坦にする前に、トレンチ内に埋め込まれた前記第2導電型半導体層の、トレンチ形成用のマスクとして用いた前記絶縁膜の表面よりも高く成長した部分を、該絶縁膜を研磨ストッパとした研磨により除去することを特徴とする請求項1〜3のいずれか一つに記載の半導体装置の製造方法。
- 第1導電型の低抵抗層上に、第1導電型半導体層と第2導電型半導体層とを交互に繰り返し接合した並列pn層が設けられ、かつ該並列pn層が、オン状態のときに電流が流れる活性領域、および該活性領域の周囲の非活性領域の両方に配置された半導体装置を製造するにあたって、
第1導電型の低抵抗層上に、第1導電型半導体層をエピタキシャル成長させる工程と、
エピタキシャル成長した前記第1導電型半導体層の表面に絶縁膜を積層し、該絶縁膜をパターニングしてトレンチ形成用のマスクを形成する工程と、
前記絶縁膜をマスクとして、前記第1導電型半導体層の、活性領域となる領域にトレンチを形成するとともに、非活性領域となる領域の一部に、活性領域となる領域に形成されるトレンチと異なる配置間隔でトレンチを形成する工程と、
前記第1導電型半導体層に形成された前記トレンチ内に第2導電型半導体層をエピタキシャル成長させて、トレンチ形成用のマスクとして用いた前記絶縁膜の表面と同じかまたはそれよりも高い第2導電型半導体層で埋め込む工程と、
前記第1導電型半導体層およびトレンチ内に埋め込まれた前記第2導電型半導体層よりなる並列pn層を研磨して、該並列pn層の表面を平坦にする工程と、
表面が平坦化された前記並列pn層に素子表面構造を形成する工程と、
を含み、
前記素子表面構造を形成する工程では、1000℃以上1100℃以下で熱処理を行い、不純物の相互拡散を起こすことにより、活性領域に配置された並列pn層の第1導電型半導体層の不純物濃度より非活性領域に配置された並列pn層の第1導電型半導体層の不純物濃度を低くし、活性領域に配置された並列pn層の第2導電型半導体層の不純物濃度および非活性領域に配置された並列pn層の第1導電型半導体層の不純物濃度より非活性領域に配置された並列pn層の第2導電型半導体層の不純物濃度を高くすることを特徴とする半導体装置の製造方法。
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