JP4876419B2 - 半導体素子の製造方法 - Google Patents

半導体素子の製造方法 Download PDF

Info

Publication number
JP4876419B2
JP4876419B2 JP2005099138A JP2005099138A JP4876419B2 JP 4876419 B2 JP4876419 B2 JP 4876419B2 JP 2005099138 A JP2005099138 A JP 2005099138A JP 2005099138 A JP2005099138 A JP 2005099138A JP 4876419 B2 JP4876419 B2 JP 4876419B2
Authority
JP
Japan
Prior art keywords
conductivity type
type semiconductor
region
semiconductor
trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005099138A
Other languages
English (en)
Other versions
JP2006114866A (ja
Inventor
孝太 高橋
進 岩本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2005099138A priority Critical patent/JP4876419B2/ja
Publication of JP2006114866A publication Critical patent/JP2006114866A/ja
Application granted granted Critical
Publication of JP4876419B2 publication Critical patent/JP4876419B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure

Description

この発明は、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）およびバイポーラトンラジスタ等に適用可能な、高耐圧かつ大電流容量の半導体素子の製造方法に関する。
一般に半導体素子は、片面に電極部を有する横型素子と、両面に電極部を有する縦型素子に大別される。縦型素子は、オン時にドリフト電流が流れる方向と、オフ時に逆バイアス電圧による空乏層が伸びる方向とが、ともに基板の厚み方向（縦方向）である。例えば、通常のプレーナ型のｎチャネル縦型ＭＯＳＦＥＴでは、高抵抗のｎ-ドリフト層の部分は、ＭＯＳＦＥＴがオン状態のときに縦方向にドリフト電流を流す領域として働き、オフ状態のときに空乏化して耐圧を高める働きをする。
この高抵抗のｎ-ドリフト層の厚さを薄くする、すなわち電流経路長を短くすることは、オン状態ではドリフト抵抗が低くなるので、ＭＯＳＦＥＴの実質的なオン抵抗（ドレイン−ソース間抵抗）を下げる効果に繋がる。しかし、オフ状態ではｐベース領域とｎ-ドリフト層との間のｐｎ接合から拡張するドレイン−ベース間空乏層の拡張幅が狭くなるため、空乏電界強度がシリコンの最大（臨界）電界強度に速く達することになる。つまり、ドレイン−ソース電圧が素子耐圧の設計値に達する前に、ブレークダウンが生じるため、耐圧（ドレイン−ソース電圧）が低下してしまう。
逆に、ｎ-ドリフト層を厚く形成すると、高耐圧化を図ることができるが、必然的にオン抵抗が大きくなるため、オン損失が増す。このように、オン抵抗（電流容量）と耐圧との間にはトレードオフ関係がある。このトレードオフ関係は、ドリフト層を有するＩＧＢＴ、バイポーラトランジスタまたはダイオード等の半導体素子においても同様に成立することが知られている。また、このトレードオフ関係は、オン時にドリフト電流が流れる方向と、オフ時に逆バイアス電圧による空乏層が伸びる方向とが異なる横型半導体素子についても共通である。
この問題に対する解決法として、通常のプレーナ型の縦型ＭＯＳＦＥＴのような一様、かつ単一の導電型層（不純物拡散層）よりなるドリフト層を設ける代わりに、不純物濃度を高めた縦形層状のｎ型のドリフト領域と縦形層状のｐ型の仕切領域を交互に繰り返し接合した構造（以下、並列ｐｎ構造とする）のドリフト部を設けることが提案されている。このような並列ｐｎ構造を有する半導体素子では、並列ｐｎ構造の不純物濃度が高くても、オフ状態のときに、並列ｐｎ構造の縦方向に配向する各ｐｎ接合から空乏層がその横方向双方に拡張し、ドリフト部全体が空乏化するので、高耐圧化を図ることができる。なお、本明細書では、このような並列ｐｎ構造のドリフト部を備える半導体素子を超接合半導体素子と称する。
低抵抗基板上に上述した並列ｐｎ構造を作製する方法として、ｎ型半導体層のエピタキシャル成長とｐ型不純物の選択イオン注入を繰り返し行う方法（以下、多段エピタキシャル成長法とする）と、ｎ型半導体層にトレンチを形成し、そのトレンチをｐ型半導体のエピタキシャル成長層で埋め、表面を研磨して平坦化する方法（以下、トレンチ埋め込み法とする）が提案されている。トレンチ埋め込み法では、多段エピタキシャル成長法よりもエピタキシャル成長回数が少ないので、コストを低く抑えることができるという利点がある。
ところで、超接合半導体素子において、耐圧を確保しつつ低オン抵抗を得るためには、並列ｐｎ構造のｎ型領域とｐ型領域の総不純物量をおおむね同じにし、ｎ型領域とｐ型領域の深さ方向の不純物濃度がおおむね均一となるようにする必要がある。ｎ型領域とｐ型領域の幅が同じ場合には、ｎ型領域とｐ型領域の不純物濃度をおおむね同じにすればよい。このようにすることによって、活性領域では、耐圧を確保することができる。しかし、活性領域の並列ｐｎ構造を、単純に、活性領域の外側の非活性領域（耐圧構造部）まで延長しただけでは、最外のｐベース領域のｐｎ接合からの空乏層が素子の外方向や深さ方向へ広がり切らないため、空乏電界強度がシリコンの臨界電界強度に速く達してしまい、耐圧が低下してしまう。そこで、非活性領域における耐圧低下を抑えることによって、素子全体としてバランスよく高耐圧化を図ることが検討されている。
例えば、非活性領域における並列ｐｎ構造の不純物濃度を、活性領域の並列ｐｎ構造の不純物濃度よりも低くしたり、非活性領域における並列ｐｎ構造の繰り返しピッチを、活性領域の並列ｐｎ構造の繰り返しピッチよりも小さくした超接合半導体素子が提案されている。このような超接合半導体素子において、活性領域の並列ｐｎ構造を非活性領域側に１ピッチ以上、延長することが提案されている（例えば、特許文献１参照。）。また、非活性領域における並列ｐｎ構造の不純物濃度を、素子の表面側で低くすることが提案されている（例えば、特許文献２参照。）。さらには、低抵抗層と並列ｐｎ構造との間にバッファ層を、少なくとも活性領域の一部を含む外側にわたって形成することによって、ソース−ドレイン間に等価的に内蔵されるダイオードの逆回復過程において、内蔵ダイオードからの電流集中を防ぎ、逆回復耐量を向上させることが提案されている（例えば、特許文献３参照。）。
特開２００３−２０４０６５号公報 特開２００３−２２４２７３号公報 特開２００４−２２７１６号公報
しかしながら、上述したトレンチ埋め込み法により並列ｐｎ構造を作製する場合には、次のような問題点がある。すなわち、表面の研磨が終了した時点で、その表面に並列ｐｎ構造のｎ型領域とｐ型領域が露出しているため、その上にフィールド酸化膜を熱酸化法により形成すると、その熱酸化膜中にｐ型領域のドーパントであるボロンが取り込まれてしまい、ｐ型領域の濃度が表面側で低くなる。これに対して、ｎ型領域では、ドーパントであるリンが熱酸化膜中に取り込まれずに、熱酸化膜とシリコンとの界面に蓄積する。このため、フィールド酸化膜となる熱酸化膜の直下に配置された並列ｐｎ構造の表面側では、ｐ型領域の濃度よりもｎ型領域の濃度が高くなる。
つまり、図２３に示すように、フィールド酸化膜となる熱酸化膜９の直下の並列ｐｎ構造８において、ｐ型領域７と熱酸化膜９との界面、およびｐ型領域７と低抵抗基板（ｎ+基板）１との界面の直下の箇所を、それぞれＡ０およびＡ１とし、ｎ型領域５と熱酸化膜９との界面、およびｎ型領域５と低抵抗基板１との界面の直下の箇所を、それぞれＢ０およびＢ１とすると、Ａ０〜Ａ１およびＢ０〜Ｂ１の濃度プロファイルは、図２４に示すように、Ｂ０近傍領域の濃度がＡ０近傍領域の濃度よりも高くなる。従って、フィールド酸化膜直下の並列ｐｎ構造８で空乏層が広がりにくくなり、耐圧の低下を引き起こす。
この発明は、上述した従来技術による問題点を解消するため、トレンチ埋め込み法により作製された並列ｐｎ構造をドリフト部とする半導体素子の耐圧を確保することができる半導体素子の製造方法を提供することを目的とする。
上述した課題を解決し、目的を達成するため、この発明にかかる半導体素子の製造方法は、第１導電型の低抵抗層上に、第１導電型半導体よりなる領域と第２導電型半導体よりなる領域とが交互に繰り返し接合された並列ｐｎ構造を有する半導体素子を製造するにあたって、第１導電型の低抵抗層上に、第１導電型不純物としてリンを添加した第１導電型半導体をエピタキシャル成長させる第１の工程と、エピタキシャル成長した前記第１導電型半導体の表面に絶縁膜を積層し、該絶縁膜をパターニングする第２の工程と、パターニングされた前記絶縁膜をマスクとして前記第１導電型半導体にトレンチを形成する第３の工程と、前記トレンチの開口端部分をエッチングして、該開口端における開口幅を広げる第４の工程と、第２導電型不純物としてボロンを添加した第２導電型半導体をエピタキシャル成長させて、前記トレンチを第２導電型半導体で埋める第５の工程と、前記絶縁膜を除去した後、前記第１導電型半導体よりなる領域および前記第２導電型半導体よりなる領域の表面を研磨する第６の工程と、前記第６の工程後、前記第１導電型半導体よりなる領域と前記第２導電型半導体よりなる領域とが交互に繰り返し接合された前記並列ｐｎ構造の表面の少なくとも一部を熱酸化膜で覆う第７の工程と、を含み、前記第４の工程では、前記第３の工程後に前記第１導電型半導体の表面に残った前記絶縁膜をマスクとして、前記トレンチの開口端部分をエッチングすることを特徴とする。
この発明にかかる半導体素子の製造方法は、上述した発明において、前記第４の工程後、前記第５の工程前に、水素雰囲気中で熱処理を行うことを特徴とする。
上述した発明によれば、トレンチ形成後のエッチングによってトレンチの開口端部分の開口幅が広がるので、並列ｐｎ構造の表面部分において、第２導電型半導体領域の幅が広くなり、一方、第１導電型半導体領域の幅が狭くなる。従って、並列ｐｎ構造の表面部分の第１導電型半導体領域と第２導電型半導体領域の不純物量を比較すると、第１導電型半導体領域の方が低くなる。これにより、並列ｐｎ構造の表面に絶縁膜、特に熱酸化により酸化膜を形成したときに、その熱酸化膜中に第２導電型不純物（例えば、ボロン）が取り込まれるとともに、並列ｐｎ構造と絶縁膜、特に熱酸化膜との界面に第１導電型不純物（例えば、リン）が蓄積しても、第１導電型半導体領域の不純物量が第２導電型半導体領域よりも少なくなるので、耐圧構造部で空乏層が広がりやすくなる。また、上述した発明によれば、トレンチ内に、ボイドや欠陥のない第２導電型半導体がエピタキシャル成長する。
また、上述した課題を解決し、目的を達成するため、この発明にかかる半導体素子の製造方法は、第１導電型の低抵抗層上に、第１導電型半導体よりなる領域と第２導電型半導体よりなる領域とが交互に繰り返し接合された並列ｐｎ構造を有する半導体素子を製造するにあたって、第１導電型の低抵抗層上に、第１導電型不純物としてリンを添加した第１導電型半導体をエピタキシャル成長させる第１の工程と、エピタキシャル成長した前記第１導電型半導体の表面に絶縁膜を積層し、該絶縁膜をパターニングする第２の工程と、パターニングされた前記絶縁膜をマスクとして前記第１導電型半導体にトレンチを形成する第３の工程と、第２導電型不純物としてボロンを添加した第２導電型半導体をエピタキシャル成長させて、前記トレンチを第１の第２導電型半導体で埋める第４の工程と、前記第１導電型半導体の表面に残った前記絶縁膜をストッパとして表面を研磨する第５の工程と、前記トレンチ内の前記第１の第２導電型半導体の表面部分をエッチングして除去し、当該トレンチの開口端における開口幅を広げる第６の工程と、再び第２導電型不純物としてボロンを添加した第２導電型半導体をエピタキシャル成長させて、前記第１の第２導電型半導体が除去された部分を第２の第２導電型半導体で埋める第７の工程と、前記第１導電型半導体よりなる領域および前記第２の第２導電型半導体よりなる領域の表面を研磨する第８の工程と、前記第８の工程後、前記第１導電型半導体よりなる領域と前記第２の第２導電型半導体よりなる領域とが交互に繰り返し接合された前記並列ｐｎ構造の表面を熱酸化膜で覆う第９の工程と、を含むことを特徴とする。
この発明にかかる半導体素子の製造方法は、上述した発明において、前記第６の工程では、前記第５の工程後に前記第１導電型半導体の表面に残った前記絶縁膜をマスクとして、前記第１の第２導電型半導体の表面部分をエッチングすることを特徴とする。この発明にかかる半導体素子の製造方法は、上述した発明において、前記第６の工程後、前記第７の工程前に、水素雰囲気中で熱処理を行うことを特徴とする。この発明にかかる半導体素子の製造方法は、上述した発明において、前記第７の工程では、前記第２の第２導電型半導体を、前記第１の第２導電型半導体よりも高い濃度でエピタキシャル成長させることを特徴とする。
この発明にかかる半導体素子の製造方法は、上述した発明において、前記第９の工程では、前記熱酸化膜の一方の端部を覆うフィールドプレート電極と同熱酸化膜の他方の端部を覆うチャネルストッパ電極をさらに形成し、前記第６の工程では、前記フィールドプレート電極の、前記チャネルストッパ電極側の端部と、前記チャネルストッパ電極の、前記フィールドプレート電極側の端部との間に位置する箇所から、チップ外周端までの領域を除く領域に対して、前記第１の第２導電型半導体の表面部分のエッチングを行うことを特徴とする。
上述した発明によれば、耐圧構造部となる領域（非活性領域）において、トレンチ内に埋め込まれた第１の第２導電型半導体の表面部分を選択的に除去してトレンチの開口端部分の開口幅を広げ、その除去された部分を第２の第２導電型半導体で埋め戻すことによって、第２導電型半導体領域の総不純物量を高くすることができる。従って、非活性領域では、並列ｐｎ構造の表面部分において、第１導電型半導体領域の不純物量の方が第２導電型半導体領域の不純物量よりも低くなる。
これにより、並列ｐｎ構造の表面に絶縁膜、特に熱酸化により酸化膜を形成したときに、その熱酸化膜中に第２導電型不純物（例えば、ボロン）が取り込まれるとともに、並列ｐｎ構造と絶縁膜、特に熱酸化膜との界面に第１導電型不純物（例えば、リン）が蓄積しても、第１導電型半導体領域の不純物量が第２導電型半導体領域よりも少なくなるので、耐圧構造部で空乏層が広がりやすくなる。一方、活性領域では、トレンチの開口端部分の開口幅が広がらないようにすることによって、電流経路となる第１導電型半導体領域の幅が狭くならないので、Ｊ−ＦＥＴ効果によるオン抵抗の増加を防ぐことができる。
また、上述した発明によれば、トレンチ内に、ボイドや欠陥のない第２導電型半導体がエピタキシャル成長する。さらに、上述した発明によれば、フィールドプレート電極の、チャネルストッパ電極側の端部と、チャネルストッパ電極の、フィールドプレート電極側の端部との間に位置する箇所から、チップ外周端までの領域では、並列ｐｎ構造の表面側で第１導電型半導体領域の不純物濃度が第２導電型半導体領域の不純物濃度よりも高くなるので、空乏層の伸びが抑制される。従って、特にフィールド酸化膜の表面に負電荷の外乱が与えられたときの耐圧低下を防止することができる。また、フィールドプレート電極の端部付近で最も電界が強くなるので、チャネルストッパ電極の下までトレンチの開口端部分の開口幅を広げなくても、十分な耐圧を確保することができる。
本発明にかかる半導体素子の製造方法によれば、耐圧構造部において、第１導電型半導体領域の不純物量が第２導電型半導体領域よりも少なくなるので、空乏層が広がりやすくなる。従って、トレンチ埋め込み法により作製された並列ｐｎ構造をドリフト部とする半導体素子の耐圧を確保することができるという効果を奏する。
以下に添付図面を参照して、この発明にかかる半導体素子の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎ+またはｐ+の領域（層を含む）は、それぞれ「＋」が付されていないｎまたはｐの領域（層を含む）よりも高不純物濃度であることを意味する。さらに、ｎ++領域（層を含む）は、ｎ+領域（層を含む）よりも高不純物濃度であることを意味する。なお、すべての添付図面において同様の構成には同一の符号を付し、重複する説明を省略する。
実施の形態１．
図１〜図８に、実施の形態１にかかる製造方法に従って製造中のＭＯＳＦＥＴの断面構成を順に示す。まず、図１に示すように、例えば（１００）面またはこれと等価な面を主面とするｎ型の低抵抗シリコン基板（ｎ++基板）１を用意する。そして、ｎ型低抵抗基板１の上に、例えば６×１０15ｃｍ-3程度の濃度のｎ型半導体２を例えば約５０μｍの厚さにエピタキシャル成長させる。
次に、図２に示すように、ｎ型半導体２の表面に、１．６μｍ以上、例えば２．４μｍの厚さの絶縁膜、例えば酸化膜（窒化膜等でもよい）を形成する。この酸化膜（または、窒化膜等）の厚さは、酸化膜（または、窒化膜等）とシリコンとの選択比に基づいて、例えば５０μｍの深さのトレンチを形成した後でも酸化膜（または、窒化膜等）が残るように設定されている。つづいて、リソグラフィーによって酸化膜（または、窒化膜等）のパターニングを行い、トレンチ形成用のハードマスク３を形成する。
ハードマスク３の、酸化膜（または、窒化膜等）の部分および開口部分の幅は、それぞれ例えば５μｍである。つまり、例えば５μｍ間隔で５μｍ幅のハードマスク３が配置されている。つづいて、例えばドライエッチングにより、ｎ型半導体２に例えば約５０μｍの深さのトレンチ４を、トレンチ側壁の面方位が例えば（０１０）面またはこれと等価な面になるように形成する。このような面方位を有するトレンチ４が形成されるように、ハードマスク３がパターニングされている。トレンチ形成後に残ったｎ型半導体２の部分が、並列ｐｎ構造のｎ型領域５となる。
次に、図３に示すように、トレンチ形成後に残ったハードマスク３をマスクとして、例えば等方性エッチングを行い、ハードマスク３の下側にトレンチ４の開口幅の広い部分６を形成する。なお、等方性エッチングに代えて、塩化水素などのガスを用いてエッチングしてもよい。この後、望ましくは、トレンチ４の開口幅を広げるためのエッチングによるダメージを回復するために、水素雰囲気中での熱処理を行うとよい。ただし、このエッチング後の結晶性がよく、この状態のままエピタキシャル成長を行うことができる場合には、この水素雰囲気中による熱処理を行わなくてもよい。
次に、図４に示すように、トレンチ４内に、ボロンドープのｐ型半導体をエピタキシャル成長させて、トレンチ４を例えば６×１０15ｃｍ-3程度の濃度のｐ型半導体で埋める。その際、トレンチ側壁の面方位が上述した通りであるので、エピタキシャル成長層中にボイドが残りにくい。また、トレンチ４の開口幅の広い部分６においても、ボイドが残りにくい。実際に、本発明者らが試作したところ、ボイドを残さずにトレンチ４をｐ型半導体のエピタキシャル成長層で埋め込むことができた。このトレンチ４内に埋め込まれたｐ型半導体が、並列ｐｎ構造のｐ型領域７となる。
次に、図５に示すように、ハードマスク３の酸化膜等を研磨ストッパとしてＣＭＰ（化学機械研磨）などの研磨を行い、先のｐ型半導体のエピタキシャル成長によりハードマスク３上に形成されたシリコン層を除去する。次に、図６に示すように、ハードマスク３を残したまま、プラズマエッチャーなどを用いた等方性エッチング、またはトレンチエッチャーを用いた異方性エッチングを行い、ｐ型領域７となるｐ型半導体を、上述したＣＭＰ等の研磨後に残っているハードマスク３のおおよその厚さ分だけエッチングして除去する。このエッチングにより、ｐ型領域７の表面と、ｎ型領域５とハードマスク３の界面との段差がおおむね解消される。つづいて、ハードマスク３を除去し、露出した並列ｐｎ構造８の表面をミラー研磨して、その表面の凹凸をなくす。ここでの研磨量が例えば０．５μｍ程度であれば、並列ｐｎ構造８の深さ方向の寸法、すなわち厚さは、例えば約４８μｍとなる。
図７に示すように、並列ｐｎ構造８の表面に、フィールド酸化膜となる熱酸化膜９を形成する。その際、熱酸化膜９中に、ｐ型領域７のドーパントであるボロンが取り込まれる。一方、ｎ型領域５のドーパントであるリンは、熱酸化膜９中に取り込まれずに、シリコンと熱酸化膜９との界面に蓄積する。この現象は、フィールド酸化膜となる熱酸化膜９に限らずに、並列ｐｎ構造８の表面に酸化膜を形成する場合に起こる。しかし、本実施の形態では、トレンチ４の開口端部分の開口幅を広げておいたことによって、ボロンの総不純物量が多くなるので、熱酸化膜９の形成後、また、図８に示すように、ＭＯＳＦＥＴの表面側の素子構造１０を形成した後においても、並列ｐｎ構造８の表面部分では、ｐ型領域７の濃度がｎ型領域５の濃度よりも高くなる。
なお、図８に示すＭＯＳＦＥＴの表面側の素子構造１０において、符号１１はソース電極であり、符号１２および１３は、それぞれ、パターニング後のフィールド酸化膜（熱酸化膜９）の両端上に被さるチャネルストッパ電極およびフィールドプレート電極である。フィールドプレート電極１３は、ソース電極１１に接続されている。図８に示す状態の後に、ｎ++ドレイン層となるｎ型低抵抗基板１の裏面にドレイン電極を形成し、ＭＯＳＦＥＴが完成する。
図９は、図８に示す並列ｐｎ構造８の濃度プロファイルを示す図である。図８に示すように、フィールド酸化膜となる熱酸化膜９の直下の並列ｐｎ構造８において、ｐ型領域７と熱酸化膜９との界面、およびｐ型領域７とｎ型低抵抗基板１との界面の直下の箇所を、それぞれＡ２およびＡ３とし、ｎ型領域５と熱酸化膜９との界面、およびｎ型領域５とｎ型低抵抗基板１との界面の直下の箇所を、それぞれＢ２およびＢ３とする。図９に示すように、Ａ２−Ａ３およびＢ２−Ｂ３の濃度プロファイルは、Ｂ２近傍領域の濃度がＡ２近傍領域の濃度よりも低くなる。従って、耐圧構造部の直下の並列ｐｎ構造８において空乏層が充分に広がるので、耐圧が向上する。
実施の形態２．
図１０〜図１７に、実施の形態２にかかる製造方法に従って製造中のＭＯＳＦＥＴの断面構成を順に示す。まず、実施の形態１と同様にして、ｎ型低抵抗基板１上にｎ型半導体２をエピタキシャル成長させ、その上にトレンチ形成用のハードマスク３を形成し、ｎ型半導体２にトレンチ４を形成する（図１および図２参照）。トレンチ形成後に残ったｎ型半導体２の部分が、並列ｐｎ構造のｎ型領域５となる。次に、図１０に示すように、トレンチ４内に、ボロンドープのｐ型半導体をエピタキシャル成長させて、トレンチ４を例えば６×１０15ｃｍ-3程度の濃度の第１のｐ型半導体１７ａで埋める。この第１のｐ型半導体１７ａが、後述する第２のｐ型半導体とともに、並列ｐｎ構造のｐ型領域７となる。
次に、図１１に示すように、ハードマスク３の酸化膜等を研磨ストッパとしてＣＭＰなどの研磨を行う。次に、図１２に示すように、表面にフォトレジスト２１を塗布する。そして、フォトリソグラフィーによりフォトレジスト２１のパターニングを行い、トレンチ４の開口端部分の開口幅を広げない領域にフォトレジスト２１を残し、トレンチ４の開口端部分の開口幅を広げる領域を開口させる。このフォトリソグラフィーにより、選択的に所望の部分に、表面部分のｐ型領域７の濃度を高くする領域が形成される。ここでは、活性領域となる領域をフォトレジスト２１で被覆し、非活性領域となる領域を開口させる。
つづいて、フォトレジスト２１およびハードマスク３をマスクとしてエッチングを行い、トレンチ４の開口幅の広い部分６を形成する。このエッチングにおいては、フォトレジスト２１およびハードマスク３の酸化膜等に対するシリコンのエッチング速度が高いエッチング装置を用いるのが望ましい。次に、図１３に示すように、レジストを除去する。その後、望ましくは、トレンチ４の開口幅を広げるためのエッチングによるダメージを回復するために、水素雰囲気中での熱処理を行うとよい。ただし、このエッチング後の結晶性がよく、この状態のままエピタキシャル成長を行うことができる場合には、この水素雰囲気中による熱処理を行わなくてもよい。
つづいて、再びボロンドープのｐ型半導体をエピタキシャル成長させて、トレンチ４の開口幅の広い部分６を第２のｐ型半導体１７ｂで埋める。第２のｐ型半導体１７ｂの濃度は、第１のｐ型半導体１７ａの濃度と同程度であり、例えば６×１０15ｃｍ-3程度である。あるいは、第２のｐ型半導体１７ｂの濃度を第１のｐ型半導体１７ａの濃度よりも高くしてもよい。その場合には、ＭＯＳＦＥＴの表面側の素子構造１０を形成した後、フィールド酸化膜などの酸化膜の直下に形成される並列ｐｎ構造８の濃度をｐ型領域７で高くすることができるという利点がある。これにより、耐圧構造部での空乏層がより一層、広がりやすくなるので、耐圧の確保がさらに容易となる。
次に、図１４に示すように、ハードマスク３の酸化膜等を研磨ストッパとしてＣＭＰなどの研磨を行い、ハードマスク３上のシリコン層を除去する。次に、図１５に示すように、実施の形態１と同様にして、ｐ型領域７となるｐ型半導体を、ＣＭＰ等の研磨後に残っているハードマスク３のおおよその厚さ分だけエッチングして除去することにより、ｐ型領域７の表面と、ｎ型領域５とハードマスク３の界面との段差をおおむねなくす。ハードマスク３を除去した後、ミラー研磨を行い、並列ｐｎ構造８の表面の凹凸をなくす。
次に、図１６に示すように、並列ｐｎ構造８の表面に、フィールド酸化膜となる熱酸化膜９を形成する。そして、図１７に示すように、ＭＯＳＦＥＴの表面側の素子構造１０を形成し、ソース電極１１、フィールドプレート電極１３およびチャネルストッパ電極１２を形成する。その後、ｎ型低抵抗基板１の裏面にドレイン電極を形成し、ＭＯＳＦＥＴが完成する。
図１８および図１９は、図１６に示す並列ｐｎ構造８の濃度プロファイルを示す図である。図１６に示すように、トレンチ４の開口端部分の開口幅を広げなかった領域の並列ｐｎ構造８において、ｐ型領域７と熱酸化膜９との界面、およびｐ型領域７とｎ型低抵抗基板１との界面の直下の箇所を、それぞれＡ４およびＡ５とし、ｎ型領域５と熱酸化膜９との界面、およびｎ型領域５とｎ型低抵抗基板１との界面の直下の箇所を、それぞれＢ４およびＢ５とする。また、トレンチ４の開口端部分の開口幅を広げた領域の並列ｐｎ構造８において、ｐ型領域７と熱酸化膜９との界面、およびｐ型領域７とｎ型低抵抗基板１との界面の直下の箇所を、それぞれＡ６およびＡ７とし、ｎ型領域５と熱酸化膜９との界面、およびｎ型領域５とｎ型低抵抗基板１との界面の直下の箇所を、それぞれＢ６およびＢ７とする。
図１８に示すように、Ａ４−Ａ５およびＢ４−Ｂ５の濃度プロファイルは、Ｂ４近傍領域の濃度がＡ４近傍領域の濃度よりも高くなる。また、図１９に示すように、Ａ６−Ａ７およびＢ６−Ｂ７の濃度プロファイルは、Ｂ６近傍領域の濃度がＡ６近傍領域の濃度よりも低くなる。このように、並列ｐｎ構造８の表面側での濃度プロファイルを領域に応じて変えることができる。従って、耐圧構造部における並列ｐｎ構造８の濃度プロファイルが、図１９に示す濃度プロファイルとなるようにすることによって、耐圧構造部の直下の並列ｐｎ構造８において空乏層が充分に広がるので、耐圧が向上する。一方、活性領域における並列ｐｎ構造８の濃度プロファイルが、図１８に示す濃度プロファイルとなるようにすることによって、Ｊ−ＦＥＴ効果によるオン抵抗の増加を防ぐことができる。
実施の形態３．
図２０は、本発明の実施の形態３にかかる製造方法に従って製造中のＭＯＳＦＥＴを示す断面図である。図２０に示すように、実施の形態３により製造される半導体素子では、フィールドプレート電極１３の、チャネルストッパ電極１２側の端部から外周側において、並列ｐｎ構造８の表面部分でのｐ型領域７の幅が広くなっている。つまり、フィールドプレート電極１３の、チャネルストッパ電極１２側の端部よりも活性領域側では、並列ｐｎ構造８の表面部分でのｐ型領域７の幅は狭いままである。このような断面形状を有する半導体素子を製造するには、実施の形態２の製造方法において、図１２に示すエッチングの際に、トレンチ４の開口端部分の開口幅を広げる領域を、フィールドプレート電極１３の、チャネルストッパ電極１２側の端部から外周側に形成するようにすればよい。
図２０に示す構成の半導体素子では、フィールドプレート電極１３がある領域では、そのフィールドプレート電極１３がソース電位となるため、キャパシタのように並列ｐｎ構造８に電界が加わる。そのような場合であって、トレンチ４の開口端部分の開口幅を広げた領域がフィールドプレート電極１３の直下にある場合には、チャージバランスが崩れるため、耐圧の低下を招くおそれがある。
しかし、実施の形態３によれば、トレンチ４の開口端部分の開口幅を広げた領域がフィールドプレート電極１３の、チャネルストッパ電極１２側の端部から外周側に配置されているので、チャージのアンバランスによる耐圧の低下を改善することができる。また、実施の形態２と同様に、Ｊ−ＦＥＴ抵抗の低減により、活性領域のオン抵抗を低くすることができる。
実施の形態４．
図２１は、本発明の実施の形態４にかかる製造方法に従って製造中のＭＯＳＦＥＴを示す断面図である。図２１に示すように、実施の形態４により製造される半導体素子では、フィールドプレート電極１３の、チャネルストッパ電極１２側の端部と、チャネルストッパ電極１２の、フィールドプレート電極１３側の端部との間に位置する箇所（以下、チャネルストッパ電極１２とフィールドプレート電極１３の中間点とする）から活性領域側において、並列ｐｎ構造８の表面部分でのｐ型領域７の幅が広くなっている。
つまり、チャネルストッパ電極１２とフィールドプレート電極１３の中間点よりも外周側では、並列ｐｎ構造８の表面部分でのｐ型領域７の幅は狭いままである。このような断面形状を有する半導体素子を製造するには、実施の形態２の製造方法において、図１２に示すエッチングの際に、トレンチ４の開口端部分の開口幅を広げる領域を、チャネルストッパ電極１２とフィールドプレート電極１３の中間点からチップ外周端までの領域を除く領域に形成するようにすればよい。
図２１に示す構成の半導体素子では、チャネルストッパ電極１２とフィールドプレート電極１３の中間点からチップ外周端までの領域では、並列ｐｎ構造８の表面側でｎ型領域５の不純物濃度がｐ型領域７の不純物濃度よりも高くなるので、空乏層の伸びが抑制される。従って、フィールド酸化膜となる熱酸化膜９の表面に負電荷の外乱が与えられたときの耐圧低下を防止することができる。
実施の形態２のようにチャネルストッパ電極１２の直下においても並列ｐｎ構造８の表面部分でのｐ型領域７の幅が広くなっている場合には、特にフィールド酸化膜となる熱酸化膜９の表面に負電荷の外乱が与えられたときにチャネルストッパ電極１２まで強く空乏層が伸張しやすい。そのため、チャネルストッパ電極１２の付近での電界強度が高くなり、耐圧が低下することがある。実施の形態４は、この耐圧の低下に対して有効である。また、フィールドプレート電極１３の端部付近で最も電界が強くなるので、チャネルストッパ電極１２の下までトレンチ４の開口端部分の開口幅を広げなくても、十分な耐圧を確保することができる。
実施の形態５．
図２２は、本発明の実施の形態５にかかる製造方法に従って製造中のＭＯＳＦＥＴを示す断面図である。図２２に示すように、実施の形態５により製造される半導体素子では、チャネルストッパ電極１２とフィールドプレート電極１３の中間点からフィールドプレート電極１３の、チャネルストッパ電極１２側の端部までの間の領域において、並列ｐｎ構造８の表面部分でのｐ型領域７の幅が広くなっている。つまり、チャネルストッパ電極１２とフィールドプレート電極１３の中間点よりも外周側と、フィールドプレート電極１３の、チャネルストッパ電極１２側の端部から活性領域側では、並列ｐｎ構造８の表面部分でのｐ型領域７の幅は狭いままである。
このような断面形状を有する半導体素子を製造するには、実施の形態２の製造方法において、図１２に示すエッチングの際に、トレンチ４の開口端部分の開口幅を広げる領域を、チャネルストッパ電極１２とフィールドプレート電極１３の中間点からチップ外周端までの領域と、フィールドプレート電極１３の、チャネルストッパ電極１２側の端部よりも活性領域側の領域を除く領域に形成するようにすればよい。このようにしても、実施の形態４と同様の効果が得られる。
以上において、本発明は、上述した各実施の形態に限らず、種々変更可能である。例えば、並列ｐｎ構造８のｎ型領域５およびｐ型領域７の幅を、活性領域と非活性領域とで同じにしてもよいし、非活性領域におけるｎ型領域５およびｐ型領域７の幅が、それぞれ活性領域におけるｎ型領域５およびｐ型領域７の幅よりも狭くてもよい。また、活性領域と非活性領域とでｐ型領域７の幅は同じであるが、非活性領域におけるｎ型領域５の幅が、活性領域におけるｎ型領域５の幅よりも狭くなっていてもよい。また、第１導電型をｐ型とし、第２導電型をｎ型としてもよい。さらに、本発明は、ＭＯＳＦＥＴに限らず、ＩＧＢＴ、バイポーラトランジスタ、ＦＷＤまたはショットキーダイオード等にも適用することができる。
以上のように、本発明にかかる半導体素子の製造方法は、大電力用半導体素子の製造に有用であり、特に、並列ｐｎ構造をドリフト部に有するＭＯＳＦＥＴやＩＧＢＴやバイポーラトランジスタ等の高耐圧化と大電流容量化を両立させることのできる半導体素子を製造するのに適している。
本発明の実施の形態１にかかる製造方法に従って製造中の半導体素子を示す断面図である。 本発明の実施の形態１にかかる製造方法に従って製造中の半導体素子を示す断面図である。 本発明の実施の形態１にかかる製造方法に従って製造中の半導体素子を示す断面図である。 本発明の実施の形態１にかかる製造方法に従って製造中の半導体素子を示す断面図である。 本発明の実施の形態１にかかる製造方法に従って製造中の半導体素子を示す断面図である。 本発明の実施の形態１にかかる製造方法に従って製造中の半導体素子を示す断面図である。 本発明の実施の形態１にかかる製造方法に従って製造中の半導体素子を示す断面図である。 本発明の実施の形態１にかかる製造方法に従って製造中の半導体素子を示す断面図である。 本発明の実施の形態１にかかる製造方法に従って製造された半導体素子の並列ｐｎ構造の濃度プロファイルを示す図である。 本発明の実施の形態２にかかる製造方法に従って製造中の半導体素子を示す断面図である。 本発明の実施の形態２にかかる製造方法に従って製造中の半導体素子を示す断面図である。 本発明の実施の形態２にかかる製造方法に従って製造中の半導体素子を示す断面図である。 本発明の実施の形態２にかかる製造方法に従って製造中の半導体素子を示す断面図である。 本発明の実施の形態２にかかる製造方法に従って製造中の半導体素子を示す断面図である。 本発明の実施の形態２にかかる製造方法に従って製造中の半導体素子を示す断面図である。 本発明の実施の形態２にかかる製造方法に従って製造中の半導体素子を示す断面図である。 本発明の実施の形態２にかかる製造方法に従って製造中の半導体素子を示す断面図である。 本発明の実施の形態２にかかる製造方法に従って製造された半導体素子の並列ｐｎ構造の濃度プロファイルを示す図である。 本発明の実施の形態２にかかる製造方法に従って製造された半導体素子の並列ｐｎ構造の濃度プロファイルを示す図である。 本発明の実施の形態３にかかる製造方法に従って製造中の半導体素子を示す断面図である。 本発明の実施の形態４にかかる製造方法に従って製造中の半導体素子を示す断面図である。 本発明の実施の形態５にかかる製造方法に従って製造中の半導体素子を示す断面図である。 従来の半導体素子の要部の構成を示す断面図である。 従来の半導体素子の並列ｐｎ構造の濃度プロファイルを示す図である。
符号の説明
１ 第１導電型の低抵抗層（ｎ型低抵抗基板）
２ 第１導電型半導体（ｎ型半導体）
３ 絶縁膜（ハードマスク）
４ トレンチ
５ 第１導電型半導体よりなる領域（ｎ型領域）
６ トレンチの開口幅の広い部分
７ 第２導電型半導体よりなる領域（ｐ型領域）
８ 並列ｐｎ構造
９ 酸化膜
１２ チャネルストッパ電極
１３ フィールドプレート電極
１７ａ 第１の第２導電型半導体（第１のｐ型半導体）
１７ｂ 第２の第２導電型半導体（第２のｐ型半導体）

Claims (7)

  1. 第１導電型の低抵抗層上に、第１導電型半導体よりなる領域と第２導電型半導体よりなる領域とが交互に繰り返し接合された並列ｐｎ構造を有する半導体素子を製造するにあたって、
    第１導電型の低抵抗層上に、第１導電型不純物としてリンを添加した第１導電型半導体をエピタキシャル成長させる第１の工程と、
    エピタキシャル成長した前記第１導電型半導体の表面に絶縁膜を積層し、該絶縁膜をパターニングする第２の工程と、
    パターニングされた前記絶縁膜をマスクとして前記第１導電型半導体にトレンチを形成する第３の工程と、
    前記トレンチの開口端部分をエッチングして、該開口端における開口幅を広げる第４の工程と、
    第２導電型不純物としてボロンを添加した第２導電型半導体をエピタキシャル成長させて、前記トレンチを第２導電型半導体で埋める第５の工程と、
    前記絶縁膜を除去した後、前記第１導電型半導体よりなる領域および前記第２導電型半導体よりなる領域の表面を研磨する第６の工程と、
    前記第６の工程後、前記第１導電型半導体よりなる領域と前記第２導電型半導体よりなる領域とが交互に繰り返し接合された前記並列ｐｎ構造の表面の少なくとも一部を熱酸化膜で覆う第７の工程と、
    を含み、
    前記第４の工程では、前記第３の工程後に前記第１導電型半導体の表面に残った前記絶縁膜をマスクとして、前記トレンチの開口端部分をエッチングすることを特徴とする半導体素子の製造方法。
  2. 前記第４の工程後、前記第５の工程前に、水素雰囲気中で熱処理を行うことを特徴とする請求項１に記載の半導体素子の製造方法。
  3. 第１導電型の低抵抗層上に、第１導電型半導体よりなる領域と第２導電型半導体よりなる領域とが交互に繰り返し接合された並列ｐｎ構造を有する半導体素子を製造するにあたって、
    第１導電型の低抵抗層上に、第１導電型不純物としてリンを添加した第１導電型半導体をエピタキシャル成長させる第１の工程と、
    エピタキシャル成長した前記第１導電型半導体の表面に絶縁膜を積層し、該絶縁膜をパターニングする第２の工程と、
    パターニングされた前記絶縁膜をマスクとして前記第１導電型半導体にトレンチを形成する第３の工程と、
    第２導電型不純物としてボロンを添加した第２導電型半導体をエピタキシャル成長させて、前記トレンチを第１の第２導電型半導体で埋める第４の工程と、
    前記第１導電型半導体の表面に残った前記絶縁膜をストッパとして表面を研磨する第５の工程と、
    前記トレンチ内の前記第１の第２導電型半導体の表面部分をエッチングして除去し、当該トレンチの開口端における開口幅を広げる第６の工程と、
    再び第２導電型不純物としてボロンを添加した第２導電型半導体をエピタキシャル成長させて、前記第１の第２導電型半導体が除去された部分を第２の第２導電型半導体で埋める第７の工程と、
    前記第１導電型半導体よりなる領域および前記第２の第２導電型半導体よりなる領域の表面を研磨する第８の工程と、
    前記第８の工程後、前記第１導電型半導体よりなる領域と前記第２の第２導電型半導体よりなる領域とが交互に繰り返し接合された前記並列ｐｎ構造の表面を熱酸化膜で覆う第９の工程と、
    を含むことを特徴とする半導体素子の製造方法。
  4. 前記第６の工程では、前記第５の工程後に前記第１導電型半導体の表面に残った前記絶縁膜をマスクとして、前記第１の第２導電型半導体の表面部分をエッチングすることを
    特徴とする請求項３に記載の半導体素子の製造方法。
  5. 前記第６の工程後、前記第７の工程前に、水素雰囲気中で熱処理を行うことを特徴とする請求項４に記載の半導体素子の製造方法。
  6. 前記第７の工程では、前記第２の第２導電型半導体を、前記第１の第２導電型半導体よりも高い濃度でエピタキシャル成長させることを特徴とする請求項３〜５のいずれか一つに記載の半導体素子の製造方法。
  7. 前記第９の工程では、前記熱酸化膜の一方の端部を覆うフィールドプレート電極と同熱酸化膜の他方の端部を覆うチャネルストッパ電極をさらに形成し、
    前記第６の工程では、前記フィールドプレート電極の、前記チャネルストッパ電極側の端部と、前記チャネルストッパ電極の、前記フィールドプレート電極側の端部との間に位置する箇所から、チップ外周端までの領域を除く領域に対して、前記第１の第２導電型半導体の表面部分のエッチングを行うことを特徴とする請求項３〜６のいずれか一つに記載の半導体素子の製造方法。
JP2005099138A 2004-09-15 2005-03-30 半導体素子の製造方法 Expired - Fee Related JP4876419B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005099138A JP4876419B2 (ja) 2004-09-15 2005-03-30 半導体素子の製造方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2004268186 2004-09-15
JP2004268186 2004-09-15
JP2005099138A JP4876419B2 (ja) 2004-09-15 2005-03-30 半導体素子の製造方法

Publications (2)

Publication Number Publication Date
JP2006114866A JP2006114866A (ja) 2006-04-27
JP4876419B2 true JP4876419B2 (ja) 2012-02-15

Family

ID=36383093

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005099138A Expired - Fee Related JP4876419B2 (ja) 2004-09-15 2005-03-30 半導体素子の製造方法

Country Status (1)

Country Link
JP (1) JP4876419B2 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5072221B2 (ja) * 2005-12-26 2012-11-14 株式会社東芝 半導体装置及びその製造方法
JP5671777B2 (ja) * 2008-04-30 2015-02-18 富士電機株式会社 半導体装置の製造方法
JP5400405B2 (ja) * 2009-02-05 2014-01-29 株式会社東芝 半導体装置の製造方法
CN103828054B (zh) 2011-09-27 2018-02-02 株式会社电装 半导体器件
JP5754425B2 (ja) * 2011-09-27 2015-07-29 株式会社デンソー 半導体装置
WO2013046544A1 (ja) * 2011-09-27 2013-04-04 株式会社デンソー 半導体装置
JP5848142B2 (ja) * 2012-01-25 2016-01-27 ルネサスエレクトロニクス株式会社 縦型プレーナパワーｍｏｓｆｅｔの製造方法
CN104576311A (zh) * 2013-10-28 2015-04-29 上海华虹宏力半导体制造有限公司 沟槽的形成和填充方法
CN104103522B (zh) * 2014-07-14 2016-08-24 电子科技大学 一种高耐压超结终端结构的制备方法
JP7073698B2 (ja) * 2017-12-07 2022-05-24 富士電機株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3485081B2 (ja) * 1999-10-28 2004-01-13 株式会社デンソー 半導体基板の製造方法
JP3804375B2 (ja) * 1999-12-09 2006-08-02 株式会社日立製作所 半導体装置とそれを用いたパワースイッチング駆動システム

Also Published As

Publication number Publication date
JP2006114866A (ja) 2006-04-27

Similar Documents

Publication Publication Date Title
JP4876419B2 (ja) 半導体素子の製造方法
JP6667893B2 (ja) 半導体装置および半導体装置の製造方法
JP5931149B2 (ja) 半導体装置
JP4904673B2 (ja) 半導体装置および半導体装置の製造方法
US7595241B2 (en) Method for fabricating silicon carbide vertical MOSFET devices
JP5015488B2 (ja) 半導体装置
JP5984282B2 (ja) 縦型トレンチ型絶縁ゲートｍｏｓ半導体装置
JP4683075B2 (ja) 炭化珪素半導体装置およびその製造方法
JP6946764B2 (ja) 半導体装置および半導体装置の製造方法
US10580851B2 (en) Method for manufacturing compound semiconductor device and compound semiconductor device
US9825164B2 (en) Silicon carbide semiconductor device and manufacturing method for same
JP5298565B2 (ja) 半導体装置およびその製造方法
JP2008182054A (ja) 半導体装置
JP2019071313A (ja) 半導体装置
JP2002134748A (ja) 超接合半導体素子
JP2006202837A (ja) 電力用半導体装置およびその製造方法
WO2017064887A1 (ja) 半導体装置
JP4867131B2 (ja) 半導体装置およびその製造方法
JP4929594B2 (ja) 半導体装置および半導体装置の製造方法
JP2007019146A (ja) 半導体素子
JP2006287127A (ja) 半導体装置およびその製造方法
JP4997715B2 (ja) 半導体装置およびその製造方法
JP4449407B2 (ja) 半導体素子およびその製造方法
JP2008251925A (ja) ダイオード
JP2019102761A (ja) 半導体装置および半導体装置の製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20080204

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20080204

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20080205

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080215

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20091112

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20091112

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20091112

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20110422

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110809

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110811

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111011

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20111101

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20111114

R150 Certificate of patent or registration of utility model

Ref document number: 4876419

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20141209

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees