CN104576311A

CN104576311A - 沟槽的形成和填充方法

Info

Publication number: CN104576311A
Application number: CN201310517463.0A
Authority: CN
Inventors: 刘继全
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2013-10-28
Filing date: 2013-10-28
Publication date: 2015-04-29

Abstract

本发明公开了一种沟槽的形成和填充方法，步骤包括：1）在半导体衬底上生长第一半导体层和介质层；2）在第一半导体层和介质层内部刻蚀形成沟槽；3）对沟槽侧壁进行横向刻蚀，使沟槽顶部的介质层部分悬空；4）用选择性外延工艺在沟槽内填充掺杂类型与第一半导体层相反的第二半导体层。本发明通过在沟槽刻蚀后，再进行沟槽侧壁横向刻蚀，使沟槽顶部的介质层部分悬空，这样后续再用选择性外延工艺在沟槽内填充第二半导体层时，在填充的初始阶段，就会因沟槽顶部介质层的阻挡而使第二半导体层不会在介质层的顶部生长，如此就大大降低了沟槽顶部第二半导体层相互合拢的可能性，提高了沟槽填充质量，降低沟槽内部的晶格缺陷。

Description

沟槽的形成和填充方法

技术领域

本发明涉及集成电路制造领域，特别是涉及沟槽的形成和填充方法。

背景技术

VDMOSFET（Vertical Double Diffused MOSFET，垂直双扩散MOS场效应晶体管）可以采用减薄漏端漂移区的厚度来减小导通电阻，但是，减薄漏端漂移区的厚度就会降低器件的击穿电压，因此，在VDMOS中，提高器件的击穿电压与减小器件的导通电阻是一对矛盾。

超级结MOSFET采用新的耐压层结构，利用一系列交替排列的P型和N型半导体薄层，在较低反向电压下将P型N型区耗尽，实现电荷相互补偿，从而使P型N型区在高掺杂浓度下能实现高的击穿电压，从而可以同时获得低导通电阻和高击穿电压，打破了传统功率MOSFET的理论极限。

超级结MOSFET的难点是器件结构形成困难，主要是交替排列的P型和N型半导体薄层结构的形成比较困难。一般的形成方法是：在半导体衬底1上形成第一半导体层2和介质层15（图2），然后在第一半导体层2和介质层15上刻蚀形成深沟槽16（图3），再用外延工艺在沟槽16内填充第二半导体层17（图4）。外延填充工艺一般用选择性外延工艺，即外延只在沟槽16内部有半导体材料暴露出来的地方生长，在介质层15上不生长。但在沟槽16填充过程中，外延在沟槽16内部生长过程中，同时会向沟槽16顶部延伸生长，这样就会导致在沟槽16顶部的介质层15上会有一部分第二半导体层17从沟槽16顶部延伸生长过来。如果第二半导体层17过度生长或两个沟槽之间的距离太近，会导致沟槽16顶部的第二半导体层17合拢在一起。由于在介质层15上的第二半导体层17的晶向很杂乱，两个相邻的沟槽16顶部的第二半导体层17合拢在一起的时候会有较大的应力产生，这会导致沟槽16内部产生晶格缺陷，而沟槽16顶部第二半导体层17不合拢时则无此现象（见图1）。

发明内容

本发明要解决的技术问题是提供两种沟槽的形成和填充方法，它可以提高沟槽填充质量，降低沟槽内部的晶格缺陷。

为解决上述技术问题，本发明的第一种沟槽的形成和填充方法，步骤包括：

1）在半导体衬底上依次生长第一半导体层和介质层；

2）在第一半导体层和介质层内部刻蚀形成沟槽；

3）对沟槽侧壁进行横向刻蚀，使沟槽顶部的介质层部分悬空；

4）用选择性外延工艺在沟槽内填充掺杂类型与第一半导体层相反的第二半导体层。

步骤3），可以采用各项同性干法刻蚀方法或湿法刻蚀方法对沟槽侧壁进行横向刻蚀；也可以先用高温热氧化方法对沟槽侧壁进行热氧化，再通过刻蚀去除沟槽侧壁的氧化物，使沟槽顶部的介质层部分悬空。

本发明通过在沟槽刻蚀后，再进行沟槽侧壁横向刻蚀，使沟槽顶部的介质层部分悬空，即沟槽顶部的介质层覆盖部分横向刻蚀后的沟槽顶部，这样，后续再用选择性外延工艺在沟槽内填充第二半导体层时，在填充的初始阶段，就会因沟槽顶部介质层的阻挡而使第二半导体层不会在介质层的顶部生长，如此就大大降低了沟槽顶部第二半导体层相互合拢的可能性，提高了沟槽填充质量，降低沟槽内部的晶格缺陷。

附图说明

图1是传统沟槽填充工艺中，沟槽顶部第二半导体层的生长情况与沟槽内部晶格缺陷的关系。其中，（A）是沟槽顶部第二半导体层合拢的情况；（B）是沟槽顶部第二半导体层不合拢的情况。（A）、（B）均为扫描电镜（SEM）图。

图2～4是传统的沟槽形成和填充工艺流程图。

图5～8是本发明实施例的沟槽形成和填充工艺流程图。

图中附图标记说明如下：

1：半导体衬底

2：第一半导体层

15：介质层

16：沟槽

17：第二半导体层

具体实施方式

为对本发明的技术内容、特点与功效有更具体的了解，现结合图示的实施方式，详述如下：

本实施例的沟槽的形成和填充方法，其具体工艺流程如下：

步骤1，在半导体衬底1上依次生长第一半导体层2和介质层15，如图5所示。

半导体衬底1和第一半导体层2为Si、C、Ge、SiC或SiGe的单晶材料，且半导体衬底1和第一半导体层2的掺杂类型相同（典型的半导体衬底1为N型硅衬底，典型的第一半导体层2为N型硅外延层），半导体衬底1的载流子浓度大于第一半导体层2。介质层为SiO₂、SiN和SiON中的至少一种。

步骤2，用光刻和各向异性干法刻蚀方法，在第一半导体层2和介质层15内部刻蚀形成沟槽16，如图6所示。沟槽16的宽度为0.1～10微米，深度为1～100微米，两个沟槽16之间的间距为0.1～20微米。

步骤3，用各项同性干法刻蚀方法对沟槽16的侧壁进行横向刻蚀，但对介质层15不刻蚀。刻蚀后，沟槽16顶部的介质层15部分悬空，如图7所示。

这步也可以采用高温热氧化方法对沟槽侧壁进行热氧化，然后再用湿法刻蚀方法（例如，稀释的氢氟酸溶液）去除掉沟槽侧壁的氧化物，使沟槽顶部的介质层部分悬空。

或者，也可以用湿法刻蚀方法对沟槽16的侧壁进行横向刻蚀，但对介质层15不刻蚀。

步骤4，采用选择性外延工艺，在沟槽内填充第二半导体层17，如图8所示。

第二半导体层为Si、C、Ge、SiC或SiGe材料，且第二半导体层17与第一半导体层2的掺杂类型相反，例如，第一半导体层2为N型，则第二半导体层17为P型。

由于沟槽顶部悬空的介质层15的阻挡，本步填充完成后，沟槽16顶部过度生长的第二半导体层17不会发生合拢。

Claims

1.沟槽的形成和填充方法，其特征在于，步骤包括：

1）在半导体衬底上依次生长第一半导体层和介质层；

2）在第一半导体层和介质层内部刻蚀形成沟槽；

2.根据权利要求1所述的方法，其特征在于，步骤3），采用各项同性干法刻蚀方法或湿法刻蚀方法对沟槽侧壁进行横向刻蚀。

3.根据权利要求1所述的方法，其特征在于，步骤3），用高温热氧化方法对沟槽侧壁进行热氧化，再刻蚀去除沟槽侧壁的氧化物，使沟槽顶部的介质层部分悬空。

4.根据权利要求1所述的方法，其特征在于，第一半导体层的掺杂类型与半导体衬底相同；半导体衬底的载流子浓度大于第一半导体层的载流子浓度。

5.根据权利要求1所述的方法，其特征在于，所述介质层为SiO₂、SiN和SiON中的至少一种。

6.根据权利要求1所述的方法，其特征在于，半导体衬底、第一半导体层、第二半导体层为Si、C、Ge、SiC或SiGe单晶材料。