CN106128994B - 沟槽刻蚀工艺方法 - Google Patents

Abstract

本发明公开了一种沟槽刻蚀工艺方法，包括如下步骤：步骤一、在半导体衬底表面形成第一外延层；步骤二、在第一外延层表面形成介质膜的图形，介质膜覆盖区域设置在沟槽的形成区域；步骤三、形成第二外延层；步骤四、采用光刻刻蚀工艺对第二外延层进行第一次刻蚀形成沟槽，第一次刻蚀以介质膜为刻蚀阻挡层；步骤五、去除介质膜。本发明能实现对沟槽深度的精确控制，保证晶圆片内不同位置、不同尺寸的沟槽具有相同的深度，能极大地提高工艺稳定性。

Description

沟槽刻蚀工艺方法

技术领域

本发明涉及一种半导体集成电路制造方法，特别是涉及一种MOSFET；本发明还涉及一种沟槽刻蚀工艺方法。

背景技术

外延填充型的超结MOSFET制作时，需要采用深槽刻蚀工艺，如沟槽的深度>30微米。由刻蚀机台本身固有属性所决定，沟槽深度在晶圆片内有接近10％的差异。而深度的变化会直接影响到器件的击穿电压。为了保证器件的可制造性，在设计和制造中需考虑深度波动带来的电性参数变化，通常需要设计者有意识地降低器件应用等级。

如图1A和图1B所示，是现有沟槽刻蚀工艺方法形成的沟槽相同宽度不同位置处的深度比较示意图；现有沟槽刻蚀方法包括如下步骤：

首先、提供一半导体衬底(Sub)如硅衬底101，半导体衬底101在图1A中也用Sub表示，在半导体衬底101表面形成外延层102。

接着、在外延层102的表面形成硬质掩模层103。之后采用光刻刻蚀工艺沟槽形成区域的硬质掩模层103去除。

接着、以硬质掩模层103为掩模对外延层102进行刻蚀形成沟槽。

由于在集成电路制造工艺中个，一片半导体衬底101上会集成多个器件，故在同一片半导体衬底101的表面会形成多个沟槽。图1A中的沟槽201a和图1B中的沟槽201b表示在同一片半导体衬底101的不同位置处形成的沟槽。由刻蚀机台本身固有属性所决定，沟槽深度在晶圆片内有接近10％的差异，也即沟槽201a和沟槽201b之间会有接近10％的差异。

如图2A和图2B所示，是现有沟槽刻蚀工艺方法形成的沟槽不同宽度的深度比较示意图；同一采用上述现有沟槽刻蚀工艺方法，在同一片半导体衬底101上可能需要不同宽度的沟槽，如图2A中的沟槽201c的宽度就小于沟槽201d的宽度，由于沟槽刻蚀时是采用相同的工艺同时进行，沟槽201d的宽度大会使得沟槽201d的深度也深。

发明内容

本发明所要解决的技术问题是提供一种沟槽刻蚀工艺方法，能实现对沟槽深度的精确控制，保证晶圆片内不同位置、不同尺寸的沟槽具有相同的深度，从而极大地提高工艺稳定性。

为解决上述技术问题，本发明提供的沟槽刻蚀工艺方法包括如下步骤：

步骤一、提供一半导体衬底，在所述半导体衬底表面形成第一外延层。

步骤二、在所述第一外延层表面形成介质膜的图形，所述介质膜覆盖区域设置在沟槽的形成区域。

步骤三、在形成有所述介质膜图形的所述第一外延层表面进行外延生长形成第二外延层。

步骤四、采用光刻工艺在所述第二外延层表面定义出所述沟槽的形成区域并对所述沟槽的形成区域中的所述第二外延层进行第一次刻蚀形成所述沟槽，所述第一次刻蚀为各向异性刻蚀，以所述介质膜作为所述第一次刻蚀的阻挡层并使所述第一次刻蚀停止在所述介质膜上，同一所述半导体衬底上不同位置处的不同宽度或相同宽度的所述沟槽的深度都相同。

步骤五、去除所述介质膜。

进一步的改进是，步骤二中所述介质膜覆盖区域大于后续步骤四中定义的所述沟槽的形成区域，以提高刻蚀形成的所述沟槽和所述介质膜之间的对准冗余。

进一步的改进是，步骤四的所述第一次刻蚀完成后所述沟槽的宽度小于对应的所述介质膜的覆盖区域的宽度，在步骤五的去除所述介质膜之前，还包括步骤：

对所述第二外延层进行第二次刻蚀，所述第二次刻蚀为各向同性刻蚀，所述第二次刻蚀使所述沟槽的宽度扩大到大于所述介质膜的覆盖区域的宽度。

进一步的改进是，所述半导体衬底为硅衬底，所述第一外延层为硅外延层，所述第二外延层为硅外延层。

进一步的改进是，所述介质膜为氧化硅或氮化硅，所述介质膜通过淀积工艺形成，之后采用光刻刻蚀工艺形成所述介质膜的图形结构。

进一步的改进是，所述介质膜为氧化硅，所述介质膜采用局部场氧化工艺形成，包括如下分步骤：

步骤21、在所述半导体衬底表面形成第一氮化硅层，对所述第一氮化硅层进行光刻刻蚀，所述第一氮化硅层的开口区域暴露出需要形成所述介质膜的所述第一外延层的表面。

步骤22、进行局部场氧化在所述第一氮化硅层的开口区域中形成氧化硅并由该氧化硅组成所述介质膜。

步骤23、去除所述第一氮化硅层。

进一步的改进是，步骤四包括如下分步骤：

步骤41、在所述第二外延层表面形成硬质掩模层。

步骤42、采用光刻工艺定义出所述沟槽的形成区域。

步骤43、对所述硬质掩模层进行刻蚀，所述硬质掩模层的开口区域将所述沟槽的形成区域打开。

步骤44、以所述硬质掩模层为掩模对所述第二外延层进行所述第一次刻蚀。

所述硬质掩模层需要在后续步骤五去除所述介质膜之后去除。

进一步的改进是，所述硬质掩模层由氮化硅组成或由氧化硅和氮化硅叠加形成。

进一步的改进是，步骤五去除所述介质膜之后，还包括在所述沟槽的侧面和底部表面形成牺牲氧化层并去除所述牺牲氧化层的步骤。

进一步的改进是，所述沟槽用于形成超结结构，还包括如下步骤：

步骤六、在所述沟槽中填充第三外延层，所述第一外延层和所述第二外延层都为第一导电类型，所述第三外延层为第二导电类型，由填充于所述沟槽中的所述第三外延层和各所述沟槽之间的所述第二外延层组成P型柱和N型柱交替排列的超结结构。

进一步的改进是，超结结构用于超结器件，步骤六之后，还包括如下步骤：

步骤七、形成栅极结构。

步骤八、形成体区。

步骤九、在所述体区表面形成源区。

步骤十、形成层间膜、接触孔和正面金属层。

进一步的改进是，步骤七中的所述栅极结构为平面栅结构，由叠加于所述超结结构表面的栅介质层和多晶硅栅组成。

进一步的改进是，步骤七中的所述栅极结构为沟槽栅结构，在所述超结结构的顶部形成有较所述超结结构的沟槽更浅的栅极沟槽，在所述栅极沟槽的侧面和底部表面形成有栅介质膜，在形成有所述栅介质膜的所述栅极沟槽中填充有多晶硅栅。

进一步的改进是，所述沟槽的深度大于30微米。

进一步的改进是，所述第一导电类型为N型，所述第二导电类型为P型；或者，所述第一导电类型为P型，所述第二导电类型为N型。

本发明通过将外延层分两次形成，并在第一次形成的第一外延层表面形成介质膜的图形结构，通过将介质膜覆盖区域设置在沟槽的形成区域，使得后续进行沟槽刻蚀时能以介质膜作为刻蚀阻挡层并使沟槽停止在介质膜上，这样能实现同一半导体衬底上不同位置处的不同宽度或相同宽度的沟槽的深度都相同；所以本发明能实现对沟槽深度的精确控制，保证晶圆片内不同位置、不同尺寸的沟槽具有相同的深度，所以本发明能改善沟槽深度面内均匀性并极大地提高工艺稳定性，进而能提高器件的电性参数的均匀性，使器件发挥最佳性能。

另外，本发明工艺简单，进行在外延层的形成过程中增加一次形成介质膜的图形结构即可。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明：

图1A和图1B是现有沟槽刻蚀工艺方法形成的沟槽相同宽度不同位置处的深度比较示意图；

图2A和图2B是现有沟槽刻蚀工艺方法形成的沟槽不同宽度的深度比较示意图；

图3是本发明实施例沟槽刻蚀工艺方法的流程图；

图4A-图4J是本发明实施例沟槽刻蚀工艺方法的各步骤中的器件结构示意图。

具体实施方式

如图3所示，是本发明实施例沟槽刻蚀工艺方法的流程图；如图4A至图4J所示，是本发明实施例沟槽刻蚀工艺方法的各步骤中的器件结构示意图；本发明实施例沟槽刻蚀工艺方法包括如下步骤：

步骤一、如图4A所示，提供一半导体衬底1，在所述半导体衬底1表面形成第一外延层2。图4A中，半导体衬底1中标注了Sub，第一外延层2中标注了EPI1。

较佳为，所述半导体衬底1为硅衬底，所述第一外延层2为硅外延层。后续形成的第二外延层4也为硅外延层。

步骤二、在所述第一外延层2表面形成介质膜3的图形，所述介质膜3覆盖区域设置在沟槽303的形成区域。较佳为，所述介质膜3覆盖区域大于后续步骤四中定义的所述沟槽303的形成区域，以提高刻蚀形成的所述沟槽303和所述介质膜3之间的对准冗余。

本发明实施例中，所述介质膜3为氧化硅，所述介质膜3采用局部场氧化工艺形成，包括如下分步骤：

步骤21、如图4B所示，在所述半导体衬底1表面形成第一氮化硅层301，在其它实施例中，也能在第一氮化硅层301的底部形成一层氧化硅层以减少应力。

对所述第一氮化硅层301进行光刻刻蚀，所述第一氮化硅层301的开口区域暴露出需要形成所述介质膜3的所述第一外延层2的表面。

步骤22、如图4B所示，进行局部场氧化在所述第一氮化硅层301的开口区域中形成氧化硅并由该氧化硅组成所述介质膜3。

步骤23、如图4C所示，去除所述第一氮化硅层301。

在其它实施例中，也能为：所述介质膜3为氧化硅或氮化硅，所述介质膜3通过淀积工艺形成，之后采用光刻刻蚀工艺形成所述介质膜3的图形结构。

步骤三、如图4D所示，在形成有所述介质膜3图形的所述第一外延层2表面进行外延生长形成第二外延层4。图4D中，第二外延层4中标注了EPI2。

步骤四、采用光刻工艺在所述第二外延层4表面定义出所述沟槽303的形成区域并对所述沟槽303的形成区域中的所述第二外延层4进行第一次刻蚀形成所述沟槽303，所述第一次刻蚀为各向异性刻蚀，以所述介质膜3作为所述第一次刻蚀的阻挡层并使所述第一次刻蚀停止在所述介质膜3上，同一所述半导体衬底1上不同位置处的不同宽度或相同宽度的所述沟槽303的深度都相同。

本发明实施例中，步骤四包括如下分步骤：

步骤41、如图4E所示，在所述第二外延层4表面形成硬质掩模层302。较佳为，所述硬质掩模层302由氮化硅组成或由氧化硅和氮化硅叠加形成。

步骤42、如图4E所示，采用光刻工艺定义出所述沟槽303的形成区域。

步骤43、如图4E所示，对所述硬质掩模层302进行刻蚀，所述硬质掩模层302的开口区域将所述沟槽303的形成区域打开。

步骤44、如图4E所示，以所述硬质掩模层302为掩模对所述第二外延层4进行所述第一次刻蚀。

较佳为，如图4E所示，所述第一次刻蚀完成后所述沟槽303的宽度小于对应的所述介质膜3的覆盖区域的宽度。之后还包括步骤：

如图4F所示，对所述第二外延层4进行第二次刻蚀，所述第二次刻蚀为各向同性刻蚀，所述第二次刻蚀使所述沟槽303的宽度扩大到大于所述介质膜3的覆盖区域的宽度。

步骤五、如图4G所示，去除所述介质膜3。

如图4H所示，在所述沟槽303的侧面和底部表面形成牺牲氧化层304。

如图4I所示，去除所述牺牲氧化层304的步骤。

之后去除所述硬质掩模层302。

如图4J所示，所述沟槽303用于形成超结结构，还包括如下步骤：

步骤六、在所述沟槽303中填充第三外延层5，所述第一外延层2和所述第二外延层4都为第一导电类型，所述第三外延层5为第二导电类型，由填充于所述沟槽303中的所述第三外延层5和各所述沟槽303之间的所述第二外延层4组成P型柱和N型柱交替排列的超结结构。本发明实施例中，所述第一导电类型为N型，所述第二导电类型为P型。在其它实施例中也能为：所述第一导电类型为P型，所述第二导电类型为N型。

如图4J所示，超结结构用于超结器件，步骤六之后，还包括如下步骤：

步骤七、形成栅极结构。本发明实施例中，所述栅极结构为平面栅结构，由叠加于所述超结结构表面的栅介质层如栅氧化层和多晶硅栅7组成。

在其它实施例中也能为：所述栅极结构为沟槽栅结构，在所述超结结构的顶部形成有较所述超结结构的沟槽303更浅的栅极沟槽303，在所述栅极沟槽303的侧面和底部表面形成有栅介质膜3，在形成有所述栅介质膜3的所述栅极沟槽303中填充有多晶硅栅。

步骤八、形成体区6。

步骤九、在所述体区6表面形成源区8。

步骤十、形成层间膜9、接触孔10和正面金属层12。在接触孔10的底部还形成有接触注入层11。正面金属层12图形化形成源极和栅极，源极通过接触孔10和底部的源区8以及接触孔注入层11和体区6接触；栅极通过接触孔10和底部的多晶硅栅7接触。

对应N型超结器件，所述体区6为P型掺杂，所述源区为N型重掺杂，所述接触注入层11为P型重掺杂；所述体区6形成于P型柱的顶部。进行P型和N型进行适应性的互换能得到P型超结器件。

如果所述超结器件为超结MOSFET器件，则还包括在所述半导体衬底1的背面形成漏区以及形成背面金属层的步骤，背面金属层和漏区接触引出漏极。

本发明实施例方法形成的所述沟槽303为深沟槽，深度大于30微米。本发明实施例方法所形成的沟槽不仅能应用于上述超结结构以及对应的超结器件中，还能应用于MEMS中。

以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (15)

1.一种沟槽刻蚀工艺方法，其特征在于，包括如下步骤：

步骤一、提供一半导体衬底，在所述半导体衬底表面形成第一外延层；

步骤二、在所述第一外延层表面形成介质膜的图形，所述介质膜覆盖区域设置在沟槽的形成区域；

步骤三、在形成有所述介质膜图形的所述第一外延层表面进行外延生长形成第二外延层；

步骤四、采用光刻工艺在所述第二外延层表面定义出所述沟槽的形成区域并对所述沟槽的形成区域中的所述第二外延层进行第一次刻蚀形成所述沟槽，所述第一次刻蚀为各向异性刻蚀，以所述介质膜作为所述第一次刻蚀的阻挡层并使所述第一次刻蚀停止在所述介质膜上，同一所述半导体衬底上不同位置处的不同宽度或相同宽度的所述沟槽的深度都相同；

步骤五、去除所述介质膜。

2.如权利要求1所述的沟槽刻蚀工艺方法，其特征在于：步骤二中所述介质膜覆盖区域大于后续步骤四中定义的所述沟槽的形成区域，以提高刻蚀形成的所述沟槽和所述介质膜之间的对准冗余。

3.如权利要求2所述的沟槽刻蚀工艺方法，其特征在于：

步骤四的所述第一次刻蚀完成后所述沟槽的宽度小于对应的所述介质膜的覆盖区域的宽度，在步骤五的去除所述介质膜之前，还包括步骤：

对所述第二外延层进行第二次刻蚀，所述第二次刻蚀为各向同性刻蚀，所述第二次刻蚀使所述沟槽的宽度扩大到大于所述介质膜的覆盖区域的宽度。

4.如权利要求1所述的沟槽刻蚀工艺方法，其特征在于：所述半导体衬底为硅衬底，所述第一外延层为硅外延层，所述第二外延层为硅外延层。

5.如权利要求4所述的沟槽刻蚀工艺方法，其特征在于：所述介质膜为氧化硅或氮化硅，所述介质膜通过淀积工艺形成，之后采用光刻刻蚀工艺形成所述介质膜的图形结构。

6.如权利要求4所述的沟槽刻蚀工艺方法，其特征在于：所述介质膜为氧化硅，所述介质膜采用局部场氧化工艺形成，包括如下分步骤：

步骤21、在所述半导体衬底表面形成第一氮化硅层，对所述第一氮化硅层进行光刻刻蚀，所述第一氮化硅层的开口区域暴露出需要形成所述介质膜的所述第一外延层的表面；

步骤22、进行局部场氧化在所述第一氮化硅层的开口区域中形成氧化硅并由该氧化硅组成所述介质膜；

步骤23、去除所述第一氮化硅层。

7.如权利要求1所述的沟槽刻蚀工艺方法，其特征在于：步骤四包括如下分步骤：

步骤41、在所述第二外延层表面形成硬质掩模层；

步骤42、采用光刻工艺定义出所述沟槽的形成区域；

步骤43、对所述硬质掩模层进行刻蚀，所述硬质掩模层的开口区域将所述沟槽的形成区域打开；

步骤44、以所述硬质掩模层为掩模对所述第二外延层进行所述第一次刻蚀；

所述硬质掩模层需要在后续步骤五去除所述介质膜之后去除。

8.如权利要求7所述的沟槽刻蚀工艺方法，其特征在于：所述硬质掩模层由氮化硅组成或由氧化硅和氮化硅叠加形成。

9.如权利要求1所述的沟槽刻蚀工艺方法，其特征在于：步骤五去除所述介质膜之后，还包括在所述沟槽的侧面和底部表面形成牺牲氧化层并去除所述牺牲氧化层的步骤。

10.如权利要求1所述的沟槽刻蚀工艺方法，其特征在于：所述沟槽用于形成超结结构，还包括如下步骤：

步骤六、在所述沟槽中填充第三外延层，所述第一外延层和所述第二外延层都为第一导电类型，所述第三外延层为第二导电类型，由填充于所述沟槽中的所述第三外延层和各所述沟槽之间的所述第二外延层组成P型柱和N型柱交替排列的超结结构。

11.如权利要求10所述的沟槽刻蚀工艺方法，其特征在于，超结结构用于超结器件，步骤六之后，还包括如下步骤：

步骤七、形成栅极结构；

步骤八、形成体区；

步骤九、在所述体区表面形成源区；

步骤十、形成层间膜、接触孔和正面金属层。

12.如权利要求11所述的沟槽刻蚀工艺方法，其特征在于：

步骤七中的所述栅极结构为平面栅结构，由叠加于所述超结结构表面的栅介质层和多晶硅栅组成。

13.如权利要求11所述的沟槽刻蚀工艺方法，其特征在于：

步骤七中的所述栅极结构为沟槽栅结构，在所述超结结构的顶部形成有较所述超结结构的沟槽更浅的栅极沟槽，在所述栅极沟槽的侧面和底部表面形成有栅介质膜，在形成有所述栅介质膜的所述栅极沟槽中填充有多晶硅栅。

14.如权利要求1或10所述的沟槽刻蚀工艺方法，其特征在于：所述沟槽的深度大于30微米。

15.如权利要求10所述的沟槽刻蚀工艺方法，其特征在于：所述第一导电类型为N型，所述第二导电类型为P型；或者，所述第一导电类型为P型，所述第二导电类型为N型。