JP2005129654A - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 85
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 33
- 238000005530 etching Methods 0.000 claims abstract description 62
- 239000000758 substrate Substances 0.000 claims abstract description 53
- 239000010410 layer Substances 0.000 claims description 34
- 238000000034 method Methods 0.000 claims description 28
- 238000009792 diffusion process Methods 0.000 claims description 18
- 239000011248 coating agent Substances 0.000 claims description 10
- 238000000576 coating method Methods 0.000 claims description 10
- 239000002344 surface layer Substances 0.000 claims description 8
- 230000001590 oxidative effect Effects 0.000 claims description 3
- 239000000463 material Substances 0.000 claims description 2
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 abstract description 29
- 239000007864 aqueous solution Substances 0.000 abstract description 5
- 238000001039 wet etching Methods 0.000 abstract description 4
- 239000000243 solution Substances 0.000 abstract description 2
- 230000015556 catabolic process Effects 0.000 description 18
- 238000001020 plasma etching Methods 0.000 description 13
- 230000003647 oxidation Effects 0.000 description 10
- 238000007254 oxidation reaction Methods 0.000 description 10
- 229910004298 SiO 2 Inorganic materials 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- HEMHJVSKTPXQMS-UHFFFAOYSA-M Sodium hydroxide Chemical compound [OH-].[Na+] HEMHJVSKTPXQMS-UHFFFAOYSA-M 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- PIICEJLVQHRZGT-UHFFFAOYSA-N Ethylenediamine Chemical compound NCCN PIICEJLVQHRZGT-UHFFFAOYSA-N 0.000 description 1
- JUJWROOIHBZHMG-UHFFFAOYSA-N Pyridine Chemical compound C1=CC=NC=C1 JUJWROOIHBZHMG-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 150000001412 amines Chemical class 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 229910000000 metal hydroxide Inorganic materials 0.000 description 1
- 150000004692 metal hydroxides Chemical class 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- QEMXHQIAXOOASZ-UHFFFAOYSA-N tetramethylammonium Chemical compound C[N+](C)(C)C QEMXHQIAXOOASZ-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- H01L29/0642—Isolation within the component, i.e. internal isolation
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
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- Engineering & Computer Science (AREA)
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Abstract
【課題】溝（トレンチ）の開口部を広げることなく、底部の角部を精度よく大きな曲率にすることができる半導体装置の製造方法を提供すること。
【解決手段】水酸化カリウム水溶液によって異方性エッチングであるウェットエッチング（ＫＯＨエッチング３）を行い、（１００）面と５４．７４°をなす（１１１）面と（１１１）面からなるＶ字形の溝４を半導体基板１に形成し、異方性エッチングであるＲＩＥ５によりＶ字形の溝４内をさらにエッチングして深い溝６とし、ＣＤＥ７により溝６内壁全体を等方性エッチングして底部のＶ字頂点の角を丸めて溝８を形成することで、溝の角部を丸めることができる。角部を丸めることで、オフセットドレイン層９での電界集中が抑えられて、リーク電流を小さくすることができる。また、溝９の開口部の幅が広がらないためにオン抵抗が小さくすることができる。
【選択図】 図１
【解決手段】水酸化カリウム水溶液によって異方性エッチングであるウェットエッチング（ＫＯＨエッチング３）を行い、（１００）面と５４．７４°をなす（１１１）面と（１１１）面からなるＶ字形の溝４を半導体基板１に形成し、異方性エッチングであるＲＩＥ５によりＶ字形の溝４内をさらにエッチングして深い溝６とし、ＣＤＥ７により溝６内壁全体を等方性エッチングして底部のＶ字頂点の角を丸めて溝８を形成することで、溝の角部を丸めることができる。角部を丸めることで、オフセットドレイン層９での電界集中が抑えられて、リーク電流を小さくすることができる。また、溝９の開口部の幅が広がらないためにオン抵抗が小さくすることができる。
【選択図】 図１
Description
この発明は、半導体基板にトレンチ（溝）を形成するプロセス全般に使用される半導体装置の製造方法に関し、特にパワーＩＣ（集積回路）などに使用される高耐圧ＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）のプロセスに関する。
従来、トレンチ技術（溝形成技術）は半導体メモリであるＤＲＡＭなどのキャパシタンスを作成する技術と素子分離のＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）技術、またディスクリートＭＯＳＦＥＴのトレンチゲート技術が先行しており、さまざまな方式が検討されいる。このトレンチ技術は、例えばシリコン酸化膜或いはシリコン窒化膜などをマスクとして、異方性エッチングであるＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）によりシリコン基板を垂直にエッチングするのが一般的である。
このように垂直にエッチングして形成されるトレンチの底部の角部（コーナー）は、一般的に角張った形状となる。このような角部が角張ったトレンチに、ゲート酸化膜を形成し、ゲート電極を埋め込んで形成する半導体装置、例えばトレンチＭＯＳＦＥＴやトレンチＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などにおいては、トレンチ底部の角部におけるゲート酸化膜の薄膜化や電界集中により、ゲート耐圧が極端に低下するという問題があった。
このように垂直にエッチングして形成されるトレンチの底部の角部（コーナー）は、一般的に角張った形状となる。このような角部が角張ったトレンチに、ゲート酸化膜を形成し、ゲート電極を埋め込んで形成する半導体装置、例えばトレンチＭＯＳＦＥＴやトレンチＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などにおいては、トレンチ底部の角部におけるゲート酸化膜の薄膜化や電界集中により、ゲート耐圧が極端に低下するという問題があった。
そこで、トレンチの底部を丸める等方性エッチング技術が用いられ、例えば、ＣＤＥ（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）などの技術を適用して、１μｍ程度の開口部の幅を持つトレンチの低部の角部に十分な曲率を持たせることができて、ゲート耐圧の低下を抑止することができる。
このようなトレンチ技術はパワーＩＣに使用されるトレンチ高耐圧横型ＭＯＳＦＥＴへの適用が盛んに行われている。高耐圧化または微細化のために主電流が流れるオフセットドレイン層をトレンチの壁面に沿うように形成するトレンチ高耐圧横型ＭＯＳＦＥＴでは、開口部の幅が数μｍ以上の広いトレンチを形成し、そのトレンチの壁面に沿うようにオフセットドレイン層を形成するプロセスが提案されている（例えば、特許文献１、特許文献２）。
このようなトレンチ技術はパワーＩＣに使用されるトレンチ高耐圧横型ＭＯＳＦＥＴへの適用が盛んに行われている。高耐圧化または微細化のために主電流が流れるオフセットドレイン層をトレンチの壁面に沿うように形成するトレンチ高耐圧横型ＭＯＳＦＥＴでは、開口部の幅が数μｍ以上の広いトレンチを形成し、そのトレンチの壁面に沿うようにオフセットドレイン層を形成するプロセスが提案されている（例えば、特許文献１、特許文献２）。
これらの文献においては、トレンチの壁面に沿うようにオフセットドレイン層を形成し、そのトレンチに絶縁膜を充填する工程がある。つぎに、従来のトレンチ高耐圧横型ＭＯＳＦＥＴの製造方法の概略を示す。
図５は、従来のトレンチ高耐圧横型ＭＯＳＦＥＴの製造方法であり、同図（ａ）から同図（ｄ）は工程順に示した要部製造工程断面図である。
半導体基板５１に図示しないマスクを用いてトレンチである溝５２を形成し、この溝５２の壁面に沿ってオフセットドレイン層５５を形成する。この溝５２の形成は異方性エッチングであるＲＩＥを用いて行うので、溝の底部５３は平坦となり底部の角部５４は直角になり、角張っているため、ＲＩＥ後に等方性エッチングであるＣＤＥや犠牲酸化などを行なっても溝の底部の角部５４を十分丸めることができない（同図（ａ））。
図５は、従来のトレンチ高耐圧横型ＭＯＳＦＥＴの製造方法であり、同図（ａ）から同図（ｄ）は工程順に示した要部製造工程断面図である。
半導体基板５１に図示しないマスクを用いてトレンチである溝５２を形成し、この溝５２の壁面に沿ってオフセットドレイン層５５を形成する。この溝５２の形成は異方性エッチングであるＲＩＥを用いて行うので、溝の底部５３は平坦となり底部の角部５４は直角になり、角張っているため、ＲＩＥ後に等方性エッチングであるＣＤＥや犠牲酸化などを行なっても溝の底部の角部５４を十分丸めることができない（同図（ａ））。
つぎに、溝５２を絶縁膜５５で充填する（同図（ｂ））。
つぎに、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）あるいはエッチバックにより表面の不要な絶縁膜５５を除去する（同図（ｃ））。
つぎに、ウェル領域６１、ベース領域６２、ソース領域６３、ドレイン領域６４、ゲート絶縁膜６５、ゲート電極６６、層間絶縁膜６７、アルミニウムなどでフィールドプレートを含むソース電極６８およびドレイン電極６９などを形成してトレンチ高耐圧横型ＭＯＳＦＥＴが完成する（同図（ｄ））。これらの各部は、通常の製造方法で形成される。
従来のトレンチ高耐圧横型ＭＯＳＦＥＴでは、開口部の幅が広く、深さが深い溝５２をＲＩＥにより形成した後、この底部が平坦な溝５２の壁面に沿うようにオフセットドレイン層５５を形成し、溝５２の壁面を酸化した後に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）などによりこの溝５２を絶縁膜で埋め込んでいた。
米国特許５８４４２７５号公報
特開２００３−３７２６７号公報
つぎに、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）あるいはエッチバックにより表面の不要な絶縁膜５５を除去する（同図（ｃ））。
つぎに、ウェル領域６１、ベース領域６２、ソース領域６３、ドレイン領域６４、ゲート絶縁膜６５、ゲート電極６６、層間絶縁膜６７、アルミニウムなどでフィールドプレートを含むソース電極６８およびドレイン電極６９などを形成してトレンチ高耐圧横型ＭＯＳＦＥＴが完成する（同図（ｄ））。これらの各部は、通常の製造方法で形成される。
従来のトレンチ高耐圧横型ＭＯＳＦＥＴでは、開口部の幅が広く、深さが深い溝５２をＲＩＥにより形成した後、この底部が平坦な溝５２の壁面に沿うようにオフセットドレイン層５５を形成し、溝５２の壁面を酸化した後に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）などによりこの溝５２を絶縁膜で埋め込んでいた。
従来のトレンチ高耐圧横型ＭＯＳＦＥＴでは幅の広い溝の底部の角部５４が角張った形状となっており、溝５２の壁面が酸化されたとき、この角部５４で残留応力が発生する。この応力により図５（ｄ）のＡ部でのリーク電流が大きくなり、信頼性上問題となる。また、溝５２の底部の角部５４を丸める方法として等方性エッチングであるＣＤＥを適用すると角部５４の丸めはできるが、大きい曲率半径を得ようとすると、ＣＤＥによるエッチング量が多くなってしまう。そのため、溝の形状の制御が困難になる。また、微細化も困難である。
この発明の目的は、前記の課題を解決して、トレンチの開口部を広げることなく、底部の角部を精度よく大きな曲率半径にすることができる半導体装置の製造方法を提供することにある。
この発明の目的は、前記の課題を解決して、トレンチの開口部を広げることなく、底部の角部を精度よく大きな曲率半径にすることができる半導体装置の製造方法を提供することにある。
前記の目的を達成するために、半導体基板の表面層に形成した溝と、該溝の壁面に沿うように形成した拡散層を有する半導体装置の製造方法において、前記溝を形成する箇所を開口したマスクを前記半導体基板の表面に形成する工程と、該マスクで前記半導体基板に第１の異方性エッチングによりＶ字形の第１の溝を形成する工程と、前記マスクで該第１の溝を第２の異方性エッチングにより垂直方向に深い第２の溝を形成する工程と、を含む製造方法とする。
また、前記第２の溝を形成する工程に続いて、前記マスクで等方性エッチングにより前記第２の溝の角部を丸める工程を有するとよい。
また、前記第２の溝を形成する工程に続いて、第２の溝の表面に１０００℃以上で犠牲酸化膜を形成し、該犠牲酸化膜を除去し、前記第２の溝の角部を丸める工程を有するとよい。
また、前記第２の溝を形成する工程に続いて、前記マスクで等方性エッチングにより前記第２の溝の角部を丸める工程を有するとよい。
また、前記第２の溝を形成する工程に続いて、第２の溝の表面に１０００℃以上で犠牲酸化膜を形成し、該犠牲酸化膜を除去し、前記第２の溝の角部を丸める工程を有するとよい。
また、半導体基板の表面層に形成した溝と、該溝の壁面に沿うように形成した拡散層を有する半導体装置の製造方法において、前記溝を形成する箇所を開口したマスクを前記半導体基板の表面に形成する工程と、該マスクで前記半導体基板に第１の異方性エッチングによりＶ字形の第１の溝を形成する工程と、該第１の溝の底部に塗布膜を形成する工程と、前記マスクで第２の異方性エッチングにより垂直方向に深い第２の溝を形成する工程と、を含む製造方法とする。
また、前記第２の溝を形成する工程に続いて、前記マスクで等方性エッチングにより前記第２の溝の角部を丸める工程を有するとよい。
また、前記の工程に続いて、第２の溝の表面に１０００℃以上で犠牲酸化膜を形成し、該犠牲酸化膜層を除去し、前記第２の溝の角部を丸める工程を有するとよい。
また、前記第２の溝を形成する工程に続いて、前記マスクで等方性エッチングにより前記第２の溝の角部を丸める工程を有するとよい。
また、前記の工程に続いて、第２の溝の表面に１０００℃以上で犠牲酸化膜を形成し、該犠牲酸化膜層を除去し、前記第２の溝の角部を丸める工程を有するとよい。
また、半導体基板の表面層に形成した溝と、該溝の壁面に沿うように形成した拡散層を有し、前記拡散層内を主電流が流れる半導体装置において、前記溝を形成する箇所を開口したマスクを前記半導体基板の表面に形成する工程と、該マスクで前記半導体基板に第１の異方性エッチングによりＶ字形の第１の溝を形成する工程と、前記マスクで該第１の溝を第２の異方性エッチングにより垂直方向に深い第２の溝を形成する工程と、前記第２の溝の角部を丸める工程と、前記拡散層を形成する工程と、前記第２の溝を絶縁膜で埋める工程と、を含む製造方法とする。
また、半導体基板の表面層に形成した溝と、該溝の壁面に沿うように形成した拡散層を有し、前記拡散層内を主電流が流れる半導体装置において、前記溝を形成する箇所を開口したマスクを前記半導体基板の表面に形成する工程と、該マスクで前記半導体基板に第１の異方性エッチングによりＶ字形の第１の溝を形成する工程と、該第１の溝の底部に塗布膜を形成する工程と、前記マスクで該第１の溝を第２の異方性エッチングにより垂直方向に深い第２の溝を形成する工程と、前記第２の溝の角部を丸める工程と、前記拡散層を形成する工程と、前記第２の溝を絶縁膜で埋める工程と、を含む製造方法とする。
また、半導体基板の表面層に形成した溝と、該溝の壁面に沿うように形成した拡散層を有し、前記拡散層内を主電流が流れる半導体装置において、前記溝を形成する箇所を開口したマスクを前記半導体基板の表面に形成する工程と、該マスクで前記半導体基板に第１の異方性エッチングによりＶ字形の第１の溝を形成する工程と、該第１の溝の底部に塗布膜を形成する工程と、前記マスクで該第１の溝を第２の異方性エッチングにより垂直方向に深い第２の溝を形成する工程と、前記第２の溝の角部を丸める工程と、前記拡散層を形成する工程と、前記第２の溝を絶縁膜で埋める工程と、を含む製造方法とする。
また、前記第１の溝を形成する工程は、主電流が流れる方法に平行に複数個形成し、前記拡散層を形成する工程の後または同時に前記半導体基板を熱酸化し、前記第２の溝に隣接する半導体基板を酸化する工程を有するとよい。
また、前記塗布膜は、エッチングレートが前記半導体基板より遅く前記マスクより早い材料からなるとよい。
また、前記塗布膜は、エッチングレートが前記半導体基板より遅く前記マスクより早い材料からなるとよい。
オン抵抗が小さく、リーク電流の小さなトレンチ高耐圧横型半導体装置を得るために、半導体基板に溝（トレンチ）をＶ字形に形成した後に、ＲＩＥにより更に溝を深く形成することや、Ｖ字形の溝の底部を塗布膜で埋めた後ＲＩＥにより更に深さ方向に溝を深く形成することにより、ＲＩＥ単独で溝を形成した場合に生ずる溝の底部の角部の角張った形状を、開口部を広げずに、大きな曲率半径にすることができるため、制御が容易で、微細化に好適な半導体装置の製造方法を提供することができる。。
本発明の実施の形態は、トレンチ横型半導体装置のオフセットドレイン層を底部が丸みを帯びたトレンチの壁面（側面と底面）に沿って形成することであり、トレンチの形状が角ばっていないことにより、オフセットドレイン層の電界集中が緩和して、高耐圧を得ることができる。以下に図面を参照して本発明の実施例を説明する。
図１は、この発明の第１実施例の半導体装置の製造方法であり、同図（ａ）から同図（ｅ）は工程順に示した要部製造工程図である。
表面が（１００）面である半導体基板１（シリコンウェハ）を熱酸化して表面にＳｉＯ2 膜を成長させた後にフォトリソグラフィ技術によりパターニングを行い、溝４（トレンチ）を掘る領域の上部を開口したＳｉＯ2 膜のマスク２を形成する。このときの開口部の幅２０は８μｍである（同図（ａ））。
つぎに、水酸化カリウム水溶液によって異方性エッチングであるウェットエッチング（ＫＯＨエッチング３）を行うと、（１００）面と５４．７４°をなす（１１１）面と（１１１）面からなるＶ字形の溝４が形成される。これは、シリコンのＫＯＨエッチング３では結晶方位によってエッチングレートが異なり、エッチレートの遅い最稠密面である（１１１）面が表面に露出するためである。この溝４の深さは、開口部のシリコンがエッチングされ、（１１１）面が互いに交わる終端点（Ｖ字の頂点）でエッチングが止まるため、（１００）面上のＳｉＯ2 膜マスクの開口部の幅２０により制御できる。幅２０が広ければ深さが深くなる（同図（ｂ））。この異方性エッチングは、上記の水酸化カリウム水溶液の他、他のアルカリ金属水酸化物水溶液（ＮａＯＨなど）や、アミン系水溶液（ヒトラジン，エチレンジアミンなど）や、テトラメチルアンモニウム水溶液などのアルカリ性のエッチング液によるウェットエッチングなどによって行うことができる。
表面が（１００）面である半導体基板１（シリコンウェハ）を熱酸化して表面にＳｉＯ2 膜を成長させた後にフォトリソグラフィ技術によりパターニングを行い、溝４（トレンチ）を掘る領域の上部を開口したＳｉＯ2 膜のマスク２を形成する。このときの開口部の幅２０は８μｍである（同図（ａ））。
つぎに、水酸化カリウム水溶液によって異方性エッチングであるウェットエッチング（ＫＯＨエッチング３）を行うと、（１００）面と５４．７４°をなす（１１１）面と（１１１）面からなるＶ字形の溝４が形成される。これは、シリコンのＫＯＨエッチング３では結晶方位によってエッチングレートが異なり、エッチレートの遅い最稠密面である（１１１）面が表面に露出するためである。この溝４の深さは、開口部のシリコンがエッチングされ、（１１１）面が互いに交わる終端点（Ｖ字の頂点）でエッチングが止まるため、（１００）面上のＳｉＯ2 膜マスクの開口部の幅２０により制御できる。幅２０が広ければ深さが深くなる（同図（ｂ））。この異方性エッチングは、上記の水酸化カリウム水溶液の他、他のアルカリ金属水酸化物水溶液（ＮａＯＨなど）や、アミン系水溶液（ヒトラジン，エチレンジアミンなど）や、テトラメチルアンモニウム水溶液などのアルカリ性のエッチング液によるウェットエッチングなどによって行うことができる。
つぎに、異方性エッチングであるＲＩＥ５によりＶ字形の溝４内をさらにエッチングすることによりＶ字形の溝４を深い溝６とする。このときの溝４の底からのエッチング深さ（ａ）は２３μｍである（同図（ｃ））。
つぎに、ＣＤＥ７により溝６内壁全体を０．１μｍ程度等方性エッチングして底部のＶ字頂点の角を丸めて溝８を形成する（同図（ｄ））。また、図示しないが、１０００℃以上の高温で１００μｍ程度の熱酸化による犠牲酸化を行って角部を丸めても良い。従来に比べ、ＣＤＥのエッチング量または犠牲酸化の量を少なくしても大きな曲率半径の溝８を形成することができる。このようにして形成された溝８の開口部の幅は従来に比べ拡がりを抑えることが出来るため、溝の形状の抑制が容易にできる。
このようにしてトレンチを形成した後に、イオン注入法により溝８の壁面に沿って半導体基板１に不純物を所定量注入・ドライブしてオフセットドレイン層９を形成する。その後、トレンチとトレンチ内に埋める絶縁物との界面の特性の向上を目的として、熱酸化して溝８の壁面に酸化膜を１００ｎｍ程度成長させた後にＣＶＤによりＳｉＯ2 などの絶縁膜１０を埋込む（同図（ｅ））。
つぎに、ＣＤＥ７により溝６内壁全体を０．１μｍ程度等方性エッチングして底部のＶ字頂点の角を丸めて溝８を形成する（同図（ｄ））。また、図示しないが、１０００℃以上の高温で１００μｍ程度の熱酸化による犠牲酸化を行って角部を丸めても良い。従来に比べ、ＣＤＥのエッチング量または犠牲酸化の量を少なくしても大きな曲率半径の溝８を形成することができる。このようにして形成された溝８の開口部の幅は従来に比べ拡がりを抑えることが出来るため、溝の形状の抑制が容易にできる。
このようにしてトレンチを形成した後に、イオン注入法により溝８の壁面に沿って半導体基板１に不純物を所定量注入・ドライブしてオフセットドレイン層９を形成する。その後、トレンチとトレンチ内に埋める絶縁物との界面の特性の向上を目的として、熱酸化して溝８の壁面に酸化膜を１００ｎｍ程度成長させた後にＣＶＤによりＳｉＯ2 などの絶縁膜１０を埋込む（同図（ｅ））。
つぎに、ＣＭＰあるいはエッチバックにより半導体基板１の表面の不要な絶縁膜１０を除去する。その後、ウェル領域１１、ベース領域１２、ソース領域１３、ドレイン領域１４、ゲート絶縁膜１５、ゲート電極１６、層間絶縁膜１７、アルミニウムなどでフィールドプレートを含むソース電極１８およびドレイン電極１９などを形成してトレンチ高耐圧横型ＭＯＳＦＥＴが完成する（同図（ｆ）））。
このようにして得られたトレンチ高耐圧横型ＭＯＳＦＥＴは、リーク電流は従来の製造方法で製造したトレンチ高耐圧横型ＭＯＳＦＥＴと比べて、１桁以上小さく、信頼性を向上させることができる。
このようにして得られたトレンチ高耐圧横型ＭＯＳＦＥＴは、リーク電流は従来の製造方法で製造したトレンチ高耐圧横型ＭＯＳＦＥＴと比べて、１桁以上小さく、信頼性を向上させることができる。
図２は、この発明の第２実施例の半導体装置の製造方法であり、同図（ａ）から同図（ｈ）は工程順に示した要部製造工程図である。
表面が（１００）面である半導体基板１（シリコンウェハ）を熱酸化して表面にＳｉＯ2 膜を成長させた後にフォトリソグラフィ技術によりパターニングを行い、溝４（トレンチ）を掘る領域の上部を開口したＳｉＯ2 膜のマスク２を形成する。このときの開口部の幅２０は８μｍである（同図（ａ））。
つぎに、水酸化カリウム水溶液によって異方性エッチングであるウェットエッチング（ＫＯＨエッチング３）を行うと、（１００）面と５４．７４°をなす（１１１）面と（１１１）面からなるＶ字形の溝４が形成される。これは、前記したように、シリコンのＫＯＨエッチング３では結晶方位によってエッチングレートが異なり、エッチレートの遅い最稠密面である（１１１）面が表面に露出するためである。この溝４の深さは、開口部のシリコンがエッチングされ、（１１１）面が互いに交わる終端点（Ｖ字の頂点）でエッチングが止まるため、（１００）面上のＳｉＯ2 膜マスクの開口部の幅２０により制御できる。幅２０が広ければ深さが深くなる（同図（ｂ））。
表面が（１００）面である半導体基板１（シリコンウェハ）を熱酸化して表面にＳｉＯ2 膜を成長させた後にフォトリソグラフィ技術によりパターニングを行い、溝４（トレンチ）を掘る領域の上部を開口したＳｉＯ2 膜のマスク２を形成する。このときの開口部の幅２０は８μｍである（同図（ａ））。
つぎに、水酸化カリウム水溶液によって異方性エッチングであるウェットエッチング（ＫＯＨエッチング３）を行うと、（１００）面と５４．７４°をなす（１１１）面と（１１１）面からなるＶ字形の溝４が形成される。これは、前記したように、シリコンのＫＯＨエッチング３では結晶方位によってエッチングレートが異なり、エッチレートの遅い最稠密面である（１１１）面が表面に露出するためである。この溝４の深さは、開口部のシリコンがエッチングされ、（１１１）面が互いに交わる終端点（Ｖ字の頂点）でエッチングが止まるため、（１００）面上のＳｉＯ2 膜マスクの開口部の幅２０により制御できる。幅２０が広ければ深さが深くなる（同図（ｂ））。
つぎに、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）などの塗布膜２１を半導体基板１表面に塗布する。塗布する際に、塗布膜２１の厚はＶ字トレンチを全て充填しない膜厚とし、例えば、Ｖ字溝の３分の１程度が埋まる膜厚とする（同図（ｃ））。
つぎに、希フッ酸（希ＨＦ溶液）によりＶ字の底部以外のＳＯＧ膜を除去して、Ｖ字の底部のみにＳＯＧ膜２１を残す（同図（ｄ）））。
つぎに、ＲＩＥ５によりＶ字形の溝４内をさらにエッチングすることによりＶ字の溝４を全体的に深い溝２２とする。このときの溝４の底部からのエッチング深さ（ｂ）は２３μｍである。また、ＳＯＧのような膜密度が低い塗布膜２１は熱酸化で形成されたマスク２を形成する熱酸化膜よりもエッチングレートが早くなる。すなわち、ＲＩＥ５では半導体基板１であるＳｉとマスク２である熱酸化膜のエッチング選択比（３桁以上）は高く、半導体基板１であるＳｉとＳＯＧ膜２１とのエッチング選択比（１桁程度）は低くなる。従って、Ｓｉのエッチング進行中にＳＯＧ膜２１もＳｉよりは遅い速度で徐々にエッチングされていく。ＳＯＧ膜２１が薄い部分では早くＳＯＧ膜２１が除去されるがＳＯＧ膜２１が厚いＶ字の溝４の頂点にいくに従って、ＳＯＧ膜２１が無くなるまでに時間がかかる。この結果、ＳＯＧ膜２１の膜厚が薄い部分は半導体基板１のエッチング量が多くなり、ＳＯＧ膜２１の厚さが厚い部分では半導体基板１のエッチング量が抑えられることとなる。この結果、Ｖ字の溝４の頂点の角度が緩和された形状の溝２３となる（同図（ｅ））。
つぎに、希フッ酸（希ＨＦ溶液）によりＶ字の底部以外のＳＯＧ膜を除去して、Ｖ字の底部のみにＳＯＧ膜２１を残す（同図（ｄ）））。
つぎに、ＲＩＥ５によりＶ字形の溝４内をさらにエッチングすることによりＶ字の溝４を全体的に深い溝２２とする。このときの溝４の底部からのエッチング深さ（ｂ）は２３μｍである。また、ＳＯＧのような膜密度が低い塗布膜２１は熱酸化で形成されたマスク２を形成する熱酸化膜よりもエッチングレートが早くなる。すなわち、ＲＩＥ５では半導体基板１であるＳｉとマスク２である熱酸化膜のエッチング選択比（３桁以上）は高く、半導体基板１であるＳｉとＳＯＧ膜２１とのエッチング選択比（１桁程度）は低くなる。従って、Ｓｉのエッチング進行中にＳＯＧ膜２１もＳｉよりは遅い速度で徐々にエッチングされていく。ＳＯＧ膜２１が薄い部分では早くＳＯＧ膜２１が除去されるがＳＯＧ膜２１が厚いＶ字の溝４の頂点にいくに従って、ＳＯＧ膜２１が無くなるまでに時間がかかる。この結果、ＳＯＧ膜２１の膜厚が薄い部分は半導体基板１のエッチング量が多くなり、ＳＯＧ膜２１の厚さが厚い部分では半導体基板１のエッチング量が抑えられることとなる。この結果、Ｖ字の溝４の頂点の角度が緩和された形状の溝２３となる（同図（ｅ））。
つぎに、この工程だけでは局部的に丸みが不十分なために、ＣＤＥにより半導体基板１の表面を０．１μｍ程度エッチングして表面を滑らかにして溝２３を形成する。或いは１０００℃以上の高温で１００ｎｍ程度の犠牲酸化を行なうことによってエッチングダメージ層を除去しても良い（同図（ｆ））。尚、形成された溝２３の開口部の幅は殆ど広がらないため、溝の形状制御が容易にできる。
このようにして溝２３を形成した後に、イオン注入法により溝２３の壁面に沿って半導体基板１に不純物を所定量注入・ドライブしてオフセットドレイン層９を形成する。その後、熱酸化して溝２３の壁面に酸化膜を１００ｎｍ程度成長させた後にＣＶＤによりＳｉＯ2 などの絶縁膜１０を埋込む（同図（ｇ））。
以降の工程は実施例１と共通のため省略するが、最終的に同図（ｈ）のようなトレンチ高耐圧横型ＭＯＳＦＥＴが得られる。
このようにして溝２３を形成した後に、イオン注入法により溝２３の壁面に沿って半導体基板１に不純物を所定量注入・ドライブしてオフセットドレイン層９を形成する。その後、熱酸化して溝２３の壁面に酸化膜を１００ｎｍ程度成長させた後にＣＶＤによりＳｉＯ2 などの絶縁膜１０を埋込む（同図（ｇ））。
以降の工程は実施例１と共通のため省略するが、最終的に同図（ｈ）のようなトレンチ高耐圧横型ＭＯＳＦＥＴが得られる。
本実施例においても、従来の方法で製造されたＭＯＳＦＥＴに比べ、リーク電流が小さいＭＯＳＦＥＴを製造できる。
図３は、この発明の第２実施例の半導体装置の要部横断面図であり、図１（ｆ）の半導体基板の表面で切断したときの横断面図である。
図４は、この発明の第３実施例の半導体装置の溝を形成する際のマスク平面図である。 図３のように、溝８のＸ方向の幅が数μｍあり、溝８のＭＯＳＦＥＴのチャネル幅方向（Ｙ方向）に細長い場合は、溝８内に絶縁膜を埋め込む際に、非常に時間を要する。
本実施例では、実施例１でのマスク２を図４記載のマスク３１のようなパターンとして複数の溝３３を実施例１と同様に形成する。溝の間隔は、後に熱酸化により酸化物とするので３μｍ以下が望ましい。複数の溝３３を形成した後、イオン注入法により溝３３の長手方向の壁面に沿って不純物を所定量注入・ドライブしてオフセットドレイン層９を溝３３の長手方向に形成する。それぞれの溝３３からドライブしたオフセットドレイン層は互いに離れて形成しても、互いに接続されて形成してもよい。さらに熱酸化により溝３３に隣接する半導体基板１を酸化し、溝３３の間の半導体基板１を酸化物にする。その後、例えば、ＣＶＤによりＳｉＯ2 を堆積することにより溝３３を埋める。
図４は、この発明の第３実施例の半導体装置の溝を形成する際のマスク平面図である。 図３のように、溝８のＸ方向の幅が数μｍあり、溝８のＭＯＳＦＥＴのチャネル幅方向（Ｙ方向）に細長い場合は、溝８内に絶縁膜を埋め込む際に、非常に時間を要する。
本実施例では、実施例１でのマスク２を図４記載のマスク３１のようなパターンとして複数の溝３３を実施例１と同様に形成する。溝の間隔は、後に熱酸化により酸化物とするので３μｍ以下が望ましい。複数の溝３３を形成した後、イオン注入法により溝３３の長手方向の壁面に沿って不純物を所定量注入・ドライブしてオフセットドレイン層９を溝３３の長手方向に形成する。それぞれの溝３３からドライブしたオフセットドレイン層は互いに離れて形成しても、互いに接続されて形成してもよい。さらに熱酸化により溝３３に隣接する半導体基板１を酸化し、溝３３の間の半導体基板１を酸化物にする。その後、例えば、ＣＶＤによりＳｉＯ2 を堆積することにより溝３３を埋める。
このように形成すると、溝に絶縁膜を埋める際、一つ一つの溝の幅が狭いために短時間で埋めることができる。
この発明のトレンチ（溝）形成方法は、トレンチ高耐圧横型ＭＯＳＦＥＴのトレンチの形成の他に、トレンチの壁面に沿うように形成したオフセットドレイン（オフセットコレクタ）層を有するトレンチ高耐圧横型ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）やトレンチゲート構造を有するＭＯＳトランジスタなどのトレンチ形成方法として利用できる。
１ 半導体基板
２ マスク
３ ＫＯＨエッチング
４ 溝（ＫＯＨ後）
５ ＲＩＥ
６ 溝（ＲＩＥ後）
７ ＣＤＥ
８ 溝（ＣＤＥ後）
９ オフセットドレイン層
１０ 絶縁膜
１１ ウェル領域
１２ ベース領域
１３ ソース領域
１４ ドレイン領域
１５ ゲート絶縁膜
１６ ゲート電極
１７ 層間絶縁膜
１８ ソース電極
１９ ドレイン電極
２０ 開口部の幅
２１ ＳＯＧ膜
２２ 溝（ＲＩＥ後）
２３ 溝（ＣＤＥ後）
２ マスク
３ ＫＯＨエッチング
４ 溝（ＫＯＨ後）
５ ＲＩＥ
６ 溝（ＲＩＥ後）
７ ＣＤＥ
８ 溝（ＣＤＥ後）
９ オフセットドレイン層
１０ 絶縁膜
１１ ウェル領域
１２ ベース領域
１３ ソース領域
１４ ドレイン領域
１５ ゲート絶縁膜
１６ ゲート電極
１７ 層間絶縁膜
１８ ソース電極
１９ ドレイン電極
２０ 開口部の幅
２１ ＳＯＧ膜
２２ 溝（ＲＩＥ後）
２３ 溝（ＣＤＥ後）
Claims (10)
- 半導体基板の表面層に形成した溝と、該溝の壁面に沿うように形成した拡散層を有する半導体装置の製造方法において、
前記溝を形成する箇所を開口したマスクを前記半導体基板の表面に形成する工程と、
該マスクで前記半導体基板に第１の異方性エッチングによりＶ字形の第１の溝を形成する工程と、
前記マスクで該第１の溝を第２の異方性エッチングにより垂直方向に深い第２の溝を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記第２の溝を形成する工程に続いて、前記マスクで等方性エッチングにより前記第２の溝の角部を丸める工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記第２の溝を形成する工程に続いて、第２の溝の表面に１０００℃以上で犠牲酸化膜を形成し、該犠牲酸化膜を除去し、前記第２の溝の角部を丸める工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。
- 半導体基板の表面層に形成した溝と、該溝の壁面に沿うように形成した拡散層を有する半導体装置の製造方法において、
前記溝を形成する箇所を開口したマスクを前記半導体基板の表面に形成する工程と、
該マスクで前記半導体基板に第１の異方性エッチングによりＶ字形の第１の溝を形成する工程と、
該第１の溝の底部に塗布膜を形成する工程と、
前記マスクで第２の異方性エッチングにより垂直方向に深い第２の溝を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記第２の溝を形成する工程に続いて、前記マスクで等方性エッチングにより前記第２の溝の角部を丸める工程を有することを特徴とする請求項４に記載の半導体装置の製造方法。
- 前記の工程に続いて、第２の溝の表面に１０００℃以上で犠牲酸化膜を形成し、該犠牲酸化膜層を除去し、前記第２の溝の角部を丸める工程を有することを特徴とする請求項４に記載の半導体装置の製造方法。
- 半導体基板の表面層に形成した溝と、該溝の壁面に沿うように形成した拡散層を有し、前記拡散層内を主電流が流れる半導体装置において、
前記溝を形成する箇所を開口したマスクを前記半導体基板の表面に形成する工程と、
該マスクで前記半導体基板に第１の異方性エッチングによりＶ字形の第１の溝を形成する工程と、
前記マスクで該第１の溝を第２の異方性エッチングにより垂直方向に深い第２の溝を形成する工程と、
前記第２の溝の角部を丸める工程と、
前記拡散層を形成する工程と、
前記第２の溝を絶縁膜で埋める工程と、
を含むことを特徴とする半導体装置の製造方法。 - 半導体基板の表面層に形成した溝と、該溝の壁面に沿うように形成した拡散層を有し、前記拡散層内を主電流が流れる半導体装置において、
前記溝を形成する箇所を開口したマスクを前記半導体基板の表面に形成する工程と、
該マスクで前記半導体基板に第１の異方性エッチングによりＶ字形の第１の溝を形成する工程と、
該第１の溝の底部に塗布膜を形成する工程と、
前記マスクで該第１の溝を第２の異方性エッチングにより垂直方向に深い第２の溝を形成する工程と、
前記第２の溝の角部を丸める工程と、
前記拡散層を形成する工程と、
前記第２の溝を絶縁膜で埋める工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記第１の溝を形成する工程は、主電流が流れる方法に平行に複数個形成し、
前記拡散層を形成する工程の後または同時に前記半導体基板を熱酸化し、前記第２の溝に隣接する半導体基板を酸化する工程を有することを特徴とする請求項７または８に記載の半導体装置の製造方法。 - 前記塗布膜は、エッチングレートが前記半導体基板より遅く前記マスクより早い材料からなることを特徴とする請求項３または８に記載の半導体装置の製造方法。
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