JP2005303253A - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 91
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 75
- 239000000758 substrate Substances 0.000 claims abstract description 76
- 238000000034 method Methods 0.000 claims abstract description 53
- 238000000151 deposition Methods 0.000 claims abstract description 50
- 238000005530 etching Methods 0.000 claims abstract description 27
- 230000008021 deposition Effects 0.000 claims description 36
- 239000012535 impurity Substances 0.000 claims description 33
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 28
- 229920005591 polysilicon Polymers 0.000 claims description 28
- 238000005468 ion implantation Methods 0.000 claims description 21
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 15
- 239000012212 insulator Substances 0.000 claims description 11
- 230000001590 oxidative effect Effects 0.000 claims description 9
- 239000000463 material Substances 0.000 claims description 7
- 239000002344 surface layer Substances 0.000 claims description 4
- 230000008602 contraction Effects 0.000 claims description 2
- 238000010438 heat treatment Methods 0.000 claims description 2
- 238000005137 deposition process Methods 0.000 abstract 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 44
- 229910052710 silicon Inorganic materials 0.000 description 44
- 239000010703 silicon Substances 0.000 description 44
- 238000010586 diagram Methods 0.000 description 17
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 16
- 230000003647 oxidation Effects 0.000 description 11
- 238000007254 oxidation reaction Methods 0.000 description 11
- 238000001020 plasma etching Methods 0.000 description 11
- 230000015572 biosynthetic process Effects 0.000 description 9
- 238000011049 filling Methods 0.000 description 9
- 239000007789 gas Substances 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 235000012431 wafers Nutrition 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 239000012298 atmosphere Substances 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 239000007790 solid phase Substances 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 229910021418 black silicon Inorganic materials 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 239000012808 vapor phase Substances 0.000 description 2
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- SWXQKHHHCFXQJF-UHFFFAOYSA-N azane;hydrogen peroxide Chemical compound [NH4+].[O-]O SWXQKHHHCFXQJF-UHFFFAOYSA-N 0.000 description 1
- 239000007795 chemical reaction product Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000009616 inductively coupled plasma Methods 0.000 description 1
- 229920000592 inorganic polymer Polymers 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 229920001709 polysilazane Polymers 0.000 description 1
- 239000002244 precipitate Substances 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
- H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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Abstract
【課題】 半導体基板と絶縁領域との熱膨張係数差による応力の発生が抑制され、また歩留まりよく製造できる半導体装置の製造方法を提供する。
【解決手段】 半導体基板１に、第１のトレンチ１０４，１０５を形成する第１のエッチング工程と、第１のトレンチ１０４，１０５を絶縁膜１０８で埋め込む第１の堆積工程と、第２のトレンチ１１０を形成する第２のエッチング工程と、第２のトレンチ１１０を埋めきらない膜厚で絶縁膜を堆積する第２の堆積工程と、第２のトレンチをフィールドプレートで埋め込む第３の堆積工程とを備える。
【選択図】 図４
【解決手段】 半導体基板１に、第１のトレンチ１０４，１０５を形成する第１のエッチング工程と、第１のトレンチ１０４，１０５を絶縁膜１０８で埋め込む第１の堆積工程と、第２のトレンチ１１０を形成する第２のエッチング工程と、第２のトレンチ１１０を埋めきらない膜厚で絶縁膜を堆積する第２の堆積工程と、第２のトレンチをフィールドプレートで埋め込む第３の堆積工程とを備える。
【選択図】 図４
Description
本発明は、本発明は、半導体基板にトレンチを形成するプロセス全般に使用されるが、特にパワーＩＣなどに使用される高耐圧ＭＯＳＦＥＴの製造方法に関する。
従来、トレンチ技術はＤＲＡＭなどのキャパシタンスを作成する技術と素子分離のＳＯＩ技術、またディスクリートＭＯＳＦＥＴのトレンチゲート技術が先行しており、さまざまな方式が検討されてきているが、パワーＩＣに使用される横型高耐圧ＭＯＳＦＥＴへの応用技術も近年提案が盛んである。例えばトレンチ表面にオフセットドレイン領域を形成する横型高耐圧ＭＯＳＦＥＴでは、半導体基板に数μｍ以上の幅の広いトレンチを形成し、そのトレンチの表面にオフセットドレイン領域を形成するといったプロセスが提案されている（特許文献１参照）。
その中において、絶縁膜でトレンチを充填する工程があるが、従来技術では幅の広くて深いトレンチを一度に反応性イオンエッチングにより形成した後にオフセットドレイン領域を形成し、該トレンチをＣＶＤ法などにより絶縁膜で埋め込む方法や、トレンチを所定間隔毎に形成し、そのトレンチ間に残った半導体基板を酸化した後、トレンチをＣＶＤ法などにより絶縁膜で埋め込む方法が取られていた。
その中において、絶縁膜でトレンチを充填する工程があるが、従来技術では幅の広くて深いトレンチを一度に反応性イオンエッチングにより形成した後にオフセットドレイン領域を形成し、該トレンチをＣＶＤ法などにより絶縁膜で埋め込む方法や、トレンチを所定間隔毎に形成し、そのトレンチ間に残った半導体基板を酸化した後、トレンチをＣＶＤ法などにより絶縁膜で埋め込む方法が取られていた。
また、絶縁膜で埋め込んだ後、フォトリソグラフィ技術によりフィールドプレート電極をトレンチ内に配置すべく、酸化膜で充填されたトレンチ内にさらにトレンチを形成し、フィールドプレート電極をＣＶＤ法によりトレンチ内に充填していた（特許文献２［００３３］、［００３４］参照）。
特開２００３−３７２６７号公報
特開２００３−３１８０４号公報
上記のような幅の広いトレンチの形成、オフセットドレイン領域の形成、さらにトレンチ内部に絶縁膜を埋め込む技術に関して、以下に述べるような課題がある。
まず、半導体基板としてシリコン基板を用いた場合、幅の広いトレンチを掘る技術については一度に大面積をエッチングすることになるためにブラックシリコンと呼ばれるトレンチ内部のシリコンエッチング残りの発生が問題となる。ブラックシリコンとは、シリコンのエッチングにより発生した反応生成物であるＳｉＯなどが被エッチング面に堆積し、それがマスクとして作用することによってＳｉＯの下のシリコンがエッチングされずにエッチングが進み、結果としてトレンチ内にシリコンが柱状に残る状態である。
また、トレンチ内部を酸化膜などの絶縁膜で埋め込む技術については、減圧ＣＶＤ法を用いた場合には少なくともトレンチ幅の半分以上の膜厚を堆積しなければならない。例えばトレンチ幅及びトレンチの深さが２０μｍの場合には１０μｍもの厚い膜を形成しなければならず、非常に時間のかかる膜形成工程となるためにスループットの点で問題がありコストアップになる。
まず、半導体基板としてシリコン基板を用いた場合、幅の広いトレンチを掘る技術については一度に大面積をエッチングすることになるためにブラックシリコンと呼ばれるトレンチ内部のシリコンエッチング残りの発生が問題となる。ブラックシリコンとは、シリコンのエッチングにより発生した反応生成物であるＳｉＯなどが被エッチング面に堆積し、それがマスクとして作用することによってＳｉＯの下のシリコンがエッチングされずにエッチングが進み、結果としてトレンチ内にシリコンが柱状に残る状態である。
また、トレンチ内部を酸化膜などの絶縁膜で埋め込む技術については、減圧ＣＶＤ法を用いた場合には少なくともトレンチ幅の半分以上の膜厚を堆積しなければならない。例えばトレンチ幅及びトレンチの深さが２０μｍの場合には１０μｍもの厚い膜を形成しなければならず、非常に時間のかかる膜形成工程となるためにスループットの点で問題がありコストアップになる。
また、トレンチを所定間隔毎に形成し、そのトレンチ間に残った半導体基板を全て酸化した後、トレンチをＣＶＤ法などにより絶縁膜で埋め込む方法では、ウェハ内またはウェハ間で、トレンチ間に残った半導体基板の幅のバラツキが生じ、酸化されずに半導体基板が残ってしまう場合や、酸化されすぎて、製造途中でゆがみが生じる場合などの問題が生じ、歩留りが低下する。さらに、トレンチ間に残った半導体基板の幅が広い場合は、これを熱酸化する工程は、非常に時間の掛かる工程となり、スループットの点で問題がありコストアップになる。また、半導体基板を熱酸化した際に、熱酸化膜と下地の半導体基板との熱膨張係数差から応力が発生してウェハの反りや基板への結晶欠陥の原因となる。また、オフセットドレイン領域の形成を、リン等の酸化膜内よりも半導体基板内の方が拡散速度が速い元素を用いて、イオン注入の代わりに固相拡散、気相拡散およびエピタキシャル成長法を用いて行おうとすると、トレンチ間に残った半導体基板の側面に供給された、半導体領域内の不純物が、熱酸化時に半導体基板側に析出して局所的に高濃度領域を形成することがあるため、イオン注入法以外の方法を用いてオフセットドレイン領域を形成することができない。
本願発明は、上記問題点に鑑みてなされたものであって、半導体基板と絶縁領域との熱膨張係数差による応力の発生が抑制され、また歩留まりよく製造できる半導体装置の製造方法を提供することにある。
本発明は、半導体基板表面に形成したトレンチに絶縁膜が堆積された構造を有する半導体装置の製造方法において、
複数の第１のトレンチを隣接して形成する第１のエッチング工程と、前記第１のトレンチに絶縁膜を堆積する第１の堆積工程と、該第１の堆積工程の後に、前記第１のトレンチの間の前記半導体基板に第２のトレンチを形成する第２のエッチング工程と、前記第２のトレンチに絶縁膜を堆積する第２の堆積工程と、前記第１のトレンチまたは前記第２のトレンチの表面に不純物を供給する工程と、を備えたこととする。
または、第１導電型半導体基板の表面層に互いに平行に形成された第２導電型のソース領域と第２導電型のドレイン領域を有し、かつ前記ドレイン領域と前記ソース領域との間に形成したトレンチ表面に第２導電型オフセットドレイン領域を備えた半導体装置の製造方法において、
前記半導体領域に、前記ソース領域および前記ドレイン領域の前記平行な方向の長さが、前記ソース領域と前記ドレイン領域を横切る方向の長さよりも小さい複数の第１のトレンチを前記平行な方向に隣接して形成する第１のエッチング工程と、前記第１のトレンチに絶縁膜を堆積する第１の堆積工程と、該第１の堆積工程の後に、前記第１のトレンチの間の前記半導体基板に第２のトレンチを形成する第２のエッチング工程と、前記第２のトレンチに絶縁膜を堆積する第２の堆積工程と、前記第１トレンチまたは前記第２のトレンチの表面に不純物を供給する工程と、とを備えたこととする。
複数の第１のトレンチを隣接して形成する第１のエッチング工程と、前記第１のトレンチに絶縁膜を堆積する第１の堆積工程と、該第１の堆積工程の後に、前記第１のトレンチの間の前記半導体基板に第２のトレンチを形成する第２のエッチング工程と、前記第２のトレンチに絶縁膜を堆積する第２の堆積工程と、前記第１のトレンチまたは前記第２のトレンチの表面に不純物を供給する工程と、を備えたこととする。
または、第１導電型半導体基板の表面層に互いに平行に形成された第２導電型のソース領域と第２導電型のドレイン領域を有し、かつ前記ドレイン領域と前記ソース領域との間に形成したトレンチ表面に第２導電型オフセットドレイン領域を備えた半導体装置の製造方法において、
前記半導体領域に、前記ソース領域および前記ドレイン領域の前記平行な方向の長さが、前記ソース領域と前記ドレイン領域を横切る方向の長さよりも小さい複数の第１のトレンチを前記平行な方向に隣接して形成する第１のエッチング工程と、前記第１のトレンチに絶縁膜を堆積する第１の堆積工程と、該第１の堆積工程の後に、前記第１のトレンチの間の前記半導体基板に第２のトレンチを形成する第２のエッチング工程と、前記第２のトレンチに絶縁膜を堆積する第２の堆積工程と、前記第１トレンチまたは前記第２のトレンチの表面に不純物を供給する工程と、とを備えたこととする。
または、第１導電型半導体基板の表面層に互いに平行に形成された第２導電型のソース領域と第２導電型のドレイン領域を有し、かつ前記ドレイン領域と前記ソース領域との間に形成したトレンチ表面に第２導電型オフセットドレイン領域を有し、前記トレンチに絶縁膜が堆積され、その絶縁膜内に前記トレンチの側面および底面から離れて設けられたフィールドプレートが配置された半導体装置の製造方法において、
前記ソース領域と前記ドレイン領域を横切る方向に複数の第１のトレンチを隣接して形成する第１のエッチング工程と、前記オフセットドレイン領域を形成するための不純物を第１のトレンチ表面に供給する工程と、前記第１のトレンチに絶縁膜を堆積する第１の堆積工程と、該第１の堆積工程の後に、前記第１のトレンチの間の前記半導体基板に第２のトレンチを形成する第２のエッチング工程と、前記第２のトレンチ内に第２のトレンチを埋めきらない膜厚で絶縁膜を堆積する第２の堆積工程と、該第２の堆積工程の後に続いて前記第２のトレンチを前記フィールドプレートを構成する材料で埋め込む第３の堆積工程とを、備えたこととする。
前記ソース領域と前記ドレイン領域を横切る方向に複数の第１のトレンチを隣接して形成する第１のエッチング工程と、前記オフセットドレイン領域を形成するための不純物を第１のトレンチ表面に供給する工程と、前記第１のトレンチに絶縁膜を堆積する第１の堆積工程と、該第１の堆積工程の後に、前記第１のトレンチの間の前記半導体基板に第２のトレンチを形成する第２のエッチング工程と、前記第２のトレンチ内に第２のトレンチを埋めきらない膜厚で絶縁膜を堆積する第２の堆積工程と、該第２の堆積工程の後に続いて前記第２のトレンチを前記フィールドプレートを構成する材料で埋め込む第３の堆積工程とを、備えたこととする。
前記第１の堆積工程の前に、前記半導体基板を熱酸化し第１のトレンチの表面に熱酸化膜を形成する工程を備えたこととする。
前記第２の堆積工程の前に、前記半導体基板を熱酸化し前記第２のトレンチの表面に熱酸化膜を形成する工程を備えたこととする。
前記第１の堆積工程で堆積される絶縁膜が第１の絶縁膜からなり、前記第２の堆積工程で堆積される絶縁膜が第２の絶縁膜からなり、第１の絶縁膜と第２の絶縁膜とは材料が異なることとする。
前記第１の絶縁物と前記第２の絶縁物は、一方が前記半導体基板に対して引っ張り応力を発生するものであり、他方が前記半導体基板に対して圧縮応力を発生するものであることとする。
前記第２の堆積工程の前に、前記半導体基板を熱酸化し前記第２のトレンチの表面に熱酸化膜を形成する工程を備えたこととする。
前記第１の堆積工程で堆積される絶縁膜が第１の絶縁膜からなり、前記第２の堆積工程で堆積される絶縁膜が第２の絶縁膜からなり、第１の絶縁膜と第２の絶縁膜とは材料が異なることとする。
前記第１の絶縁物と前記第２の絶縁物は、一方が前記半導体基板に対して引っ張り応力を発生するものであり、他方が前記半導体基板に対して圧縮応力を発生するものであることとする。
前記第１の絶縁物と前記第２の絶縁物は、一方が前記半導体基板より大きい熱膨張係数を有するもしくは熱収縮性を有するものであり、他方が前記半導体基板より小さな熱膨張係数を有するものであることとする。
前記第３の堆積工程では減圧ＣＶＤ法により不純物をドープしないポリシリコン膜を堆積することとする。
前記第３の堆積工程において堆積したポリシリコン膜の上面よりイオン注入により不純物を注入し熱処理することで該ポリシリコン膜内に不純物を拡散させる工程を備えたこととする。
前記第２のエッチング工程は、前記第１の堆積工程で堆積された絶縁膜をマスクとして行うこととする。
前記第３の堆積工程では減圧ＣＶＤ法により不純物をドープしないポリシリコン膜を堆積することとする。
前記第３の堆積工程において堆積したポリシリコン膜の上面よりイオン注入により不純物を注入し熱処理することで該ポリシリコン膜内に不純物を拡散させる工程を備えたこととする。
前記第２のエッチング工程は、前記第１の堆積工程で堆積された絶縁膜をマスクとして行うこととする。
本発明によれば、トレンチ間に残った半導体基板を全て酸化する工程がないため、歩留りが向上した製造方法を提供できる。また、トレンチ内にフィールドプレートを形成するものにおいては、トレンチ内を全て絶縁膜で充填した状態にはならないため、半導体基板との熱膨張係数差による応力の発生が抑制され、これによるウェハの反り・結晶欠陥の導入などといった諸問題を回避できた製造方法を提供できる。
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。
実施の形態１
本実施の形態では、シリコン半導体基板を用いた横型トレンチＭＯＳＦＥＴの製造方法を示し、深さが２５μｍであり、底辺がおおよそ９μｍである絶縁領域に沿ってｎ−オフセットドレイン領域を形成する場合を例にして説明する。シリコン半導体基板以外であってももちろん構わない。
図１は、本発明に係る半導体装置の製造方法において、形成される横型トレンチＭＯＳＦＥＴの要部構成図であり、（ａ）は、断面図、（ｂ）は、平面図である。
図１（ａ）の横型トレンチＭＯＳＦＥＴは、ｐ＋半導体基板１に形成されたトレンチ８に絶縁領域５が形成され、この絶縁領域５を挟んで、一方にｎ＋ドレイン領域３、他方にｎ＋ソース領域７が形成されている。ｎ＋ソース領域７は、ｐ＋ウェル領域２内に形成されたｐ＋ベース領域６内に形成されている。ｐ＋ウェル領域２はベース抵抗を下げる働きがある。絶縁領域５の周囲には、ｎ＋ドレイン領域３と接触するｎ−オフセットドレイン領域４が形成されている。ｎ−オフセットドレイン領域４とｎ＋ソース領域７の間のｐ＋ベース領域６の表面には、ゲート絶縁膜９を介してゲート電極１０が形成されている。ゲート電極１０の上には、層間絶縁膜１１を介してｎ＋ソース領域７と接触するソース電極１２が延長されて配置され、絶縁領域５内に形成されるフィールドプレート１４と接続されている。ｎ＋ドレイン領域３上には、ドレイン電極１３が形成されている。層間絶縁膜１１、ソース電極１２およびドレイン電極１３の上には、パッシベーッション膜１５が形成され、モールド樹脂１６で封止されている。
実施の形態１
本実施の形態では、シリコン半導体基板を用いた横型トレンチＭＯＳＦＥＴの製造方法を示し、深さが２５μｍであり、底辺がおおよそ９μｍである絶縁領域に沿ってｎ−オフセットドレイン領域を形成する場合を例にして説明する。シリコン半導体基板以外であってももちろん構わない。
図１は、本発明に係る半導体装置の製造方法において、形成される横型トレンチＭＯＳＦＥＴの要部構成図であり、（ａ）は、断面図、（ｂ）は、平面図である。
図１（ａ）の横型トレンチＭＯＳＦＥＴは、ｐ＋半導体基板１に形成されたトレンチ８に絶縁領域５が形成され、この絶縁領域５を挟んで、一方にｎ＋ドレイン領域３、他方にｎ＋ソース領域７が形成されている。ｎ＋ソース領域７は、ｐ＋ウェル領域２内に形成されたｐ＋ベース領域６内に形成されている。ｐ＋ウェル領域２はベース抵抗を下げる働きがある。絶縁領域５の周囲には、ｎ＋ドレイン領域３と接触するｎ−オフセットドレイン領域４が形成されている。ｎ−オフセットドレイン領域４とｎ＋ソース領域７の間のｐ＋ベース領域６の表面には、ゲート絶縁膜９を介してゲート電極１０が形成されている。ゲート電極１０の上には、層間絶縁膜１１を介してｎ＋ソース領域７と接触するソース電極１２が延長されて配置され、絶縁領域５内に形成されるフィールドプレート１４と接続されている。ｎ＋ドレイン領域３上には、ドレイン電極１３が形成されている。層間絶縁膜１１、ソース電極１２およびドレイン電極１３の上には、パッシベーッション膜１５が形成され、モールド樹脂１６で封止されている。
図１（ｂ）に示すように、フィールドプレート１４は、ｎ＋ドレイン領域３とｎ＋ソース領域７とに平行に形成される。
図２〜図６は、本実施の形態についての製造工程を示す図であり、各工程における横型トレンチＭＯＳＦＥＴの要部断面図を示す。
ｐ＋ウェル領域２をイオン注入法により形成した後に、基板１の表面に３０ｎｍの熱酸化膜１０１を形成し、その後シリコン窒化膜１０２を減圧ＣＶＤ法によって１００ｎｍ堆積し、さらに酸化膜１０３を減圧ＣＶＤ法により、１μｍ堆積する（図２（ａ））。次いで、フォトレジストマスク（図示せず）を用いて、ｎ−オフセットドレイン領域４を形成する領域上で第１のトレンチ１０４，１０５を掘る領域のみ、酸化膜１０３、窒化膜１０２及び酸化膜１０１を選択的に除去する。反応性イオンエッチングにより酸化膜１０３をマスクとして基板１のエッチングを行い、第１のトレンチ１０４，１０５を、ここでは２５μｍの深さで形成する。このとき、第１のトレンチ１０４のマスク開口幅は２μｍとし、第１のトレンチ１０５のマスク開口幅は３μｍとする。第１のトレンチ１０４と第１のトレンチ１０５との間のシリコン１０７のマスク幅は３μｍとする。これらのマスク幅は、後に形成するフィールドプレート１４の形成位置を考慮して形成する（図２（ｂ））。
図２〜図６は、本実施の形態についての製造工程を示す図であり、各工程における横型トレンチＭＯＳＦＥＴの要部断面図を示す。
ｐ＋ウェル領域２をイオン注入法により形成した後に、基板１の表面に３０ｎｍの熱酸化膜１０１を形成し、その後シリコン窒化膜１０２を減圧ＣＶＤ法によって１００ｎｍ堆積し、さらに酸化膜１０３を減圧ＣＶＤ法により、１μｍ堆積する（図２（ａ））。次いで、フォトレジストマスク（図示せず）を用いて、ｎ−オフセットドレイン領域４を形成する領域上で第１のトレンチ１０４，１０５を掘る領域のみ、酸化膜１０３、窒化膜１０２及び酸化膜１０１を選択的に除去する。反応性イオンエッチングにより酸化膜１０３をマスクとして基板１のエッチングを行い、第１のトレンチ１０４，１０５を、ここでは２５μｍの深さで形成する。このとき、第１のトレンチ１０４のマスク開口幅は２μｍとし、第１のトレンチ１０５のマスク開口幅は３μｍとする。第１のトレンチ１０４と第１のトレンチ１０５との間のシリコン１０７のマスク幅は３μｍとする。これらのマスク幅は、後に形成するフィールドプレート１４の形成位置を考慮して形成する（図２（ｂ））。
次に、減圧ＣＶＤ法により低濃度のドープトポリシリコン膜を薄く基板１の表面に堆積させる。ドープトポリシリコン膜の不純物濃度は１×１０17ｃｍ-3で膜厚は５０ｎｍである。その後、１１００℃以上の高温雰囲気でドライブしポリシリコン膜内の不純物を第１のトレンチ１０４，１０５の側面及び底面に拡散させて深さ４μｍ，ピーク濃度１×１０１５ｃｍ-3のｎ−オフセットドレイン領域４を形成する。この後、ドライエッチングによりドープトポリシリコン膜を除去した（図３（ａ））。
本実施の形態では、ｎ−オフセットドレイン領域４の形成を固相拡散によって行ったが、イオン注入とその後のドライブによって行うこともできる。イオン注入は、第１のトレンチ１０４，１０５の底面に垂直方向に行う工程と、第１のトレンチ１０４，１０５の側面に斜めに行う工程とからなる。
本実施の形態では、ｎ−オフセットドレイン領域４の形成を固相拡散によって行ったが、イオン注入とその後のドライブによって行うこともできる。イオン注入は、第１のトレンチ１０４，１０５の底面に垂直方向に行う工程と、第１のトレンチ１０４，１０５の側面に斜めに行う工程とからなる。
次に、熱酸化により第１のトレンチ１０４，１０５の側面及び底面の表面を約１μｍの酸化膜が成長するように酸化膜１０６を形成する。この結果、熱酸化による堆積膨張によって第１のトレンチ１０４の幅は約１μｍに第１のトレンチ１０５の幅は約２μｍにシリコン１０７の幅は約２μｍとなる。その後減圧ＣＶＤ法により第１のトレンチ１０４，１０５を酸化膜１０８で埋め込む（図３（ｂ））。酸化膜１０８はＴＥＯＳ（tetraethylorthosilicate）などを原料としたＴＥＯＳ膜かモノシラン系のＨＴＯ（high temperature oxide）膜のどちらでも良い。第１のトレンチ１０４，１０５の表面に熱酸化膜を形成することにより、基板１と酸化膜１０８との界面は、シリコンを熱酸化して形成された界面となるため、界面準位が低減できる。
次に、フォトリソグラフィ技術によってシリコン１０７上の酸化膜１０８，１０３および１０１と窒化膜１０２を選択的に除去して開口部１０９を形成する（図４（ａ））。この後、シリコン１０７を第１のトレンチ１０４，１０５と同様に反応性イオンエッチングによってエッチングして深さ２５μｍの第２のトレンチ１１０を形成する。このトレンチエッチングの際は酸化膜１０８をマスクとした（図４（ｂ））。
次に、フォトリソグラフィ技術によってシリコン１０７上の酸化膜１０８，１０３および１０１と窒化膜１０２を選択的に除去して開口部１０９を形成する（図４（ａ））。この後、シリコン１０７を第１のトレンチ１０４，１０５と同様に反応性イオンエッチングによってエッチングして深さ２５μｍの第２のトレンチ１１０を形成する。このトレンチエッチングの際は酸化膜１０８をマスクとした（図４（ｂ））。
次に、基板１を熱酸化する。第２のトレンチ１１０のテーパー角によっては側面にシリコン残存部１１１が形成されることもあるが、この熱酸化処理によってシリコン残存部１１１が酸化されて酸化膜となる。またシリコン残存部１１１が熱酸化によって堆積膨張するため、第２のトレンチ１１０は開口部よりも底部の方が幅が狭い順テーパー形状となり、ＣＶＤ法による絶縁物の埋め込みに有利な形状となる（図５（ａ））。さらに、トレンチ１１０底部もシリコンを熱酸化して形成された界面となるため界面準位が低減できる。
次に、第２のトレンチ１１０に減圧ＣＶＤ法により酸化膜１１２を埋め込み、次に減圧ＣＶＤ法によってノンドープポリシリコン膜１１３を第２のトレンチ１１０に充填する（図５（ｂ））。
この第２のトレンチ１１０内に充填されたポリシリコン膜１１３は、後に導電性が付与されフィールドプレート１４となる。ポリシリコン膜１１３は、第２のトレンチ１１０の表面から１０μｍの深さまで充填されており、その幅は１μｍである。
次に、第２のトレンチ１１０に減圧ＣＶＤ法により酸化膜１１２を埋め込み、次に減圧ＣＶＤ法によってノンドープポリシリコン膜１１３を第２のトレンチ１１０に充填する（図５（ｂ））。
この第２のトレンチ１１０内に充填されたポリシリコン膜１１３は、後に導電性が付与されフィールドプレート１４となる。ポリシリコン膜１１３は、第２のトレンチ１１０の表面から１０μｍの深さまで充填されており、その幅は１μｍである。
次に、ポリシリコン膜１１３をエッチバックし表面のポリシリコン膜１１３を除去する。次に窒化膜１０２をストッパ膜としてＣＭＰ（chemical mechanical polishing）法によって平坦化を行う。その後、窒化膜１０２を除去する（図６（ａ））。このようにして基板１の表面にトレンチ８を形成し、ｎ−オフセットドレイン領域４をトレンチ８の表面に形成して絶縁膜で充填するといったプロセスが完了する。
次に、図１に示す横型トレンチＭＯＳＦＥＴのゲート電極、ソース領域、ドレイン領域などの形成について説明する。
酸化膜１０１を除去し、ゲート絶縁膜９を形成し、その上にドープトポリシリコンを減圧ＣＶＤ法により堆積し、フォトエッチング技術によりゲート電極１０を形成する（図６（ｂ））。
次に、図１に示す横型トレンチＭＯＳＦＥＴのゲート電極、ソース領域、ドレイン領域などの形成について説明する。
酸化膜１０１を除去し、ゲート絶縁膜９を形成し、その上にドープトポリシリコンを減圧ＣＶＤ法により堆積し、フォトエッチング技術によりゲート電極１０を形成する（図６（ｂ））。
次に、ｐ＋ベース領域６、ｎ＋ソース領域７を形成するが、これはゲート電極１０のｎ＋ソース領域７側の端部によるセルフアラインで形成できる。ｎ＋ソース領域７と同時にトレンチ８の反対側のｎ−オフセットドレイン領域４の表面部分にｎ＋ドレイン領域３を形成する。ｎ＋ドレイン領域３の形成はもちろんｎ＋ソース領域７の形成と別々に行っても構わない。
次に、層間絶縁膜１１を堆積し、その層間絶縁膜１１のポリシリコン膜１１３上にコンタクトホール１１４を開口させた後、ポリシリコン膜１１３の上面に不純物をイオン注入して拡散させてポリシリコン膜１１３に導電性を付与する。ポリシリコン膜１１３の堆積時に不純物がドープされたポリシリコン膜１１３を堆積すると、ゲート絶縁膜８の形成時にポリシリコン膜１１３の表面が露出しているため、ポリシリコン膜１１３内の不純物がゲート絶縁膜８に影響を及ぼし特性を悪化させるため、ポリシリコン１１３の堆積時には、不純物をドープせずに、ゲート絶縁膜９が形成されその上に層間絶縁膜１１が形成された後にポリシリコン膜１１３へ不純物をドープすることが望ましい。
次に、層間絶縁膜１１を堆積し、その層間絶縁膜１１のポリシリコン膜１１３上にコンタクトホール１１４を開口させた後、ポリシリコン膜１１３の上面に不純物をイオン注入して拡散させてポリシリコン膜１１３に導電性を付与する。ポリシリコン膜１１３の堆積時に不純物がドープされたポリシリコン膜１１３を堆積すると、ゲート絶縁膜８の形成時にポリシリコン膜１１３の表面が露出しているため、ポリシリコン膜１１３内の不純物がゲート絶縁膜８に影響を及ぼし特性を悪化させるため、ポリシリコン１１３の堆積時には、不純物をドープせずに、ゲート絶縁膜９が形成されその上に層間絶縁膜１１が形成された後にポリシリコン膜１１３へ不純物をドープすることが望ましい。
次いでソース電極１２を絶縁領域５上に張り出して形成し、ドレイン電極１３を絶縁領域５上に張り出して形成する。張り出して形成することによりフィールドプレートとしての機能を有し、絶縁領域５内の電界が緩和される。ソース電極１２を形成するための金属膜の堆積時にコンタクトホール１１４内に堆積した金属によりコンタクト部１１５が形成され、ソース電極１２とポリシリコン膜１１３が電気的に接続され、トレンチ８内に配置されたフィールドプレート１４となる（図７）。
絶縁領域５上に張り出す距離は、例えばソース電極１２の張り出しは絶縁領域５上に５μｍ、ドレイン電極１３の張り出しは絶縁領域５上に４μｍ、ゲート電極１０の張り出しは絶縁領域５上に１μｍなどとする。またフィールドプレート１４の位置は、ｎ＋ソース領域７側のトレンチ８の側面から３μｍ離れ、トレンチ８の底部から１５μｍ離れたトレンチ８内に配置されている。本実施の形態では、フィールドプレート１４をポリシリコンにより形成したが、金属などの導電体により形成してももちろん構わない。
絶縁領域５上に張り出す距離は、例えばソース電極１２の張り出しは絶縁領域５上に５μｍ、ドレイン電極１３の張り出しは絶縁領域５上に４μｍ、ゲート電極１０の張り出しは絶縁領域５上に１μｍなどとする。またフィールドプレート１４の位置は、ｎ＋ソース領域７側のトレンチ８の側面から３μｍ離れ、トレンチ８の底部から１５μｍ離れたトレンチ８内に配置されている。本実施の形態では、フィールドプレート１４をポリシリコンにより形成したが、金属などの導電体により形成してももちろん構わない。
最後に、プラズマＣＶＤ法によってシリコン窒化膜などのパッシベーション膜１５を形成し、モールド樹脂１６中に封入する（図１）。
実施の形態２
上述した実施の形態１では、第２のトレンチ１１０が１つの場合であるが、第２のトレンチを複数形成する場合について以下に説明する。
このような場合は、絶縁領域５の幅が広い場合であり、第１のトレンチ１０４，１０５間のシリコン１０７が複数形成される場合である。
図８および図９は、本実施の形態についての製造工程を示す図であり、各工程における横型トレンチＭＯＳＦＥＴの要部断面図を示す。
実施の形態１と同様に、半導体基板１の表面に熱酸化膜１０１，シリコン窒化膜１０２，酸化膜１０３を堆積した後、第１のトレンチ２０１，２０２，２０３を形成する（図８（ａ））。
実施の形態２
上述した実施の形態１では、第２のトレンチ１１０が１つの場合であるが、第２のトレンチを複数形成する場合について以下に説明する。
このような場合は、絶縁領域５の幅が広い場合であり、第１のトレンチ１０４，１０５間のシリコン１０７が複数形成される場合である。
図８および図９は、本実施の形態についての製造工程を示す図であり、各工程における横型トレンチＭＯＳＦＥＴの要部断面図を示す。
実施の形態１と同様に、半導体基板１の表面に熱酸化膜１０１，シリコン窒化膜１０２，酸化膜１０３を堆積した後、第１のトレンチ２０１，２０２，２０３を形成する（図８（ａ））。
次に、実施の形態１と同様にｎ−オフセットドレイン領域４を形成し、第１のトレンチ２０１，２０２，２０３の表面を熱酸化して酸化膜（図示せず）を形成後、ＴＥＯＳ膜２０４を堆積し第１のトレンチ２０１，２０２，２０３を埋め込み、第２のトレンチ２０５，２０６を形成する（図８（ｂ））。第２のトレンチ２０５のマスク幅は、第２のトレンチ２０６のマスク幅より広く形成する。
次に、実施の形態１と同様に、熱酸化後、第２のトレンチ２０５，２０６内にＴＥＯＳ膜２０７を埋め込む。この際、第２のトレンチ２０６は完全に酸化膜で充填され、第２のトレンチ２０５は開口されるように埋め込む(図９（ａ）)。
次に、第２のトレンチ２０５に減圧ＣＶＤ法によってノンドープポリシリコン膜２０８を埋める（図９（ｂ））。この後は、実施の形態１と同様に形成することができる。
次に、実施の形態１と同様に、熱酸化後、第２のトレンチ２０５，２０６内にＴＥＯＳ膜２０７を埋め込む。この際、第２のトレンチ２０６は完全に酸化膜で充填され、第２のトレンチ２０５は開口されるように埋め込む(図９（ａ）)。
次に、第２のトレンチ２０５に減圧ＣＶＤ法によってノンドープポリシリコン膜２０８を埋める（図９（ｂ））。この後は、実施の形態１と同様に形成することができる。
実施の形態３
本実施の形態では、シリコン半導体基板を用いた横型トレンチＭＯＳＦＥＴの製造方法を示し、深さおよび底辺長さが２０μｍである絶縁領域に沿ってｎ−オフセットドレイン領域を形成する場合を例にして説明する。シリコン半導体基板以外であってももちろん構わない。
図１０は、本発明に係る半導体装置の製造方法において形成される横型トレンチＭＯＳＦＥＴの要部構成図であり、（ａ）は、断面図、（ｂ）は、平面図である。
図１０（ａ）の横型トレンチＭＯＳＦＥＴは、ｐ形半導体基板３１に形成されたトレンチ３６に絶縁領域３４が形成され、この絶縁領域３４を挟んで、一方にｎ＋ソース領域３８およびｐ＋ソース領域３９、他方にｎ＋ドレイン領域３７が形成されている。ｎ＋ソース領域３８およびｐ＋ソース領域３９は、ｐ＋ウェル領域３３内に形成されている。ｐ＋ウェル領域３３はベース抵抗を下げる働きがある。絶縁領域３４の周囲には、ｎウェル領域３２内に形成されたｎ＋ドレイン領域３７と接触するｎ−オフセットドレイン領域３５が形成されている。ｎ−オフセットドレイン領域３５とｎソース領域３８の間のｐ＋ウェル領域３３の表面には、ゲート絶縁膜４１を介してゲート電極４２が形成されている。ｎ＋ソース領域３８およびｐ＋ソース領域３９の上にはソース電極４４が形成され、ｎ＋ドレイン領域３７上には、ドレイン電極４０が形成されている。
本実施の形態では、シリコン半導体基板を用いた横型トレンチＭＯＳＦＥＴの製造方法を示し、深さおよび底辺長さが２０μｍである絶縁領域に沿ってｎ−オフセットドレイン領域を形成する場合を例にして説明する。シリコン半導体基板以外であってももちろん構わない。
図１０は、本発明に係る半導体装置の製造方法において形成される横型トレンチＭＯＳＦＥＴの要部構成図であり、（ａ）は、断面図、（ｂ）は、平面図である。
図１０（ａ）の横型トレンチＭＯＳＦＥＴは、ｐ形半導体基板３１に形成されたトレンチ３６に絶縁領域３４が形成され、この絶縁領域３４を挟んで、一方にｎ＋ソース領域３８およびｐ＋ソース領域３９、他方にｎ＋ドレイン領域３７が形成されている。ｎ＋ソース領域３８およびｐ＋ソース領域３９は、ｐ＋ウェル領域３３内に形成されている。ｐ＋ウェル領域３３はベース抵抗を下げる働きがある。絶縁領域３４の周囲には、ｎウェル領域３２内に形成されたｎ＋ドレイン領域３７と接触するｎ−オフセットドレイン領域３５が形成されている。ｎ−オフセットドレイン領域３５とｎソース領域３８の間のｐ＋ウェル領域３３の表面には、ゲート絶縁膜４１を介してゲート電極４２が形成されている。ｎ＋ソース領域３８およびｐ＋ソース領域３９の上にはソース電極４４が形成され、ｎ＋ドレイン領域３７上には、ドレイン電極４０が形成されている。
本実施の形態では、実施の形態１および２と異なりトレンチ内にフィールドプレートが形成されていない。これは、実施の形態１および２に比べトレンチのソースドレイン間の長さを長くすることで電位分布を緩和しているためである。
ｎ＋ソース領域３８およびｎ＋ドレイン領域３７の長さは、半導体チップサイズと同程度で、数ｍｍ程度になる。
図１１〜図１８は、本実施の形態についての製造工程を示す図であり、図１１は要部平面図を示す。図１２〜図１８は、各工程における横型とレインチＭＯＳＦＥＴの要部断面図を示し、各図の（ａ）は、図１１のＢ−Ｂに渡る断面図、（ｂ）は、図１１のＣ−Ｃに渡る断面図、（ｃ）は、図１１のＤ−Ｄに渡る断面図を示す。
ｐウェル領域３３およびｎウェル領域３２をイオン注入法により形成した後に、半導体基板３１の表面に厚さ１．４μｍの熱酸化膜３０１を形成する。次いで、フォトレジストマスク（図示せず）を用いて、ｎ−オフセットドレイン領域３５を形成する領域上で第１のトレンチ３０３を掘る領域のみ、酸化膜３０１を選択的に除去し開口部３０２を形成する（図１１）。この開口部３０２は、ｎ＋ソース領域３８およびｎ＋ドレイン領域３７が形成される長さ方向に平行に短辺が形成され、かつ複数個並べて形成される。開口幅は２μｍとし、開口部３０２の間隔も２μｍとする。反応性イオンエッチングにより酸化膜３０１をマスクとして半導体基板３１のエッチングを行い、第１のトレンチ３０３を、２０μｍの深さで形成する。反応性イオンエッチングは、誘導結合型のプラズマエッチング装置を用い、圧力３．３Ｐａ、ＳｏｕｒｃｅＰｏｗｅｒ４００Ｗ、ＢｉａｓＰｏｗｅｒ１４０Ｗ、ＨＢｒの流量４０ｓｃｃｍ、ＳＦ６の流量４５ｓｃｃｍ、Ｏ２の流量６０ｓｃｃｍの条件で行った。この条件は、エッチングバラツキを考慮して順テーパーと逆テーパーが混在するのを防ぐためトレンチが８９°の順テーパーとなるように調節した。また、トレンチが９１°の逆テーパーとなるように調節してもよい。
ｎ＋ソース領域３８およびｎ＋ドレイン領域３７の長さは、半導体チップサイズと同程度で、数ｍｍ程度になる。
図１１〜図１８は、本実施の形態についての製造工程を示す図であり、図１１は要部平面図を示す。図１２〜図１８は、各工程における横型とレインチＭＯＳＦＥＴの要部断面図を示し、各図の（ａ）は、図１１のＢ−Ｂに渡る断面図、（ｂ）は、図１１のＣ−Ｃに渡る断面図、（ｃ）は、図１１のＤ−Ｄに渡る断面図を示す。
ｐウェル領域３３およびｎウェル領域３２をイオン注入法により形成した後に、半導体基板３１の表面に厚さ１．４μｍの熱酸化膜３０１を形成する。次いで、フォトレジストマスク（図示せず）を用いて、ｎ−オフセットドレイン領域３５を形成する領域上で第１のトレンチ３０３を掘る領域のみ、酸化膜３０１を選択的に除去し開口部３０２を形成する（図１１）。この開口部３０２は、ｎ＋ソース領域３８およびｎ＋ドレイン領域３７が形成される長さ方向に平行に短辺が形成され、かつ複数個並べて形成される。開口幅は２μｍとし、開口部３０２の間隔も２μｍとする。反応性イオンエッチングにより酸化膜３０１をマスクとして半導体基板３１のエッチングを行い、第１のトレンチ３０３を、２０μｍの深さで形成する。反応性イオンエッチングは、誘導結合型のプラズマエッチング装置を用い、圧力３．３Ｐａ、ＳｏｕｒｃｅＰｏｗｅｒ４００Ｗ、ＢｉａｓＰｏｗｅｒ１４０Ｗ、ＨＢｒの流量４０ｓｃｃｍ、ＳＦ６の流量４５ｓｃｃｍ、Ｏ２の流量６０ｓｃｃｍの条件で行った。この条件は、エッチングバラツキを考慮して順テーパーと逆テーパーが混在するのを防ぐためトレンチが８９°の順テーパーとなるように調節した。また、トレンチが９１°の逆テーパーとなるように調節してもよい。
ここでは、煩雑化を避けるためにトレンチの数は３つのみを示している（図１２）。
次に、シリコン３０４の丸め処理を行う。例えば、ＣＤＥ（chemical dry etching）などの等方性ドライエッチングを行い、シリコン３０４をエッチングする。これにより、第１のトレンチ３０３の内面が平坦化されコーナー部は丸まる。等方性ドライエッチングを行うとシリコン３０４と酸化膜３０１との界面においてもエッチングされ、シリコン３０４の上部も丸まる。その後、バッファードフッ酸により酸化膜３０１を除去するとともにトレンチ内のポリマーなどの残渣を除去し、アンモニア過水などで洗浄する。また、等方性ドライエッチングを行う代わりに、酸化膜１０１の除去および残渣除去および洗浄後、水素またはアルゴンまたはこれらの混合ガスなどの不活性雰囲気でのアニールを行うことによっても丸め処理を行うことができる（図１３）。なお、次図以降はコーナー部の丸みは省略して記載した。
次に、シリコン３０４の丸め処理を行う。例えば、ＣＤＥ（chemical dry etching）などの等方性ドライエッチングを行い、シリコン３０４をエッチングする。これにより、第１のトレンチ３０３の内面が平坦化されコーナー部は丸まる。等方性ドライエッチングを行うとシリコン３０４と酸化膜３０１との界面においてもエッチングされ、シリコン３０４の上部も丸まる。その後、バッファードフッ酸により酸化膜３０１を除去するとともにトレンチ内のポリマーなどの残渣を除去し、アンモニア過水などで洗浄する。また、等方性ドライエッチングを行う代わりに、酸化膜１０１の除去および残渣除去および洗浄後、水素またはアルゴンまたはこれらの混合ガスなどの不活性雰囲気でのアニールを行うことによっても丸め処理を行うことができる（図１３）。なお、次図以降はコーナー部の丸みは省略して記載した。
次に、半導体基板３１の熱酸化により２５ｎｍの熱酸化膜（図示せず）をトレンチ３０３の表面に形成する。
次に、減圧ＣＶＤ法により酸化膜３０５を１．５μｍ堆積して第１のトレンチ３０３を埋め込む（図１４）。酸化膜３０５はＴＥＯＳなどを原料としたＴＥＯＳ膜かモノシラン系のＨＴＯ膜のどちらでも良い。トレンチ３０３は全て酸化膜３０５で埋まることはなく、トレンチ３０３内部には空孔３０６が形成される場合があるが、空孔３０６が形成されても問題はない。
上記のように、第１のトレンチ３０３を形成後シリコン３０４のコーナー部の丸め処理を行い第１のトレンチ３０３の開口部を広げるため、酸化膜３０５が第１のトレンチ３０３の開口部で第１のトレンチ３０３を塞ぐことを防ぎ、空孔３０６の上端の位置を下げることができる。また、第１のトレンチ３０３を埋め込む前に熱酸化膜を形成することで、酸化膜３０５の密着性を向上させることができる。
次に、減圧ＣＶＤ法により酸化膜３０５を１．５μｍ堆積して第１のトレンチ３０３を埋め込む（図１４）。酸化膜３０５はＴＥＯＳなどを原料としたＴＥＯＳ膜かモノシラン系のＨＴＯ膜のどちらでも良い。トレンチ３０３は全て酸化膜３０５で埋まることはなく、トレンチ３０３内部には空孔３０６が形成される場合があるが、空孔３０６が形成されても問題はない。
上記のように、第１のトレンチ３０３を形成後シリコン３０４のコーナー部の丸め処理を行い第１のトレンチ３０３の開口部を広げるため、酸化膜３０５が第１のトレンチ３０３の開口部で第１のトレンチ３０３を塞ぐことを防ぎ、空孔３０６の上端の位置を下げることができる。また、第１のトレンチ３０３を埋め込む前に熱酸化膜を形成することで、酸化膜３０５の密着性を向上させることができる。
次に、レジスト３０７を全面に形成し、このレジスト３０７の第２のトレンチ３０８を掘る領域のみ開口する。
次に、レジスト３０７をマスクとして、酸化膜３０５をＣＨＦ３、ＣＦ４およびＡｒの混合ガスを用いて異方性エッチングにより除去して開口部３０９を形成する（図１５）。
次に、シリコン３０４を第１のトレンチ３０３と同様に反応性イオンエッチングによってエッチングして深さ２０μｍの第２のトレンチ３０８を形成する。反応性イオンエッチングの際の反応性ガスは第１のトレンチ３０３の形成時と同じガスを用いた。第１のトレンチ３０３の形成時と同じ条件では第２のトレンチ３０８の下部側面にシリコンが残ってしまうため、シリコンが残らないような条件に調節した。第２のトレンチ３０８を形成した際に、第２のトレンチ３０８の下部側面にシリコンが残った場合でも、熱酸化により残ったシリコンを酸化するか、ウエットエッチングで除去することができる。
次に、レジスト３０７をマスクとして、酸化膜３０５をＣＨＦ３、ＣＦ４およびＡｒの混合ガスを用いて異方性エッチングにより除去して開口部３０９を形成する（図１５）。
次に、シリコン３０４を第１のトレンチ３０３と同様に反応性イオンエッチングによってエッチングして深さ２０μｍの第２のトレンチ３０８を形成する。反応性イオンエッチングの際の反応性ガスは第１のトレンチ３０３の形成時と同じガスを用いた。第１のトレンチ３０３の形成時と同じ条件では第２のトレンチ３０８の下部側面にシリコンが残ってしまうため、シリコンが残らないような条件に調節した。第２のトレンチ３０８を形成した際に、第２のトレンチ３０８の下部側面にシリコンが残った場合でも、熱酸化により残ったシリコンを酸化するか、ウエットエッチングで除去することができる。
第２のトレンチ３０８形成後、希フッ酸で残渣除去した後アンモニア過水で洗浄を行い、第２のトレンチ３０８の底部に熱酸化により２５ｎｍ程度のバッファー酸化膜（図示せず）を形成する。
次に、不純物３１０として例えばリンの垂直イオン注入および第２のトレンチ３０８の長辺方向に平行に斜めイオン注入を行う。これにより、第２のトレンチ３０８の底部および短辺の側面に不純物３１０が注入される（図１６）。
次に、１１００℃以上の窒素雰囲気などの還元性雰囲気でドライブし、リンを第２のトレンチ３０８の側面および底面に拡散させて深さ４μｍ、ピーク濃度５×１０１５ｃｍ−３のｎ−オフセットドレイン領域３１１を形成する。
ｎ−オフセットドレイン領域３１１の長さ方向の濃度をより均一にするために、第１のトレンチ３０３形成後に、第１のトレンチ３０３に対しても第２のトレンチ３０８と同様に不純物のイオン注入およびドライブを行う工程を追加しても良い。
次に、不純物３１０として例えばリンの垂直イオン注入および第２のトレンチ３０８の長辺方向に平行に斜めイオン注入を行う。これにより、第２のトレンチ３０８の底部および短辺の側面に不純物３１０が注入される（図１６）。
次に、１１００℃以上の窒素雰囲気などの還元性雰囲気でドライブし、リンを第２のトレンチ３０８の側面および底面に拡散させて深さ４μｍ、ピーク濃度５×１０１５ｃｍ−３のｎ−オフセットドレイン領域３１１を形成する。
ｎ−オフセットドレイン領域３１１の長さ方向の濃度をより均一にするために、第１のトレンチ３０３形成後に、第１のトレンチ３０３に対しても第２のトレンチ３０８と同様に不純物のイオン注入およびドライブを行う工程を追加しても良い。
また、第１のトレンチ３０３を逆テーパー条件で形成した場合は、第１のトレンチ３０３を形成した後のみに、第１のトレンチ３０３に対して不純物のイオン注入およびドライブを行ってｎ−オフセットドレイン領域３１１を形成してもよい。これは、トレンチ底面に注入される不純物の量が、逆テーパー状に形成されたトレンチ上端開口幅によって規定されるため、トレンチテーパー角度のバラツキに依存せず一定になるためである。
また、第１のトレンチ３０３に対して側面への斜めイオン注入を行い、第２のトレンチ３０８に対して底面への垂直イオン注入を行ってもよいし、この逆でも構わない。第１のトレンチ３０３および第２のトレンチ３０８は、ｎ＋ソース領域３８およびｎ＋ドレイン領域３７が形成される長さ方向に平行に短辺が形成されるため、図１０に示すｎ−オフセットドレイン３５のトレンチ３６の側面に形成される部分は、第１のトレンチ３０３および第２のトレンチ３０８の長辺方向に平行に斜めイオン注入を行える。これに対して、実施の形態１または２のように、第１のトレンチおよび第２のトレンチの長辺をｎ＋ソース領域およびｎ＋ドレイン領域の長さ方向に平行に形成する場合は、トレンチの短辺方向に対してイオン注入を行うことになる。イオン注入の入射角度は、トレンチ側面に対する角度が大きい方が、入射角度のバラツキによる不純物濃度のバラツキが小さくなるため、本実施の形態の方が、イオン注入の入射角度の自由度が高く容易にイオン注入を行うことができる。
また、第１のトレンチ３０３に対して側面への斜めイオン注入を行い、第２のトレンチ３０８に対して底面への垂直イオン注入を行ってもよいし、この逆でも構わない。第１のトレンチ３０３および第２のトレンチ３０８は、ｎ＋ソース領域３８およびｎ＋ドレイン領域３７が形成される長さ方向に平行に短辺が形成されるため、図１０に示すｎ−オフセットドレイン３５のトレンチ３６の側面に形成される部分は、第１のトレンチ３０３および第２のトレンチ３０８の長辺方向に平行に斜めイオン注入を行える。これに対して、実施の形態１または２のように、第１のトレンチおよび第２のトレンチの長辺をｎ＋ソース領域およびｎ＋ドレイン領域の長さ方向に平行に形成する場合は、トレンチの短辺方向に対してイオン注入を行うことになる。イオン注入の入射角度は、トレンチ側面に対する角度が大きい方が、入射角度のバラツキによる不純物濃度のバラツキが小さくなるため、本実施の形態の方が、イオン注入の入射角度の自由度が高く容易にイオン注入を行うことができる。
また、ｎ−オフセットドレイン領域３１１の形成方法として、イオン注入の他に、実施の形態１に示した固相拡散方法または気相拡散やトレンチ内面に不純物が導入されたエピタキシャル成長層の形成のいずれかの方法を用いて形成することができる。
従来のトレンチ間のシリコン３０４を完全に熱酸化する方法の場合は、第１のトレンチ３０３形成後、第１のトレンチ３０３内に不純物を導入し、シリコン３０４を完全に熱酸化した後、第１のトレンチ３０３に絶縁膜を堆積するため、不純物を導入した後のシリコン３０４の熱酸化工程において、シリコン３０４に導入された不純物が半導体基板に析出して局所的に高濃度領域を形成することがあるが、本発明では、シリコン３０４に不純物を導入してもシリコン３０４を除去するため高濃度領域は生じない。また、本発明において第２のトレンチを形成後に不純物の導入を行う場合にも、第２のトレンチ間は絶縁膜であるので高濃度領域は生じない。
従来のトレンチ間のシリコン３０４を完全に熱酸化する方法の場合は、第１のトレンチ３０３形成後、第１のトレンチ３０３内に不純物を導入し、シリコン３０４を完全に熱酸化した後、第１のトレンチ３０３に絶縁膜を堆積するため、不純物を導入した後のシリコン３０４の熱酸化工程において、シリコン３０４に導入された不純物が半導体基板に析出して局所的に高濃度領域を形成することがあるが、本発明では、シリコン３０４に不純物を導入してもシリコン３０４を除去するため高濃度領域は生じない。また、本発明において第２のトレンチを形成後に不純物の導入を行う場合にも、第２のトレンチ間は絶縁膜であるので高濃度領域は生じない。
次に、ＣＨＦ３、ＣＦ４およびＡｒの混合ガスを用いて反応性イオンエッチングにより酸化膜３０５をエッチングする。これにより第２のトレンチ３０８の開口部を広げることができ、次の工程で第２のトレンチ３０８内に酸化膜を堆積する時に形成される空孔３１３の上端の位置を下げることができる。
次に、減圧ＣＶＤにより酸化膜３１２を１．５μｍ堆積して第２のトレンチ３０８を埋め込む。第２のトレンチ３０８内に空孔３１３が形成される（図１７）。
次に、ＣＨＦ３、ＣＦ４およびＡｒの混合ガスを用いて反応性イオンエッチングにより酸化膜エッチバックを行い表面の酸化膜３１２および酸化膜３０５を除去する（図１８）。空孔３１３の上端が半導体基板３１より下にあるため、空孔３１２が開口することはない。
次に、減圧ＣＶＤにより酸化膜３１２を１．５μｍ堆積して第２のトレンチ３０８を埋め込む。第２のトレンチ３０８内に空孔３１３が形成される（図１７）。
次に、ＣＨＦ３、ＣＦ４およびＡｒの混合ガスを用いて反応性イオンエッチングにより酸化膜エッチバックを行い表面の酸化膜３１２および酸化膜３０５を除去する（図１８）。空孔３１３の上端が半導体基板３１より下にあるため、空孔３１２が開口することはない。
このようにして半導体基板３１の表面にトレンチ３６を形成し、ｎ−オフセットドレイン領域３５をトレンチの表面に形成して絶縁領域３４で充填するといったプロセスが完了する。
本実施の形態では、第１のトレンチ３０３および第２のトレンチ３０８をｎ＋ソース領域３８およびｎ＋ドレイン領域３７の長さ方向に平行に短辺が形成されるため、シリコン３０４が製造途中で倒れることがなくなる。
この後は、一般的な横型ＭＯＳＦＥＴデバイスと同様の作製プロセスを用いて、図１０に示す横型トレンチＭＯＳＦＥＴが完成する。
実施の形態４
本実施の形態では、シリコン半導体基板に深さおよび底辺長さが２０μｍである絶縁領域を形成する場合を例にして説明する。本実施の形態では、第１のトレンチを埋める絶縁物と第２のトレンチを埋める絶縁物とを異なる材料とするものである。
本実施の形態では、第１のトレンチ３０３および第２のトレンチ３０８をｎ＋ソース領域３８およびｎ＋ドレイン領域３７の長さ方向に平行に短辺が形成されるため、シリコン３０４が製造途中で倒れることがなくなる。
この後は、一般的な横型ＭＯＳＦＥＴデバイスと同様の作製プロセスを用いて、図１０に示す横型トレンチＭＯＳＦＥＴが完成する。
実施の形態４
本実施の形態では、シリコン半導体基板に深さおよび底辺長さが２０μｍである絶縁領域を形成する場合を例にして説明する。本実施の形態では、第１のトレンチを埋める絶縁物と第２のトレンチを埋める絶縁物とを異なる材料とするものである。
図１９〜図２５は、本発明に係る半導体装置の製造方法の各工程を示す断面図である。
半導体基板４１上に、例えば、厚さが１μｍの熱酸化膜を成長させ、フォトリソグラフィ技術を用いて、レジストマスク４０２を形成し、反応性イオンエッチングによりトレンチ長さが２０μｍ、トレンチ幅１．４μｍ、シリコン幅１．４μｍのエッチングマスク４０１を形成した（図１９）。
次に、Ｃｌ２およびＯ２の混合ガスを用いて反応性イオンエッチングを行い、深さ２０μｍの第１のトレンチ４０３を形成した。第１のトレンチ４０３形成後に、第１のトレンチ４０３内の残渣除去および洗浄を行い、２５ｎｍ程度の熱酸化膜（図示せず）を形成する（図２０）。第１のトレンチ４０３の間にはシリコン４０４が形成される。
次に、減圧ＣＶＤにより７００℃でＴＥＯＳ膜４０５を１μｍ堆積して第１のトレンチ４０３を埋め込んだ後、厚さ１μｍのレジストマスク４０６を形成した（図２１）。
半導体基板４１上に、例えば、厚さが１μｍの熱酸化膜を成長させ、フォトリソグラフィ技術を用いて、レジストマスク４０２を形成し、反応性イオンエッチングによりトレンチ長さが２０μｍ、トレンチ幅１．４μｍ、シリコン幅１．４μｍのエッチングマスク４０１を形成した（図１９）。
次に、Ｃｌ２およびＯ２の混合ガスを用いて反応性イオンエッチングを行い、深さ２０μｍの第１のトレンチ４０３を形成した。第１のトレンチ４０３形成後に、第１のトレンチ４０３内の残渣除去および洗浄を行い、２５ｎｍ程度の熱酸化膜（図示せず）を形成する（図２０）。第１のトレンチ４０３の間にはシリコン４０４が形成される。
次に、減圧ＣＶＤにより７００℃でＴＥＯＳ膜４０５を１μｍ堆積して第１のトレンチ４０３を埋め込んだ後、厚さ１μｍのレジストマスク４０６を形成した（図２１）。
次に、ＣＨＦ３、ＣＦ４およびＡｒの混合ガスを用いてＴＥＯＳ膜４０５を反応性イオンエッチングし半導体基板４１を露出させた(図２２)。
次に、レジストマスク４０６を除去し、Ｃｌ２およびＯ２のガス流量比を制御してシリコン４０４を除去し、第２のトレンチ４０７を形成した。第２のトレンチ４０７形成後に、第２のトレンチ４０７内の残渣除去および洗浄を行い、２５ｎｍ程度の熱酸化膜（図示せず）を形成する(図２３)。
実施の形態３のような横型ＭＯＳＦＥＴを形成する場合は、ここで、実施の形態３と同様にｎ−オフセットドリフト領域３１１を形成すればよい。
次に、減圧ＣＶＤにより、厚さ１μｍのＨＴＯ膜４０８を堆積して第２のトレンチ４０７を埋め込んだ(図２４)。
次に、レジストマスク４０６を除去し、Ｃｌ２およびＯ２のガス流量比を制御してシリコン４０４を除去し、第２のトレンチ４０７を形成した。第２のトレンチ４０７形成後に、第２のトレンチ４０７内の残渣除去および洗浄を行い、２５ｎｍ程度の熱酸化膜（図示せず）を形成する(図２３)。
実施の形態３のような横型ＭＯＳＦＥＴを形成する場合は、ここで、実施の形態３と同様にｎ−オフセットドリフト領域３１１を形成すればよい。
次に、減圧ＣＶＤにより、厚さ１μｍのＨＴＯ膜４０８を堆積して第２のトレンチ４０７を埋め込んだ(図２４)。
図示しなかったが、本実施の形態においても、実施の形態３と同様にトレンチ内に空孔が形成されるため、実施の形態３で行った丸め処理や第２のトレンチ４０７形成後にＴＥＯＳ膜４０５を異方性エッチングする工程を行うことが好ましい。
最後に、ＣＭＰによりＨＴＯ膜４０８とＴＥＯＳ膜４０５を研磨して半導体基板４１の表面を露出させた（図２５）。以上の工程を経ることにより、２種類の酸化膜からなる絶縁領域４０９を得ることができる。
本実施の形態によれば、ＴＥＯＳ膜４０５とＨＴＯ膜４０８の膜特性の差を利用し応力を緩和することが可能である。７００℃で成膜したＴＥＯＳ膜４０５を１０００℃でアニールすると約５％の体積収縮が生じシリコン基板に対して引っ張り応力を発生する。一方でＨＴＯ膜４０８の熱膨張係数が０．５×１０−６とシリコンの熱膨張係数２．５×１０−６より小さいため、シリコンに対して圧縮応力を発生する。
最後に、ＣＭＰによりＨＴＯ膜４０８とＴＥＯＳ膜４０５を研磨して半導体基板４１の表面を露出させた（図２５）。以上の工程を経ることにより、２種類の酸化膜からなる絶縁領域４０９を得ることができる。
本実施の形態によれば、ＴＥＯＳ膜４０５とＨＴＯ膜４０８の膜特性の差を利用し応力を緩和することが可能である。７００℃で成膜したＴＥＯＳ膜４０５を１０００℃でアニールすると約５％の体積収縮が生じシリコン基板に対して引っ張り応力を発生する。一方でＨＴＯ膜４０８の熱膨張係数が０．５×１０−６とシリコンの熱膨張係数２．５×１０−６より小さいため、シリコンに対して圧縮応力を発生する。
したがって、ＴＥＯＳ膜４０５とＨＴＯ膜４０８の構成比を制御することにより、両者からなる絶縁領域４０９のみせかけの熱膨張係数をシリコンとほぼ同一にすることが可能である。
第１のトレンチおよび第２のトレンチを両方ともＨＴＯ膜により埋めた場合と本実施の形態とを比べると、本実施の形態の方が、シリコン基板と絶縁領域との界面の応力を低減することができる。
また、本実施の形態の製造方法を適用して形成されたＭＯＳＦＥＴのリーク電流も、第１のトレンチおよび第２のトレンチを両方ともＨＴＯ膜により埋めた場合の製造方法により形成されたＭＯＳＦＥＴと比べ低減することができる。
また、本実施の形態においては、ＴＥＯＳ膜の熱収縮性を利用しているが、同様の効果は無機ポリマー（例えば、ポリシラザン）などの材料を使用した塗布膜を用いても得ることができる。また、シリコン窒化膜も熱膨張係数として６．５×１０−６が知られており、より薄い膜厚でＴＥＯＳ膜と同様の効果を得ることが可能である。
第１のトレンチおよび第２のトレンチを両方ともＨＴＯ膜により埋めた場合と本実施の形態とを比べると、本実施の形態の方が、シリコン基板と絶縁領域との界面の応力を低減することができる。
また、本実施の形態の製造方法を適用して形成されたＭＯＳＦＥＴのリーク電流も、第１のトレンチおよび第２のトレンチを両方ともＨＴＯ膜により埋めた場合の製造方法により形成されたＭＯＳＦＥＴと比べ低減することができる。
また、本実施の形態においては、ＴＥＯＳ膜の熱収縮性を利用しているが、同様の効果は無機ポリマー（例えば、ポリシラザン）などの材料を使用した塗布膜を用いても得ることができる。また、シリコン窒化膜も熱膨張係数として６．５×１０−６が知られており、より薄い膜厚でＴＥＯＳ膜と同様の効果を得ることが可能である。
以上の実施の形態に示すように、本発明においては、トレンチ内への絶縁膜形成時にトレンチ間の半導体基板を酸化することがないので、トレンチ間の半導体基板が倒れたりすることなく、かつ、イオン注入法またはその他の種々の方法を用いて、応力の少ない広い絶縁領域および、それを取り囲むオフセットドレイン領域を形成することができ、これを用いて高耐圧のＭＯＳＦＥＴなどを作製することが可能となる。
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。
４，３５ ｎ−オフセットドレイン領域
５，３４ 絶縁領域
８，３６ トレンチ
１４ フィールドプレート
１０４，１０５ 第１のトレンチ
２０１，２０２，２０３，３０３，４０３ 第１のトレンチ
１１０，２０５，２０６，３０８，４０７ 第２のトレンチ
５，３４ 絶縁領域
８，３６ トレンチ
１４ フィールドプレート
１０４，１０５ 第１のトレンチ
２０１，２０２，２０３，３０３，４０３ 第１のトレンチ
１１０，２０５，２０６，３０８，４０７ 第２のトレンチ
Claims (12)
- 半導体基板表面に形成したトレンチに絶縁膜が堆積された構造を有する半導体装置の製造方法において、
複数の第１のトレンチを隣接して形成する第１のエッチング工程と、前記第１のトレンチに絶縁膜を堆積する第１の堆積工程と、該第１の堆積工程の後に、前記第１のトレンチの間の前記半導体基板に第２のトレンチを形成する第２のエッチング工程と、前記第２のトレンチに絶縁膜を堆積する第２の堆積工程と、前記第１のトレンチまたは前記第２のトレンチの表面に不純物を供給する工程と、を備えたことを特徴とする半導体装置の製造方法。 - 第１導電型半導体基板の表面層に互いに平行に形成された第２導電型のソース領域と第２導電型のドレイン領域を有し、かつ前記ドレイン領域と前記ソース領域との間に形成したトレンチ表面に第２導電型オフセットドレイン領域を備えた半導体装置の製造方法において、
前記半導体領域に、前記ソース領域および前記ドレイン領域の前記平行な方向の長さが、前記ソース領域と前記ドレイン領域を横切る方向の長さよりも小さい複数の第１のトレンチを前記平行な方向に隣接して複数形成する第１のエッチング工程と、前記第１のトレンチに絶縁膜を堆積する第１の堆積工程と、該第１の堆積工程の後に、前記第１のトレンチの間の前記半導体基板に第２のトレンチを形成する第２のエッチング工程と、前記第２のトレンチに絶縁膜を堆積する第２の堆積工程と、前記第１トレンチまたは前記第２のトレンチの表面に不純物を供給する工程と、を備えたことを特徴とする半導体装置の製造方法。 - 前記不純物を供給する工程が、前記第１トレンチまたは第２のトレンチの前記平行な方向の側面に斜めイオン注入を行う工程と、前記第１のトレンチまたは第２のトレンチの底面に垂直イオン注入を行う工程とを備えたことを特徴とする請求項１または２に記載の半導体装置の製造方法。
- 第１導電型半導体基板の表面層に互いに平行に形成された第２導電型のソース領域と第２導電型のドレイン領域を有し、かつ前記ドレイン領域と前記ソース領域との間に形成したトレンチ表面に第２導電型オフセットドレイン領域を有し、前記トレンチに絶縁膜が堆積され、その絶縁膜内に前記トレンチの側面および底面から離れて設けられたフィールドプレートが配置された半導体装置の製造方法において、
前記ソース領域と前記ドレイン領域を横切る方向に複数の第１のトレンチを隣接して形成する第１のエッチング工程と、前記オフセットドレイン領域を形成するための不純物を第１のトレンチ表面に供給する工程と、前記第１のトレンチに絶縁膜を堆積する第１の堆積工程と、該第１の堆積工程の後に、前記第１のトレンチの間の前記半導体基板に第２のトレンチを形成する第２のエッチング工程と、前記第２のトレンチ内に第２のトレンチを埋めきらない膜厚で絶縁膜を堆積する第２の堆積工程と、該第２の堆積工程の後に続いて前記第２のトレンチを前記フィールドプレートを構成する材料で埋め込む第３の堆積工程とを、備えたことを特徴とする半導体装置の製造方法。 - 前記第１の堆積工程の前に、前記半導体基板を熱酸化し第１のトレンチの表面に熱酸化膜を形成する工程を備えたことを特徴とする請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
- 前記第２の堆積工程の前に、前記半導体基板を熱酸化し前記第２のトレンチの表面に熱酸化膜を形成する工程を備えたことを特徴とする請求項１〜５のいずれか一項に記載の半導体装置の製造方法。
- 前記第１の堆積工程で堆積される絶縁膜が第１の絶縁膜からなり、前記第２の堆積工程で堆積される絶縁膜が第２の絶縁膜からなり、第１の絶縁膜と第２の絶縁膜とは材料が異なることを特徴とする請求項１〜６のいずれか一項に記載の半導体装置の製造方法。
- 前記第１の絶縁物と前記第２の絶縁物は、一方が前記半導体基板に対して引っ張り応力を発生するものであり、他方が前記半導体基板に対して圧縮応力を発生するものであることを特徴とする請求項７に記載の半導体装置の製造方法。
- 前記第１の絶縁物と前記第２の絶縁物は、一方が前記半導体基板より大きい熱膨張係数を有するもしくは熱収縮性を有するものであり、他方が前記半導体基板より小さな熱膨張係数を有するものであることを特徴とする請求項７に記載の半導体装置の製造方法。
- 前記第３の堆積工程では減圧ＣＶＤ法により不純物をドープしないポリシリコン膜を堆積することを特徴とする請求項４に記載の半導体装置の製造方法。
- 前記第３の堆積工程において堆積したポリシリコン膜の上面よりイオン注入により不純物を注入し熱処理することで該ポリシリコン膜内に不純物を拡散させる工程を備えたことを特徴とする請求項１０に記載の半導体装置の製造方法。
- 前記第２のエッチング工程は、前記第１の堆積工程で堆積された絶縁膜をマスクとして行うことを特徴とする請求項１〜１１のいずれか一項に記載の半導体装置の製造方法。
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