JP2000021971A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 ダミーパターンとアクティブ領域との間の段
差が無く、平坦な状態で、均一に研磨を施すことのでき
る半導体装置の製造方法を提供する。 【解決手段】 半導体基板１上にパッド酸化膜２、シリ
コン窒化膜３を順次形成し、シリコン窒化膜３をパター
ニングし、これをマスクにして、半導体基板１に溝ＴＲ
１を形成し、次に全面に埋込みＣＶＤ酸化膜５を堆積
し、ＣＶＤ酸化膜５およびシリコン窒化膜３にＣＭＰを
施した後、全面にシリコン窒化膜６を形成し、フォトリ
ソグラフィーおよびエッチング法により、シリコン窒化
膜６を窒化膜パターン６２とダミー窒化膜パターン６１
とにパターニングし、パターン６２をマスクとして半導
体基板１をエッチングすることにより素子分離用溝ＴＲ
２を形成し、次に全面にＣＶＤ酸化膜８を堆積し、ＣＶ
Ｄ酸化膜８および窒化膜パターン６１，６２にＣＭＰを
施した後、窒化膜パターン６１，６２およびパッド酸化
膜２を除去する。
差が無く、平坦な状態で、均一に研磨を施すことのでき
る半導体装置の製造方法を提供する。 【解決手段】 半導体基板１上にパッド酸化膜２、シリ
コン窒化膜３を順次形成し、シリコン窒化膜３をパター
ニングし、これをマスクにして、半導体基板１に溝ＴＲ
１を形成し、次に全面に埋込みＣＶＤ酸化膜５を堆積
し、ＣＶＤ酸化膜５およびシリコン窒化膜３にＣＭＰを
施した後、全面にシリコン窒化膜６を形成し、フォトリ
ソグラフィーおよびエッチング法により、シリコン窒化
膜６を窒化膜パターン６２とダミー窒化膜パターン６１
とにパターニングし、パターン６２をマスクとして半導
体基板１をエッチングすることにより素子分離用溝ＴＲ
２を形成し、次に全面にＣＶＤ酸化膜８を堆積し、ＣＶ
Ｄ酸化膜８および窒化膜パターン６１，６２にＣＭＰを
施した後、窒化膜パターン６１，６２およびパッド酸化
膜２を除去する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に、シャロウトレンチ型素子分離構造を有
する半導体装置の製造方法に関する。
法に関し、特に、シャロウトレンチ型素子分離構造を有
する半導体装置の製造方法に関する。
【０００２】
【従来の技術】ＳＴＩ（シャロウトレンチ型素子分離）
の形成では、ＣＭＰ（化学的機械研磨法）を用いてＡＣ
（アクティブ）パターンを形成するが、パターン形成を
容易にし、かつＣＭＰの面内均一性を向上させるため
に、ダミーパターンと呼ばれる、機能的に回路に全く寄
与しない構造を半導体基板に形成する手法が従来から用
いられている。従来のダミーパターンを用いた例とし
て、特開昭６３−１３１５３７号公報、特開平４−２７
７６５０号公報に開示されてるような方法がある。
の形成では、ＣＭＰ（化学的機械研磨法）を用いてＡＣ
（アクティブ）パターンを形成するが、パターン形成を
容易にし、かつＣＭＰの面内均一性を向上させるため
に、ダミーパターンと呼ばれる、機能的に回路に全く寄
与しない構造を半導体基板に形成する手法が従来から用
いられている。従来のダミーパターンを用いた例とし
て、特開昭６３−１３１５３７号公報、特開平４−２７
７６５０号公報に開示されてるような方法がある。
【０００３】特開平４−２７７６５０号公報において
は、半導体基板１に狭い素子分離溝５と広い素子分離溝
６とを設け、次に半導体基板１全面に酸化膜８を堆積
し、広い素子分離溝６の酸化膜８上にレジストパターン
９を形成し、エッチングにより狭い素子分離溝５に酸化
膜８を埋込むと同時にレジストパターン９をマスクとし
てダミーパターン酸化膜８を形成し、次に半導体基板１
全面に酸化膜１０を堆積し、熱処理により酸化膜１０を
平坦化した後酸化膜１０をエッチバックする。
は、半導体基板１に狭い素子分離溝５と広い素子分離溝
６とを設け、次に半導体基板１全面に酸化膜８を堆積
し、広い素子分離溝６の酸化膜８上にレジストパターン
９を形成し、エッチングにより狭い素子分離溝５に酸化
膜８を埋込むと同時にレジストパターン９をマスクとし
てダミーパターン酸化膜８を形成し、次に半導体基板１
全面に酸化膜１０を堆積し、熱処理により酸化膜１０を
平坦化した後酸化膜１０をエッチバックする。
【０００４】また、特開昭６３−１３１５３７号公報に
おいては、半導体基板１に素子分離用溝を形成し、酸化
膜３と多結晶シリコン膜４を順次形成し、エッチングに
よりダミーパターン酸化膜３を形成する。次に全面に酸
化膜５を堆積し、多結晶シリコン膜４をストッパーとし
て酸化膜５を研磨する。
おいては、半導体基板１に素子分離用溝を形成し、酸化
膜３と多結晶シリコン膜４を順次形成し、エッチングに
よりダミーパターン酸化膜３を形成する。次に全面に酸
化膜５を堆積し、多結晶シリコン膜４をストッパーとし
て酸化膜５を研磨する。
【０００５】
【発明が解決しようとする課題】特開昭６３−１３１５
３７号公報に記載の方法においては、シリコン酸化膜３
の膜厚を、正確にトレンチ深さと等しく制御することは
困難であり、アクティブ領域とダミー酸化膜３埋込み領
域との間に段差ができやすいので、埋込み酸化膜５にＣ
ＭＰを施す際、均一にＣＭＰを仕上げることが難しいと
いう問題がある。
３７号公報に記載の方法においては、シリコン酸化膜３
の膜厚を、正確にトレンチ深さと等しく制御することは
困難であり、アクティブ領域とダミー酸化膜３埋込み領
域との間に段差ができやすいので、埋込み酸化膜５にＣ
ＭＰを施す際、均一にＣＭＰを仕上げることが難しいと
いう問題がある。
【０００６】また、特開平４−２７７６５０号公報に記
載の方法においては、ダミー酸化膜８の膜厚が、素子分
離溝６の深さよりも小さいため、アクティブ領域と素子
分離領域との間に段差があるので、埋込み酸化膜８の研
磨の直前に、段差を無くすために、平坦化用熱処理を施
す工程が必要となり、工程簡略が困難という問題があ
る。
載の方法においては、ダミー酸化膜８の膜厚が、素子分
離溝６の深さよりも小さいため、アクティブ領域と素子
分離領域との間に段差があるので、埋込み酸化膜８の研
磨の直前に、段差を無くすために、平坦化用熱処理を施
す工程が必要となり、工程簡略が困難という問題があ
る。
【０００７】そこで本発明においては、ダミーパターン
とアクティブ領域との間の段差が無く、平坦な状態で、
均一に研磨を施すことのできる半導体装置の製造方法を
提供することを目的とする。
とアクティブ領域との間の段差が無く、平坦な状態で、
均一に研磨を施すことのできる半導体装置の製造方法を
提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に第１の絶縁膜を形成する第１
の工程と、前記第１の絶縁膜を、所定形状になるようエ
ッチング加工する第２の工程と、前記第２の工程後、前
記第１の絶縁膜をマスクにして、前記半導体基板をエッ
チングすることにより、前記半導体基板に第１の溝を形
成する第３の工程と、前記第３の工程後、前記半導体基
板上に前記第１の絶縁膜とは異なる材料から成る第２の
絶縁膜を、前記第１の絶縁膜が埋るよう形成する第４の
工程と、前記第２の絶縁膜および前記第１の絶縁膜を、
前記第１の絶縁膜が前記半導体基板上に残り、前記第１
の溝に前記第２の絶縁膜が埋込まれるよう研磨する第５
の工程と、前記第５の工程後、前記第１の絶縁膜を除去
する第６の工程と、前記第６の工程後、前記半導体基板
上に前記第２の絶縁膜とは異なる材料から成る第３の絶
縁膜を形成する第７の工程と、前記第１の溝に埋込まれ
た前記第２の絶縁膜上方の前記第３の絶縁膜上に、第１
のレジストパターンを形成すると同時に、前記第１の溝
が形成されていない前記半導体基板上方の前記第３の絶
縁膜上に第２のレジストパターンを形成する第８の工程
と、前記第１および第２のレジストパターンをマスクに
して、前記第３の絶縁膜をエッチングし、それぞれダミ
ー用絶縁膜パターンと素子分離形成用絶縁膜パターンと
を形成する第９の工程と、前記素子分離形成用絶縁膜パ
ターンおよび前記ダミー用絶縁膜パターンをマスクにし
て、前記半導体基板にエッチング処理を施すことによ
り、前記半導体基板上に第２の溝を形成し、前記第２の
溝の底部の前記半導体基板上に前記第１の溝に埋込まれ
た前記第２の絶縁膜を残すようにする第１０の工程と、
前記第１０の工程後、前記半導体基板上に前記第２の絶
縁膜と同じ材料から成る第４の絶縁膜を、前記ダミー用
絶縁膜パターンと前記素子分離形成用絶縁膜パターンが
埋るよう形成する第１１の工程と、前記第４の絶縁膜、
前記ダミー用絶縁膜パターン、および前記素子分離形成
用絶縁膜パターンを、前記ダミー用絶縁膜パターンと前
記素子分離形成用絶縁膜パターンが前記半導体基板上に
残り、前記第２の溝に前記第４の絶縁膜が埋込まれるよ
う研磨する第１２の工程と、前記第１２の工程後、前記
ダミー用絶縁膜パターンおよび前記素子分離形成用絶縁
膜パターンを除去する第１３の工程とを備える。
造方法は、半導体基板上に第１の絶縁膜を形成する第１
の工程と、前記第１の絶縁膜を、所定形状になるようエ
ッチング加工する第２の工程と、前記第２の工程後、前
記第１の絶縁膜をマスクにして、前記半導体基板をエッ
チングすることにより、前記半導体基板に第１の溝を形
成する第３の工程と、前記第３の工程後、前記半導体基
板上に前記第１の絶縁膜とは異なる材料から成る第２の
絶縁膜を、前記第１の絶縁膜が埋るよう形成する第４の
工程と、前記第２の絶縁膜および前記第１の絶縁膜を、
前記第１の絶縁膜が前記半導体基板上に残り、前記第１
の溝に前記第２の絶縁膜が埋込まれるよう研磨する第５
の工程と、前記第５の工程後、前記第１の絶縁膜を除去
する第６の工程と、前記第６の工程後、前記半導体基板
上に前記第２の絶縁膜とは異なる材料から成る第３の絶
縁膜を形成する第７の工程と、前記第１の溝に埋込まれ
た前記第２の絶縁膜上方の前記第３の絶縁膜上に、第１
のレジストパターンを形成すると同時に、前記第１の溝
が形成されていない前記半導体基板上方の前記第３の絶
縁膜上に第２のレジストパターンを形成する第８の工程
と、前記第１および第２のレジストパターンをマスクに
して、前記第３の絶縁膜をエッチングし、それぞれダミ
ー用絶縁膜パターンと素子分離形成用絶縁膜パターンと
を形成する第９の工程と、前記素子分離形成用絶縁膜パ
ターンおよび前記ダミー用絶縁膜パターンをマスクにし
て、前記半導体基板にエッチング処理を施すことによ
り、前記半導体基板上に第２の溝を形成し、前記第２の
溝の底部の前記半導体基板上に前記第１の溝に埋込まれ
た前記第２の絶縁膜を残すようにする第１０の工程と、
前記第１０の工程後、前記半導体基板上に前記第２の絶
縁膜と同じ材料から成る第４の絶縁膜を、前記ダミー用
絶縁膜パターンと前記素子分離形成用絶縁膜パターンが
埋るよう形成する第１１の工程と、前記第４の絶縁膜、
前記ダミー用絶縁膜パターン、および前記素子分離形成
用絶縁膜パターンを、前記ダミー用絶縁膜パターンと前
記素子分離形成用絶縁膜パターンが前記半導体基板上に
残り、前記第２の溝に前記第４の絶縁膜が埋込まれるよ
う研磨する第１２の工程と、前記第１２の工程後、前記
ダミー用絶縁膜パターンおよび前記素子分離形成用絶縁
膜パターンを除去する第１３の工程とを備える。
【０００９】本発明における半導体装置の製造方法の一
態様例においては、前記第１の工程において、前記半導
体基板上に、前記第１および第３の絶縁膜とは異なる材
料から成るパッド絶縁膜を形成し、前記パッド絶縁膜上
に前記第１の絶縁膜を形成し、前記第３の工程におい
て、前記パッド絶縁膜および前記半導体基板をエッチン
グすることにより、前記半導体基板に前記第１の溝を形
成し、前記第１０の工程において、前記パッド絶縁膜お
よび前記半導体基板をエッチングすることにより、前記
半導体基板に前記第２の溝を形成し、前記第１３の工程
において、前記ダミー用絶縁膜パターンおよび前記素子
分離形成用絶縁膜パターンと、前記パッド絶縁膜とを除
去する。
態様例においては、前記第１の工程において、前記半導
体基板上に、前記第１および第３の絶縁膜とは異なる材
料から成るパッド絶縁膜を形成し、前記パッド絶縁膜上
に前記第１の絶縁膜を形成し、前記第３の工程におい
て、前記パッド絶縁膜および前記半導体基板をエッチン
グすることにより、前記半導体基板に前記第１の溝を形
成し、前記第１０の工程において、前記パッド絶縁膜お
よび前記半導体基板をエッチングすることにより、前記
半導体基板に前記第２の溝を形成し、前記第１３の工程
において、前記ダミー用絶縁膜パターンおよび前記素子
分離形成用絶縁膜パターンと、前記パッド絶縁膜とを除
去する。
【００１０】本発明における半導体装置の製造方法の一
態様例においては、前記第１および前記第３の絶縁膜は
シリコン窒化膜を含み、前記第２の絶縁膜、前記第４の
絶縁膜および前記パッド絶縁膜はシリコン酸化膜であ
る。
態様例においては、前記第１および前記第３の絶縁膜は
シリコン窒化膜を含み、前記第２の絶縁膜、前記第４の
絶縁膜および前記パッド絶縁膜はシリコン酸化膜であ
る。
【００１１】
【発明の実施の形態】以下、本発明の一実施形態を図面
に基づいて説明する。図１〜図３は、本発明にかかる実
施の形態を説明するための工程順断面図である。以下、
図１〜図３を参照しながら、本発明にかかる半導体装置
の製造方法を説明する。
に基づいて説明する。図１〜図３は、本発明にかかる実
施の形態を説明するための工程順断面図である。以下、
図１〜図３を参照しながら、本発明にかかる半導体装置
の製造方法を説明する。
【００１２】図１（ａ）に示すように、半導体基板１上
にパッド酸化膜２を形成し、パッド酸化膜２上にシリコ
ン窒化膜３を形成し、シリコン窒化膜３上にレジストパ
ターン４を形成し、レジストパターン４をマスクにして
シリコン窒化膜３をエッチングする。
にパッド酸化膜２を形成し、パッド酸化膜２上にシリコ
ン窒化膜３を形成し、シリコン窒化膜３上にレジストパ
ターン４を形成し、レジストパターン４をマスクにして
シリコン窒化膜３をエッチングする。
【００１３】次に図１（ｂ）に示すように、パターニン
グされたシリコン窒化膜３をマスクにして、半導体基板
１に溝ＴＲ１を形成する。
グされたシリコン窒化膜３をマスクにして、半導体基板
１に溝ＴＲ１を形成する。
【００１４】次に図１（ｃ）に示すように、半導体基板
１全面に埋込みＣＶＤ酸化膜５を堆積する。
１全面に埋込みＣＶＤ酸化膜５を堆積する。
【００１５】次に図１（ｄ）に示すように、ＣＶＤ酸化
膜５およびシリコン窒化膜３にＣＭＰ（化学的機械研
磨）を施し、パッド酸化膜２が露出しない程度で研磨を
停止する。この際、溝ＴＲ１の幅は極めて小さいため、
ディッシングは生じない。
膜５およびシリコン窒化膜３にＣＭＰ（化学的機械研
磨）を施し、パッド酸化膜２が露出しない程度で研磨を
停止する。この際、溝ＴＲ１の幅は極めて小さいため、
ディッシングは生じない。
【００１６】次に図２（ａ）に示すように、シリコン窒
化膜３を除去する。
化膜３を除去する。
【００１７】次に図２（ｂ）に示すように、半導体基板
１全面にシリコン窒化膜６を形成し、シリコン窒化膜６
上に、溝ＴＲ１上にはダミー用のレジストパターン７１
を、アクティブ領域ＡＣ上には素子分離領域形成用レジ
ストパターン７２を、それぞれ形成する。
１全面にシリコン窒化膜６を形成し、シリコン窒化膜６
上に、溝ＴＲ１上にはダミー用のレジストパターン７１
を、アクティブ領域ＡＣ上には素子分離領域形成用レジ
ストパターン７２を、それぞれ形成する。
【００１８】次に図２（ｃ）に示すように、素子分離領
域形成用レジストパターン７２およびダミー用レジスト
パターン７１をマスクにして、シリコン窒化膜６をエッ
チングすることにより、それぞれ素子分離溝形成用窒化
膜パターン６２と、ダミー窒化膜パターン６１とを形成
する。
域形成用レジストパターン７２およびダミー用レジスト
パターン７１をマスクにして、シリコン窒化膜６をエッ
チングすることにより、それぞれ素子分離溝形成用窒化
膜パターン６２と、ダミー窒化膜パターン６１とを形成
する。
【００１９】次に図２（ｄ）に示すように、窒化膜パタ
ーン６２をマスクとして、半導体基板１をエッチングす
ることにより、素子分離用溝ＴＲ２が形成されると同時
に、溝ＴＲ１に埋込まれたＣＶＤ酸化膜５がダミーパタ
ーンとして溝ＴＲ２内に残る。
ーン６２をマスクとして、半導体基板１をエッチングす
ることにより、素子分離用溝ＴＲ２が形成されると同時
に、溝ＴＲ１に埋込まれたＣＶＤ酸化膜５がダミーパタ
ーンとして溝ＴＲ２内に残る。
【００２０】次に、図３（ａ）に示すように、半導体基
板１全面にＣＶＤ酸化膜８をシリコン窒化膜６１，６２
が完全に埋るような膜厚に堆積する。するとダミー窒化
膜パターン６１下のＣＶＤ酸化膜５と、ＣＶＤ酸化膜８
とは、一体となって素子分離用溝ＴＲ２内を埋める。
板１全面にＣＶＤ酸化膜８をシリコン窒化膜６１，６２
が完全に埋るような膜厚に堆積する。するとダミー窒化
膜パターン６１下のＣＶＤ酸化膜５と、ＣＶＤ酸化膜８
とは、一体となって素子分離用溝ＴＲ２内を埋める。
【００２１】次に、図３（ｂ）に示すように、ＣＶＤ酸
化膜８およびシリコン窒化膜６１，６２にＣＭＰ処理を
施し、パッド酸化膜２が露出する寸前で研磨を停止す
る。
化膜８およびシリコン窒化膜６１，６２にＣＭＰ処理を
施し、パッド酸化膜２が露出する寸前で研磨を停止す
る。
【００２２】次に、図３（ｃ）に示すように、シリコン
窒化膜６１，６２を除去し、次にパッド酸化膜２を除去
してフィールド素子分離領ＩＲが形成される。
窒化膜６１，６２を除去し、次にパッド酸化膜２を除去
してフィールド素子分離領ＩＲが形成される。
【００２３】このように本実施形態では、素子分離用溝
形成領域にあらかじめダミー用埋込み酸化膜パターン
（ＣＶＤ酸化膜５）を形成しておいてから素子分離用溝
を形成することにより、ダミー埋込み酸化膜（ＣＶＤ酸
化膜５）と、後から溝内に埋込む酸化膜（ＣＶＤ酸化膜
８）との高さの高低差が生じることなく、面内均一に化
学的機械研磨を行うことができる、
形成領域にあらかじめダミー用埋込み酸化膜パターン
（ＣＶＤ酸化膜５）を形成しておいてから素子分離用溝
を形成することにより、ダミー埋込み酸化膜（ＣＶＤ酸
化膜５）と、後から溝内に埋込む酸化膜（ＣＶＤ酸化膜
８）との高さの高低差が生じることなく、面内均一に化
学的機械研磨を行うことができる、
【００２４】
【発明の効果】以上説明したように本発明によれば、素
子分離用溝形成領域に、あらかじめダミー用埋込み酸化
膜パターンを形成しておいてから素子分離用溝を形成す
ることにより、ダミー埋込み酸化膜と、後から溝内に埋
込む酸化膜との高さの高低差が生じることなく、面内均
一に化学的機械研磨を行うことができる。従って、高精
度の半導体装置の製造方法を実現することができる。
子分離用溝形成領域に、あらかじめダミー用埋込み酸化
膜パターンを形成しておいてから素子分離用溝を形成す
ることにより、ダミー埋込み酸化膜と、後から溝内に埋
込む酸化膜との高さの高低差が生じることなく、面内均
一に化学的機械研磨を行うことができる。従って、高精
度の半導体装置の製造方法を実現することができる。
【図１】本発明の第１の実施形態に係る半導体装置の製
造方法を工程順に示す概略断面図である。
造方法を工程順に示す概略断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の製
造方法を工程順に示す概略断面図である。
造方法を工程順に示す概略断面図である。
【図３】本発明の第１の実施形態に係る半導体装置の製
造方法を工程順に示す概略断面図である。
造方法を工程順に示す概略断面図である。
１ 半導体基板 ２ パッド酸化膜 ３ シリコン窒化膜 ４ フォトレジスト ５，８ ＣＶＤ酸化膜 ６ シリコン窒化膜 ７１ ダミー用レジストパターン ７２ 素子分離溝用レジストパターン ６１ ダミーシリコン窒化膜パターン ６２ 素子分離溝用シリコン窒化膜パターン ＴＲ１ ダミー用溝 ＴＲ２ 素子分離溝 ＡＣ アクティブ領域 ＩＲ フィールド領域
Claims (3)
- 【請求項１】 半導体基板上に第１の絶縁膜を形成する
第１の工程と、 前記第１の絶縁膜を、所定形状になるようエッチング加
工する第２の工程と、 前記第２の工程後、前記第１の絶縁膜をマスクにして、
前記半導体基板をエッチングすることにより、前記半導
体基板に第１の溝を形成する第３の工程と、 前記第３の工程後、前記半導体基板上に前記第１の絶縁
膜とは異なる材料から成る第２の絶縁膜を、前記第１の
絶縁膜が埋るよう形成する第４の工程と、 前記第２の絶縁膜および前記第１の絶縁膜を、前記第１
の絶縁膜が前記半導体基板上に残り、前記第１の溝に前
記第２の絶縁膜が埋込まれるよう研磨する第５の工程
と、 前記第５の工程後、前記第１の絶縁膜を除去する第６の
工程と、 前記第６の工程後、前記半導体基板上に前記第２の絶縁
膜とは異なる材料から成る第３の絶縁膜を形成する第７
の工程と、 前記第１の溝に埋込まれた前記第２の絶縁膜上方の前記
第３の絶縁膜上に、第１のレジストパターンを形成する
と同時に、前記第１の溝が形成されていない前記半導体
基板上方の前記第３の絶縁膜上に第２のレジストパター
ンを形成する第８の工程と、 前記第１および第２のレジストパターンをマスクにし
て、前記第３の絶縁膜をエッチングし、それぞれダミー
用絶縁膜パターンと素子分離形成用絶縁膜パターンとを
形成する第９の工程と、 前記素子分離形成用絶縁膜パターンおよび前記ダミー用
絶縁膜パターンをマスクにして、前記半導体基板にエッ
チング処理を施すことにより、前記半導体基板上に第２
の溝を形成し、前記第２の溝の底部の前記半導体基板上
に前記第１の溝に埋込まれた前記第２の絶縁膜を残すよ
うにする第１０の工程と、 前記第１０の工程後、前記半導体基板上に前記第２の絶
縁膜と同じ材料から成る第４の絶縁膜を、前記ダミー用
絶縁膜パターンと前記素子分離形成用絶縁膜パターンが
埋るよう形成する第１１の工程と、 前記第４の絶縁膜、前記ダミー用絶縁膜パターン、およ
び前記素子分離形成用絶縁膜パターンを、前記ダミー用
絶縁膜パターンと前記素子分離形成用絶縁膜パターンが
前記半導体基板上に残り、前記第２の溝に前記第４の絶
縁膜が埋込まれるよう研磨する第１２の工程と、 前記第１２の工程後、前記ダミー用絶縁膜パターンおよ
び前記素子分離形成用絶縁膜パターンを除去する第１３
の工程とを備えることを特徴とする半導体装置の製造方
法。 - 【請求項２】 前記第１の工程において、前記半導体基
板上に、前記第１および第３の絶縁膜とは異なる材料か
ら成るパッド絶縁膜を形成し、前記パッド絶縁膜上に前
記第１の絶縁膜を形成し、 前記第３の工程において、前記パッド絶縁膜および前記
半導体基板をエッチングすることにより、前記半導体基
板に前記第１の溝を形成し、 前記第１０の工程において、前記パッド絶縁膜および前
記半導体基板をエッチングすることにより、前記半導体
基板に前記第２の溝を形成し、 前記第１３の工程において、前記ダミー用絶縁膜パター
ンおよび前記素子分離形成用絶縁膜パターンと、前記パ
ッド絶縁膜とを除去することを特徴とする請求項１に記
載の半導体装置の製造方法。 - 【請求項３】 前記第１および前記第３の絶縁膜はシリ
コン窒化膜を含み、前記第２の絶縁膜、前記第４の絶縁
膜および前記パッド絶縁膜はシリコン酸化膜であること
を特徴とする請求項１に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10199864A JP2000021971A (ja) | 1998-06-30 | 1998-06-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10199864A JP2000021971A (ja) | 1998-06-30 | 1998-06-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000021971A true JP2000021971A (ja) | 2000-01-21 |
Family
ID=16414922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10199864A Pending JP2000021971A (ja) | 1998-06-30 | 1998-06-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000021971A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005303253A (ja) * | 2004-03-18 | 2005-10-27 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
| KR101147382B1 (ko) | 2005-10-27 | 2012-05-23 | 매그나칩 반도체 유한회사 | 반도체 소자의 진성 게터링 방법 |
-
1998
- 1998-06-30 JP JP10199864A patent/JP2000021971A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005303253A (ja) * | 2004-03-18 | 2005-10-27 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
| KR101147382B1 (ko) | 2005-10-27 | 2012-05-23 | 매그나칩 반도체 유한회사 | 반도체 소자의 진성 게터링 방법 |
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