JP3645142B2 - 半導体ウエハの処理方法ならびに半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体ウエハの処理方法ならびに半導体装置の製造方法に関し、特に素子分離領域を有する半導体ウエハの処理方法ならびに半導体装置の製造方法に関する。
【0002】
【背景技術】
近年、半導体素子(たとえばMOSトランジスタ)の微細化に伴い、素子分離領域の微細化が必要となっている。素子分離領域の微細化を達成するため、トレンチ素子分離技術が検討されている。トレンチ素子分離技術は、基板上の半導体素子間にトレンチを設け、このトレンチに絶縁材を充填することによって、半導体素子間を分離する技術である。次に、この技術の一例を説明する。
【0003】
図11〜図13は、従来のトレンチ素子分離技術を利用した、素子分離領域の形成工程を模式的に示す図である。図11は、具体的には、パッド層、研磨ストッパ層およびレジスト層が順次堆積された、半導体ウエハの平面図であって、半導体ウエハ上に形成されたレジスト層の露光範囲を説明するための図である。図12および図13は、図11におけるB−B線に沿った断面に対応する、断面模式図である。
【0004】
まず、半導体ウエハ10の上に、パッド層12、研磨ストッパ層14およびレジスト層R2を順次堆積する。次に、図11に示すように、チップ領域120における、レジスト層R2のみ露光する。
【0005】
次いで、図12(a)に示すように、レジスト層R2を現像し、所定のパターンを有するレジスト層R2を形成する。レジスト層R2をマスクとして、研磨ストッパ層114およびパッド層112を除去する。
【0006】
次に、図12(b)に示すように、レジスト層R2を除去した後、研磨ストッパ層114をマスクとして、半導体ウエハ110においてトレンチ132を形成する。
【0007】
次に、図13(a)に示すように、トレンチ132を充填するようにして、半導体ウエハ110の上に絶縁層152を形成する。
【0008】
次に、図13(b)に示すように、化学的機械的研磨法(以下「CMP法」という)により、絶縁層152の研磨を行う。以上のようにして、トレンチ132内に絶縁層152を埋め込み、トレンチ素子分離領域を形成する。
【0009】
ところで、露光工程のスループットが低下するのを防止する観点から、図11に示すように、非チップ領域122におけるレジスト層R2は、一般的に露光されない。このため、図12(b)に示すように、半導体ウエハ110にトレンチ132を形成した後、チップ領域120に隣接する非チップ領域122において、幅の広い凸部160が形成される。チップ領域120に隣接する非チップ領域122において、幅の広い凸部160が形成されると、次の問題が生じる。
【0010】
図13(a)に示すように、半導体ウエハ110の上に絶縁層152を形成する際に、幅の広い凸部160において、絶縁層152が厚く堆積してしまう。幅の広い凸部160において絶縁層152が厚く堆積した状態で、絶縁層152を研磨すると、図13(b)に示すように、幅の広い凸部160において絶縁層152が残存してしまうことになる。また、同時に、幅の広い凸部160の上に形成された絶縁層152の影響を受け、幅の広い凸部160と隣接する凸部162において、絶縁層152が残存してしまう。すなわち、非チップ領域122に近接するチップ領域120における凸部162において、絶縁層が残存してしまう。非チップ領域122に近接するチップ領域120における凸部162において、絶縁層152が残存してしまうと、研磨ストッパ層114を除去できなくなり、その凸部162の上部に素子を形成できなくなるなどの問題が生じる。
【0011】
また、幅の広い凸部160において絶縁層152が厚く堆積した状態で、絶縁層152を研磨すると、シニング(thinning) やディッシング(dishing) などの現象が生じる場合がある。これらの現象が生じると、絶縁層152の膜厚がばらつくなどの問題が生じる。
【0012】
以上の理由から、チップ領域120に隣接する非チップ領域122において、幅の広い凸部160が形成されると、チップ領域120の最外領域(図11においてクロス(×)で示す領域)で形成されるチップが、不良チップになるなどの不具合が生じる。すなわち、チップ領域の最外領域で形成されるチップの、歩留まりが、低下してしまう。
【0013】
【発明が解決しようとする課題】
本発明の目的は、チップ領域の最外領域で形成される、チップの歩留まりを高くすることができる、半導体ウエハの処理方法ならびに半導体装置の製造方法を提供することにある。
【0014】
【課題を解決するための手段】
(半導体ウエハの処理方法)
(1)本発明の第1の半導体ウエハの処理方法は、
トレンチ素子分離領域を形成する工程(A)を含む、半導体ウエハの処理方法であって、
前記半導体ウエハは、チップ領域と、非チップ領域とを有し、
前記工程(A)において、前記非チップ領域の少なくとも一部において、ダミートレンチ素子分離領域が形成される。
【0015】
ここで、チップ領域とは、パターン上、チップを形成できる領域をいい、非チップ領域とは、パターン上、チップを形成できない領域をいう。
【0016】
本発明の第1の半導体ウエハの処理方法においては、前記工程(A)において、非チップ領域のうち少なくとも前記チップ領域と隣接する領域において、ダミートレンチ素子分離領域が形成されている。このため、チップ領域に、トレンチ素子分離領域を形成するためにトレンチを形成する際に、非チップ領域のうち少なくとも前記チップ領域と隣接する領域においてダミートレンチが形成される。その結果、前記トレンチおよび前記ダミートレンチ内に絶縁層を充填する際に、非チップ領域の凸部において、絶縁層が、厚く堆積するのを抑制することができる。これによって、絶縁層を研磨する際において、非チップ領域に堆積した絶縁層の影響で、非チップ領域に隣接するチップ領域の凸部において、絶縁層が残存するのを抑制することができる。したがって、非チップ領域に隣接するチップ領域において形成されるチップの歩留まりを高めることができる。
【0017】
(2)本発明の第2の半導体ウエハの処理方法は、
トレンチ素子分離領域を形成する工程(A)を含む、半導体ウエハの処理方法であって、
前記半導体ウエハは、チップ領域と、非チップ領域とを有し、
前記工程(A)は、以下の工程(a)〜(d)を含む。
(a)前記チップ領域および前記非チップ領域を有する前記半導体ウエハの上に、所定のパターンを有する研磨ストッパ層を形成する工程、
(b)少なくとも前記研磨ストッパ層をマスクとして、前記チップ領域および前記非チップ領域を有する前記半導体ウエハの前記チップ領域にトレンチを形成する工程であって、前記チップ領域において前記半導体ウエハにトレンチが形成され、前記非チップ領域のうち少なくとも前記チップ領域と隣接する領域の前記半導体ウエハにダミートレンチを形成する工程、
(c)前記トレンチおよび前記ダミートレンチを充填するように、前記チップ領域および前記非チップ領域を有する前記半導体ウエハの上に、絶縁層を形成する工程、および
(d)前記研磨ストッパ層をストッパとして、前記絶縁層を研磨する工程。
【0018】
本発明の第2の半導体ウエハの処理方法は、本発明の第1の半導体ウエハの処理方法と同様の作用効果を奏することができる。
【0019】
(3)本発明の第3の半導体ウエハの処理方法は、
トレンチ素子分離領域を形成する工程(A)を含む、半導体ウエハの処理方法であって、
前記半導体ウエハは、チップ領域と、非チップ領域とを有し、
前記工程(A)は、以下の工程(h)〜(o)を含む、半導体ウエハの処理方法。
(h)前記チップ領域および前記非チップ領域を有する前記半導体ウエハの上に、研磨ストッパ層を形成する工程、
(i)前記研磨ストッパ層の上にレジスト層を形成する工程、
(j)前記レジスト層を露光する工程であって、前記チップ領域および前記非チップ領域の所定領域が、露光される工程、
(k)前記レジスト層を現像する工程、
(l)前記レジスト層をマスクとして、前記研磨ストッパ層を所定パターンで除去する工程、
(m)少なくとも前記研磨ストッパ層をマスクとして、前記チップ領域および前記非チップ領域を有する前記半導体ウエハをエッチングし、トレンチを形成する工程であって、前記チップ領域において前記半導体ウエハにトレンチを形成し、前記非チップ領域のうち少なくとも前記チップ領域と隣接する領域の前記半導体ウエハにダミートレンチを形成する工程、
(n)前記トレンチおよび前記ダミートレンチを充填するように、前記チップ領域および前記非チップ領域を有する前記半導体ウエハの上に、絶縁層を形成する工程、および
(o)前記研磨ストッパ層をストッパとして、前記絶縁層を研磨する工程。
【0020】
本発明の第3の半導体ウエハの処理方法は、本発明の第1の半導体ウエハの処理方法と同様の作用効果を奏することができる。
【0021】
本発明の第3の半導体装置の処理方法は、
前記工程(j)において、フォトマスクが使用され、
前記チップ領域における前記レジスト層を露光する際に使用されるフォトマスクと、前記非チップ領域における前記レジスト層を露光する際に使用されるフォトマスクとは、同じであることが好ましい。
【0022】
これによって、異なるフォトマスクを使用する場合に比べて、露光工程のスループットを向上させることができる。
また、前記半導体ウエハの処理方法において、前記トレンチを形成する工程と、前記ダミートレンチを形成する工程とを同一工程にて行なうことができる。
【0023】
(半導体ウエハ)
本発明の半導体ウエハは、
チップ領域と非チップ領域とを含み、
前記チップ領域において、トレンチ素子分離領域が設けられ、
前記非チップ領域のうち少なくとも前記チップ領域と隣接する領域において、ダミートレンチ素子分離領域が設けられている。
【0024】
本発明の半導体ウエハを利用して、たとえば半導体装置を製造した場合には、半導体ウエハの処理方法の項で説明した理由で、非チップ領域と隣接するチップ領域で得られるチップの歩留まりを高くすることができる。
【0025】
(半導体装置の製造方法)
本発明の半導体装置の製造方法は、上述した本発明の半導体ウエハの処理方法を含む。
【0026】
本発明の半導体装置の製造方法によれば、半導体ウエハの処理方法の項で説明した理由で、非チップ領域と隣接するチップ領域で得られるチップの歩留まりを高くすることができる。
【0027】
【発明の実施の形態】
以下、本発明の好適な実施の形態について、図面を参照しながら説明する。
【0028】
[半導体ウエハ]
以下、実施の形態に係る半導体ウエハについて説明する。図1は、半導体ウエハを模式的に示す平面図である。図2は、図1におけるA−A線に沿った断面図である。
【0029】
半導体ウエハ10は、所定の処理が施され、具体的には次の構成を有する。半導体ウエハ10は、チップ領域20と、非チップ領域22(図1において斜線で示す領域)とを有する。ここで、チップ領域20とは、パターン上、チップを形成できる領域をいい、非チップ領域22とは、パターン上、チップを形成できない領域をいう。チップ領域20において、破線で区画されている領域は、単位チップを構成している。
【0030】
半導体ウエハ10のチップ領域20の所定位置には、トレンチ素子分離領域30が形成されている。半導体ウエハ10の非チップ領域22の所定位置には、ダミートレンチ素子分離領域40が形成されている。
【0031】
トレンチ素子分離領域30は、素子形成領域間を分離し、素子形成領域を画定する役割を有する。このトレンチ素子分離領域30は、半導体ウエハ10に形成されたトレンチ32内に、トレンチ絶縁層50が形成されることによって、構成されている。また、半導体ウエハ10とトレンチ絶縁層50の間には、トレンチ酸化膜34が介在している。
【0032】
ダミートレンチ素子分離領域40によって、ダミー素子形成領域が画定されている。ダミートレンチ素子分離領域40の構成は、トレンチ素子分離領域30と同様である。具体的には、このダミートレンチ素子分離領域40は、半導体ウエハ10に形成されたダミートレンチ42内に、トレンチ絶縁層50が形成されることによって、構成されている。また、半導体ウエハ10とトレンチ絶縁層50の間には、トレンチ酸化膜44が介在している。
【0033】
[半導体ウエハの処理方法]
次に、実施の形態に係る半導体ウエハの処理方法について説明する。具体的には、半導体ウエハにトレンチ素子分離領域の形成する方法について説明する。図3〜図8は、本実施の形態に係る半導体ウエハの処理工程を模式的に示す断面図である。
【0034】
(1)まず、図3を参照しながら説明する。半導体ウエハ10上に、パッド層12を形成する。パッド層12の材質としては、たとえば酸化シリコン,酸化窒化シリコンなどを挙げることができる。パッド層12が酸化シリコンからなる場合には、熱酸化法,CVD法などにより形成することができる。パッド層12が酸化窒化シリコンからなる場合には、CVD法などにより形成することができる。パッド層12の膜厚は、たとえば5〜20nmである。
【0035】
次に、パッド層12上に、研磨ストッパ層14を形成する。研磨ストッパ層14としては、単層構造または多層構造を挙げることができる。単層構造としては、たとえば窒化シリコン層,多結晶シリコン層および非晶質シリコン層のいずれかを挙げることができる。多層構造としては、窒化シリコン層と多結晶シリコン層と非晶質シリコン層との中から選択される少なくとも2種からなる多層構造などを挙げることができる。研磨ストッパ層14の形成方法としては、公知の方法たとえばCVD法などを挙げることができる。研磨ストッパ層14は、後の絶縁層の研磨におけるストッパとして機能するのに十分な膜厚、たとえば50〜250nmの膜厚を有する。
【0036】
次に、研磨ストッパ層14の上に、公知の方法により、レジスト層R1を塗布する。
【0037】
次に、図4に示すように、レジスト層R1を露光する。図4は、半導体ウエハ10の、露光される範囲を説明するための図である。
【0038】
この露光は、チップ領域20のみならず、非チップ領域22にも施される。具体的には、この露光は、チップ領域20にショットが施されると同時に、非チップ領域22(具体的には、図4において斜線で示す領域)にダミーショットが施されることによって、行われる。
【0039】
チップ領域20を露光する方法としては、公知の方法を挙げることができる。具体的には、チップ領域20を露光する方法としては、光を使用する場合には、たとえば、縮小投影露光装置を利用した方法,等倍露光装置を利用した方法を挙げることができ、電子ビームを利用した場合には,たとえば直接描画方式を利用した方法を挙げることができる。縮小投影露光装置を利用した方法としては、ステップアンドリピート方式やステップアンドスキャン方式が好ましい。
【0040】
ダミーショットは、非チップ領域22において、後述するダミートレンチ42を形成するために施す。このダミーショットは、チップ領域20に隣接する非チップ領域22において、後述するダミートレンチ42が形成されるように施されることが好ましい。非チップ領域22を露光する方法は、非チップ領域22を露光できる方法であれば特に限定されない。具体的には、非チップ領域22を露光する方法としては、光を使用する場合には、たとえば、縮小投影露光装置を利用した方法,等倍露光装置を利用した方法を挙げることができ、電子ビームを利用した場合には,たとえば直接描画方式を利用した方法を挙げることができる。縮小投影露光装置を利用した方法としては、ステップアンドリピート方式やステップアンドスキャン方式が好ましい。また、非チップ領域22を露光する方法は、露光工程のスループットの向上の観点から、チップ領域20を露光する方法と同様の方法であることが好ましい。非チップ領域22を露光する際に使用される、フォトマスクは、非チップ領域22において、ダミートレンチ42が形成されるパターンを有するものであれば特に限定されない。フォトマスクは、チップ領域20を露光する際に使用される、フォトマスクと同様のものであってもよく、または、別のものであってもよい。好ましいフォトマスクとしては、露光工程のスループットの向上の観点から、チップ領域20を露光する際に使用される、フォトマスクと同様のもの挙げることができる。
【0041】
次に、レジスト層R1を現像し、図5(a)に示すような、所定のパターンを有するレジスト層R1を形成する。
【0042】
(2)次に、図5(b)に示すように、レジスト層R1をマスクとして、研磨ストッパ層14およびパッド層12をエッチングする。このエッチングは、たとえばドライエッチングにより行われる。
【0043】
(3)次に、図6(a)に示すように、レジスト層R1を除去する。レジスト層R1は、たとえばアッシングにより除去される。次いで、研磨ストッパ層14をマスクとして、半導体ウエハ10をエッチングし、トレンチ32,42を形成する。具体的には、チップ領域20においてトレンチ32を形成し、非チップ領域22においてダミートレンチ42を形成する。トレンチ32,42の深さは、デバイスの設計で異なるが、たとえば300〜500nmである。半導体ウエハ10のエッチングは、ドライエッチングにより行うことができる。トレンチ32,42間に形成された凸部60の断面形状は、テーパ形状であることが好ましい。凸部60の断面形状がテーパ形状であることで、後述する、絶縁層52のトレンチ32,42内への埋め込みが容易となる。凸部60の断面形状のテーパ角度αは、70度以上90度未満であることが好ましい。
【0044】
次に、図示しないが、半導体ウエハ10と研磨ストッパ層14との間に介在しているパッド層12の端部をエッチングする。
【0045】
(4)次に、図6(b)に示すように、熱酸化法により、トレンチ32,42における半導体ウエハ10の露出面を酸化し、トレンチ酸化膜34を形成する。また、この熱酸化によって、パッド層12の端部がエッチングされていることにより、凸部60の肩部10aは、酸化されて、丸みを帯びる。トレンチ酸化膜34の膜厚は、たとえば10〜70nmであり、好ましくは10〜50nmである。
【0046】
(5)次に、図7(a)に示すように、トレンチ32,42を埋め込むようにして、絶縁層52を全面に堆積する。絶縁層52の材質としては、たとえば酸化シリコンを挙げることができる。絶縁層52の膜厚は、トレンチ32,42を埋め込み、少なくとも研磨ストッパ層14を覆うような膜厚であれば特に限定されない。絶縁層52の膜厚は、たとえば500〜800nmである。絶縁層52の堆積方法としては、たとえば高密度プラズマCVD(HDP−CVD)法,熱CVD法,TEOSプラズマCVD法などを挙げることができる。
【0047】
この絶縁層52の堆積の際に、次の作用効果が奏される。非チップ領域22においてダミートレンチ42が形成されていることにより、チップ領域20に隣接する非チップ領域22において、広い凸部が形成されていない。このため、チップ領域20に隣接する非チップ領域22において、絶縁層52が厚く堆積するのが抑えられている。
【0048】
(6)次に、図7(b)に示すように、絶縁層52をCMP法により平坦化する。この平坦化は、研磨ストッパ層14が露出するまで行う。つまり、研磨ストッパ層14をストッパとして、絶縁層52を平坦化する。
【0049】
この平坦化の際に、次の作用効果が奏される。上述したように、非チップ領域22において、堆積される絶縁層52が厚くなるのが抑制されている。このため、非チップ領域22に堆積した絶縁層52の影響で、絶縁層52の研磨後において、チップ領域20の最外領域における研磨ストッパ層14の上に、絶縁層52が残存するのが抑えられている。また、チップ領域20において、孤立した凸部が存在する場合に、絶縁層52の研磨において、孤立した凸部における研磨ストッパ層14が除去されるのを抑えることができる。つまり、孤立した凸部における研磨ストッパ層14において、シニング(thinning) が生じるのを抑えることができる。さらに、絶縁層52の上部において、ディッシング(dishing)が生じるのを抑えることができる。
【0050】
(7)次に、図8に示すように、研磨ストッパ層14を、たとえば熱リン酸液を用いて除去する。チップ領域20において、研磨ストッパ層14の上に絶縁層52が残存するのが抑えられているため、研磨ストッパ層14の除去を確実に行うことができる。
【0051】
次に、図2に示すように、パッド層12と、絶縁層52の上部とを、フッ酸により等方性エッチングする。こうして、トレンチ32内にトレンチ絶縁層50が形成されて、チップ領域20において、トレンチ素子分離領域30が完成される。また、同時に、ダミートレンチ42内にトレンチ絶縁層50が形成されて、非チップ領域22において、トレンチ素子分離領域40が形成される。
【0052】
(作用効果)
本実施の形態に係る半導体ウエハの処理方法によれば、たとえば、次の作用効果を奏することができる。
【0053】
本実施の形態に係る半導体ウエハの処理方法においては、非チップ領域22において、ダミートレンチ42を形成している。このため、非チップ領域22において、研磨ストッパ層14の上に堆積される絶縁層52が厚くなるのを抑制している。その結果、絶縁層52の研磨後、チップ領域22の最外領域(非チップ領域と隣接するチップ領域)において、研磨ストッパ層14の上に絶縁層52が残存するのが抑えられている。すなわち、チップ領域20の最外領域において、絶縁層52の面内均一性を向上させることができる。したがって、チップ領域20の最外領域において形成されるチップの歩留まりを向上させることができる。
【0054】
以上のようにして処理された半導体ウエハは、さらに所定の処理が施され、素子形成領域に、半導体素子(たとえばMOS素子)などを形成することができる。そして、半導体素子などが形成された半導体ウエハは、ダイシングされて、チップを得ることができる。
【0055】
[実験例]
ダミーショットの有無によって、絶縁層の研磨後、チップ領域と非チップ領域との境界領域において、研磨ストッパ層の上に残存する絶縁層の厚さが、どのように異なるかを調べた。以下、非チップ領域にダミーショットを施した場合の例を「実施例」といい、非チップ領域にダミーショットを施さなかった場合の例を「比較例」という。
【0056】
なお、実施例において、チップ領域と隣接する非チップ領域において、ダミーショットを施した。なお、ダミーショットの幅は、2mmとした。また、ダミーショットは、チップ領域と非チップ領域との境界地点から、0.1mmだけ離して行った。
【0057】
また、ダミー素子形成領域が次の条件で配置されるように、ダミーショットを施した。図9は、ダミー素子形成領域の配置パターンを示す平面図である。
(a)行方向と交差する方向に沿って伸びる、第1の仮想直線L1を想定すると、ダミー素子形成領域は、その中心が第1の仮想直線L1上に位置するように配置されている。
(b)列方向と交差する方向に沿って伸びる、第2の仮想直線L2を想定すると、ダミー素子形成領域は、その中心が第2の仮想直線L2上に位置するように配置されている。
(c)第1の仮想直線L1と行方向とのなす角度θ1は、約18.4度とした。
(d)第1の仮想直線L1間の間隔D1は、約3.2μmとした。
(e)第2の仮想直線L2と列方向とのなす角度θ2は、約18.4度とした。
(f)第2の仮想直線L2間の間隔D2は、約3.2μmとした。
(g)単位ユニット(四角形ABCDで囲まれる領域)の面積に占めるダミー素子形成領域の面積の割合は、40%とした。
(h)ダミー素子形成領域の平面形状は、正方形とした。
(i)ダミー素子形成領域の平面形状の一辺は、2μmとした。
(j)同一の第1の仮想直線L1上に配置された、隣り合うダミー素子形成領域において、対向する辺同士の間隔G10は、1μmとした。
(k)同一の第2の仮想直線L2上に配置された、隣り合うダミー素子形成領域において、対向する辺同士の間隔G20は、1μmとした。
(l)同一の第1の仮想直線L1上に配置された、隣り合うダミー素子形成領域において、互いに列方向にずれた幅Y10は、1μmとした。
(m)同一の第2の仮想直線L2上に配置された、隣り合うダミー素子形成領域において、互いに行方向にずれた幅X10は、1μmとした。
【0058】
図10は、実施例および比較例における、研磨ストッパ層の上に残存する絶縁層の厚さの分布を示すグラフである。基準点0は、チップ領域と非チップ領域との境界地点である。基準点0より負の側の領域はチップ領域であり、基準点0より正の側の領域は非チップ領域である。絶縁層の厚さは、研磨ストッパ層の上面を基準とした。符号aは、実施例のデータから得られたグラフであり、符号bは比較例のデータから得られたグラフである。
【0059】
比較例においては、基準点0において、研磨ストッパ層の上に、絶縁層が残存している。一方、実施例においては、基準点0において、研磨ストッパ層の上に、絶縁層が残存していない。このことから、ダミーショットを施すことで、非チップ領域に隣接するチップ領域において、絶縁層の面内均一性を向上させることができることを確認した。
【0060】
本発明は、上記の実施の形態に限定されず、本発明の要旨の範囲で種々の変更が可能である。
【図面の簡単な説明】
【図1】半導体ウエハを模式的に示す平面図である。
【図2】図1におけるA−A線に沿った断面図である。
【図3】本実施の形態に係る半導体ウエハの処理工程を模式的に示す断面図である。
【図4】本実施の形態に係る半導体ウエハの処理工程を模式的に示す断面図である。
【図5】本実施の形態に係る半導体ウエハの処理工程を模式的に示す断面図である。
【図6】本実施の形態に係る半導体ウエハの処理工程を模式的に示す断面図である。
【図7】本実施の形態に係る半導体ウエハの処理工程を模式的に示す断面図である。
【図8】本実施の形態に係る半導体ウエハの処理工程を模式的に示す断面図である。
【図9】ダミー素子形成領域の配置パターンを示す平面図である。
【図10】実施例および比較例における、研磨ストッパ層の上に残存する絶縁層の厚さの分布を示すグラフである。
【図11】パッド層、研磨ストッパ層およびレジスト層が順次堆積された、半導体ウエハの平面図であって、半導体ウエハ上に形成されたレジスト層の露光範囲を説明するための図である。
【図12】従来のトレンチ素子分離技術を利用した、素子分離領域の形成工程を模式的に示す断面図である。
【図13】従来のトレンチ素子分離技術を利用した、素子分離領域の形成工程を模式的に示す断面図である。
【符号の説明】
10 半導体ウエハ
12 パッド層
14 研磨ストッパ層
20 チップ領域
22 非チップ領域
30 トレンチ素子分離領域
32 トレンチ
34 トレンチ酸化膜
40 ダミートレンチ素子分離領域
42 ダミートレンチ
50 トレンチ絶縁層
52 絶縁層
60 凸部
R1 レジスト層
Claims (4)
- トレンチ素子分離領域を形成する工程(A)を含む、半導体ウエハの処理方法であって、
前記半導体ウエハは、チップ領域と、非チップ領域とを有し、
前記工程(A)は、以下の工程(a)〜(d)を含む、半導体ウエハの処理方法。
(a)前記チップ領域および前記非チップ領域を有する前記半導体ウエハの上に、所定のパターンを有する研磨ストッパ層を形成する工程、
(b)少なくとも前記研磨ストッパ層をマスクとして、前記チップ領域および前記非チップ領域を有する前記半導体ウエハの前記チップ領域および前記非チップ領域にトレンチを形成する工程であって、前記非チップ領域のうち少なくとも前記チップ領域と隣接する領域の前記半導体ウエハにダミートレンチを形成する工程、
(c)前記トレンチおよび前記ダミートレンチを充填するように、前記チップ領域および前記非チップ領域を有する前記半導体ウエハの上に、絶縁層を形成する工程、および
(d)前記研磨ストッパ層をストッパとして、前記絶縁層を研磨する工程。 - トレンチ素子分離領域を形成する工程(A)を含む、半導体ウエハの処理方法であって、
前記半導体ウエハは、チップ領域と、非チップ領域とを有し、
前記工程(A)は、以下の工程(h)〜(o)を含む、半導体ウエハの処理方法。
(h)前記チップ領域および前記非チップ領域を有する前記半導体ウエハの上に、研磨ストッパ層を形成する工程、
(i)前記研磨ストッパ層の上にレジスト層を形成する工程、
(j)前記レジスト層を露光する工程であって、前記チップ領域および前記非チップ領域の所定領域が、露光される工程、
(k)前記レジスト層を現像する工程、
(l)前記レジスト層をマスクとして、前記研磨ストッパ層を所定パターンで除去した後、該レジストを除去する工程、
(m)少なくとも前記研磨ストッパ層をマスクとして、前記チップ領域および前記非チップ領域を有する前記半導体ウエハをエッチングし、トレンチを形成する工程であって、前記チップ領域において前記半導体ウエハにトレンチを形成し、前記非チップ領域のうち少なくとも前記チップ領域と隣接する領域の前記半導体ウエハにダミートレンチを形成する工程、
(n)前記トレンチおよび前記ダミートレンチを充填するように、前記チップ領域および前記非チップ領域を有する前記半導体ウエハの上に、絶縁層を形成する工程、および
(o)前記研磨ストッパ層をストッパとして、前記絶縁層を研磨する工程。 - 請求項2において、
前記工程(j)において、フォトマスクが使用され、
前記チップ領域における前記レジスト層を露光する際に使用されるフォトマスクと、前記非チップ領域における前記レジスト層を露光する際に使用されるフォトマスクとは、同じである、半導体ウエハの処理方法。 - 請求項1〜3のいずれかに記載の半導体ウエハの処理方法を含む、半導体装置の製造方法。
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