JP6089648B2 - スーパージャンクション構造を有する半導体装置の製造方法 - Google Patents
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Description
本発明の第1実施形態にかかるSJ構造を有する半導体装置の製造方法について、図1〜図5を参照して説明する。まず、半導体装置の製造方法を具体的に説明する前に、半導体装置の製造に用いられる半導体基板10のレイアウト構成について説明する。なお、図1は断面図ではないが、図を見やすくする為に部分的にハッチングを示してある。
表面11aおよび裏面11bを有する半導体材料で構成された基板としてのn+型シリコン基板11の表面11aに、シリコンからなる第1半導体層に相当するn-型層12をエピタキシャル成長させた半導体基板10を用意する。n-型層12は、表面11a上だけに形成されていても良いが、半導体基板10の端面や裏面11bのうちの外縁部まで形成されていても良い。n+型シリコン基板11やn-型層12は、ヒ素などのn型不純物がドーピングされることで構成されている。例えば、n+型シリコン基板11の不純物濃度は1×1019cm-3以上、n-型層12の不純物濃度はn+型シリコン基板11よりも薄い1×1015cm-3程度とされ、n+型シリコン基板11の方がn-型層12よりも濃度が濃くされている。また、例えば、n+型シリコン基板11の厚みは650μm、n-型層12の厚みは40〜50μmとされている。
半導体基板10の表面から端面および裏面を覆うように絶縁膜13を形成する。ここでは、絶縁膜13として、熱酸化による酸化膜を例えば0.7μmの厚さで形成しているが、熱酸化以外の方法、例えばCVDやCVDとアニール処理の組み合わせなどによって絶縁膜13を形成しても良い。そして、図示しないが、所望のマスクを配置し、そのマスクを用いたエッチングにより、絶縁膜13を無効領域2における不純物消費領域3よりも外周側や半導体基板10の端面および裏面11bに上にのみ残す。
半導体基板10の表面側において、絶縁膜13を覆うようにマスク材料を配置したのち、フォトリソグラフィ工程を経てトレンチ形成予定位置において開口させることでマスク20を形成する。例えば、マスク材料として窒化膜を用い、窒化膜の上にレジストを塗布したのち、フォトリソグラフィ工程によって窒化膜をパターニングしてマスク20を形成している。
マスク20を用いたエッチングにより、n-型層12をn-型層12の厚みと同等もしくはそれよりも若干浅くエッチングする。これにより、有効領域1において、n-型層12の所望位置にSJ構造形成用の例えばストライプ状とされたトレンチ14が形成される。トレンチ14の各寸法については必要とされるSJ構造に応じて設定されるが、幅2〜4μm、深さ40〜50μm、隣接するトレンチ14間の間隔が5〜8μmとなるようにしている。
水素(H2)アニールを行った後、成長ガスに加えてHClなどのエッチングガスを同時に流したエピタキシャル成長を行う。これにより、トレンチ14およびダミートレンチ15内を含むn-型層12の表面にp-型層16を形成し、トレンチ14およびダミートレンチ15内を埋め込む。例えば、シリコンソースガスにハロゲン化物ガスの混合ガスを用いつつ、p型不純物であるボロンを含むジボラン(B2H6)ガスなどを導入したエピタキシャル成長工程を行うことにより、p-型層16を形成する。このようなエピタキシャル成長工程とすると、トレンチ14およびダミートレンチ15内を含むn-型層12の表面では成長優位、絶縁膜13の表面ではエッチング優位の条件となる。したがって、絶縁膜13の表面にはp-型層16が形成されず、トレンチ14およびダミートレンチ15内を含むn-型層12の表面にのみp-型層16が形成される。
CMP(Chemical Mechanical Polishing)などによる研磨を行うことで、p-型層16のうちの不要部分、つまりトレンチ14およびダミートレンチ15内に形成された部分以外を除去することで、n-型層12の表面を露出させ、n-型層12およびp-型層16の表面を平坦化する。これにより、n-型層12からなるn型カラムとp-型層16からなるp型カラムが交互に繰り返されたPNカラムを有するSJ構造を構成することができる。
なお、本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
2 無効領域
3 不純物消費領域
10 半導体基板
11 n+型シリコン基板
12 n-型層
13 絶縁膜
14、15 トレンチ
16 p-型層
20 マスク
Claims (5)
- 半導体材料で構成された基板(11)の表面(11a)上に、第1導電型の第1半導体層(12)を形成した半導体基板(10)を用意する工程と、
前記半導体基板のうち、デバイス形成を行ってからチップとして取り出す領域を有効領域(1)として、該有効領域において、前記第1半導体層に対してトレンチ(14)を形成する工程と、
前記有効領域の周辺領域を無効領域(2)として、前記無効領域のうち前記有効領域の端から該有効領域の外周側において該有効領域を一周囲む領域にダミートレンチ(15)を形成することで不純物消費領域(3)を形成する工程と、
前記トレンチおよび前記ダミートレンチ内を含めて前記第1半導体層の上に、第2導電型の第2半導体層(16)をエピタキシャル成長させる工程と、
前記第2半導体層を平坦化し、前記第2半導体層を前記トレンチおよび前記ダミートレンチに残しつつ前記第1半導体層を露出させることで、前記トレンチ内に残された前記第2半導体層と前記第1半導体層とが交互に繰り返されたPNカラムを有するスーパージャンクション構造を形成する工程と、
前記トレンチを形成する工程および前記不純物消費領域を形成する工程の前に、前記有効領域および前記無効領域のうちの前記不純物消費領域を露出させつつ、前記無効領域のうち前記不純物消費領域とは異なる領域を前記半導体材料とは異種材料で構成される異種材料膜(13)で覆う工程と、を含んでいることを特徴とするスーパージャンクション構造を有する半導体装置の製造方法。 - 前記不純物消費領域を形成する工程では、該不純物消費領域の幅を5mm以上とすることを特徴とする請求項1に記載のスーパージャンクション構造を有する半導体装置の製造方法。
- 前記不純物消費領域を形成する工程では、該不純物消費領域と前記有効領域との間の間隔を、前記有効領域におけるチップ間の間隔と等しくすることを特徴とする請求項1または2に記載のスーパージャンクション構造を有する半導体装置の製造方法。
- 前記不純物消費領域を形成する工程を、前記トレンチを形成する工程と同時に行うことを特徴とする請求項1ないし3のいずれか1つに記載のスーパージャンクション構造を有する半導体装置の製造方法。
- 前記トレンチを形成する工程および前記不純物消費領域を形成する工程では、前記トレンチおよび前記ダミートレンチを同じ間隔かつ同じ幅で形成することを特徴とする請求項1ないし4のいずれか1つに記載のスーパージャンクション構造を有する半導体装置の製造方法。
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