JP5625291B2

JP5625291B2 - 半導体装置およびその製造方法

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Publication number: JP5625291B2
Application number: JP2009210354A
Authority: JP
Inventors: 理子矢嶋; 奈緒子兒玉
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2009-09-11
Filing date: 2009-09-11
Publication date: 2014-11-19
Anticipated expiration: 2029-09-11
Also published as: JP2011061061A

Description

本発明は電力用半導体装置に関する。さらに詳しくは超接合（ＳＵＰＥＲＪＵＮＣＴＩＯＮ：ＳＪ−）ＭＯＳＦＥＴに関する。

超接合構造を利用して従来の特性限界を破るようなＭＯＳＦＥＴが開発されている。この超接合ＭＯＳＦＥＴは、半導体基板上にエピタキシャル層を何回かに分けて成長させ、成長段階毎にパターニングおよびイオン注入によって、交互に並列するｐ型領域およびｎ型領域を形成することを繰り返すことにより製造される。この繰り返しエピタキシャル成長とパターニングおよびイオン注入の際に、ｐ型領域およびｎ型領域の同型領域同士をそれぞれ厚さ方向に連結させて基板の主面に垂直方向に延びるｐｎカラム構造を形成する方法が、いわゆる超接合半導体装置の製造方法として最も特徴とするところである。このような方法で前記ｐｎカラム構造を備える超接合ＭＯＳＦＥＴを製造する方法は多段エピ方式と称される。しかし、この方式は工程が長く複雑であり、製造コストが高く、チップコストが高くなってしまうことが課題である。

一方、近年になって製造コストを下げることが可能であるトレンチ埋め込みエピ方式による超接合ＭＯＳＦＥＴの製造方法が開発されている。このトレンチ埋め込みエピ方式は、超接合ＭＯＳＦＥＴ１００の断面図である図３（ａ）に示すように、高不純物濃度のｎ型半導体基板１０１にｎ型エピタキシャル層１０２を成長させたウエハを材料とする。図３（ｂ）に示すように、このウエハ表面からｎ型エピタキシャル層１０２を貫き高不純物濃度のｎ型半導体基板１０１に達するトレンチ１０３を前述のｐｎカラム構造のｐカラムを形成するためのパターンと同様のパターンでエッチング形成する（図３（ｂ）ではトレンチ１０３の深さは基板１０１に達するが、基板１０１に到達しなくてもよい）。図３（ｂ）、（ｃ）、図４（ｄ）、（ｅ）では、後述する説明のため、ウエハの中心部と周辺部の両方の断面が併置された図が示されている。その後、トレンチ１０３内にｐ型エピタキシャル層１０４を成長させ、完全に埋め込むために酸化膜１０５上にも堆積させる。続いて、図３（ｃ）に示すように、トレンチ１０３形成用のマスク酸化膜１０５をストッパーとして、ｐ型エピタキシャル層１０４を表面研磨する。図４（ｄ）に示すように、ｐ型エピタキシャル層１０４をｎ型エピタキシャル層１０２の表面高さ（ｎ型エピタキシャル層１０２とマスク酸化膜１０５の界面）まで異方性ドライエッチングによりエッチバックする。その後、マスク酸化膜１０５を全面除去し、ｐｎカラム１０６の上に前記図３（ａ）のように、ＭＯＳ構造１０７を形成する。

このトレンチ埋め込みエピ方式は前述の多段エピ方式に比べて工程が短く単純であり、製造コストを下げられる可能性がある。ＭＯＳ構造１０７の形成は図３（ａ）のようにｐカラム１０６ａの上にＭＯＳセルｐ型ベース領域１０８を配置し、ｐカラム１０６ａとｎカラム１０６ｂの接合の上にイオン注入によりｎ型ソース領域１０９を配置する構成を有する。ｐｎカラム１０６上にｎ型ソース領域１０９を形成する際に、ｐカラム１０６ａの表面とｎカラム１０６ｂの表面が図３（ａ）のように同じ高さであれば、ｎ型ソース領域１０９の形成に問題はないが、実際のウエハプロセスでは、ｐカラム１０６ａ表面とｎカラム１０６ｂの表面に数千Å程度の段差ができるので問題となる。この段差ができる理由を下記に説明する。

従来のトレンチ埋め込みエピ方式により製造される、図３（ａ）に示す超接合ＭＯＳＦＥＴ１００では、ｎ型エピタキシャル層１０２を載置したｎ型半導体基板１０１からなるウエハに、前記ｎ型エピタキシャル層１０２表面からトレンチ１０３を形成するエッチングの際には、マスク酸化膜１０５もシリコンより少ないが、エッチングされる。そのマスク酸化膜１０５のエッチングレートがウエハ面内で必ずしも均等ではなく所定の分布を持つため、トレンチ１０３形成後のマスク酸化膜厚に、たとえば、図３（ｂ）に示すように、ウエハ中心部と周辺部とで、ばらつきが生じる。特に、６００Ｖ前後の高耐圧ＳＪ−ＭＯＳＦＥＴ１００の場合、深いトレンチ１０３を必要とするので、エッチング時間が長くなる。エッチング時間が長いと、トレンチ１０３形成後のマスク酸化膜厚の分布がウエハ内で広がり易くなる。たとえば、最もマスク酸化膜１０５が厚いウエハ中心近傍とマスク酸化膜１０５が薄いウエハ周辺部とで数千Å〜１００００Å程の差ができる。

次に、図３（ｃ）に示すように、トレンチ１０３内にｐ型エピタキシャル層１０４を成長させた後、マスク酸化膜１０５をストッパーとして表面研磨するときに、研磨後のｐ型エピタキシャル層１０４の表面高さは、マスク酸化膜１０５表面と等しくなるので、ウエハ面内で最も高いところと低いところで数千Å〜１００００Åの差ができる。その後、図４（ｄ）に示すように、ｎ型エピタキシャル層１０２の表面（ｎ型エピタキシャル層１０２とマスク酸化膜１０５の界面）までｐ型エピタキシャル層１０４を異方性ドライエッチングによりエッチバックする工程が施される。この際、ウエハの中心部と周辺部とで、エッチングレートに所定の分布を有するため、ウエハ上の中心部と周辺部の中間でｐ型エピタキシャル層１０４の表面とｎ型エピタキシャル層１０２の表面高さを等しくすると、ウエハの中心部近傍ではｐ形エピタキシャル層１０４の方がｎ型エピタキシャル層１０２よりも高くなる。さらにウエハの周辺部近傍ではｐ型エピタキシャル層１０４の方がｎ型エピタキシャル層１０２よりも低くなるというようにｐ型エピタキシャル層１０４の表面位置にバラツキが生じる。この原因は前述のようなマスク酸化膜のエッチングレートのウエハ面内分布だけでなく、ｐ型エピタキシャル層のエッチバック速度がウエハ面内で分布を持つこともまた、ｐ型エピタキシャル層１０４とｎ型エピタキシャル層１０２の表面高さが異なる原因の一つとなる。ｐカラム１０６ａとｎカラム１０６ｂの表面高さの差が、ｎ型ソース領域１０９を形成するためにイオン注入したときの飛程よりも大きいと、図４（ｅ）に示すように、ｐカラム１０６ａ上とｎカラム１０６ｂ上のｎ型ソース領域１０９が分離されてしまい、超接合ＭＯＳＦＥＴ１００が正常に動作しないという結果をもたらす。そこで、従来はｎ型ソース領域１０９のイオン注入後に高温ドライブ拡散をすることにより、不純物イオンを熱拡散させて分離したｎ型ソース領域１０９を相互に拡げて接触させることにより、超接合ＭＯＳＦＥＴ１００が正常に動作するようにしていた。

しかしながら、前述のように、分離したｎ型ソース領域１０９を相互に接触させるために高温ドライブ拡散を施すと、高温ドライブ拡散の熱履歴によりｐカラムとｎカラムの接合面でもドーパントの相互拡散が起こり、結果としてデバイスのＲｏｎＡ（オン抵抗）が高くなるという問題が新たに発生する。

本発明は、前記問題点に鑑みてなされたものであり、本発明の目的は、トレンチ埋め込みエピ方式により超接合ＭＯＳＦＥＴを製造する場合、トレンチへのｐ型エピタキシャル層の埋め込み後、露出させたｐｎカラム表面のｐ型とｎ型のエピタキシャル層に表面段差が存在していても、ｎ型ソース領域の分離形成を防ぎ、ｐｎカラム間の相互拡散を防いでオン抵抗が高くなることを防ぐことのできる半導体装置の製造方法を提供することである。

本発明は、前記課題を解決するために、高不純物濃度の第一導電型半導体基板に積層させた第一導電型エピタキシャル層に、前記基板の主面に垂直方向に延び、前記基板の主面に平行方向に第一導電型カラムと第二導電型カラムが交互に並列するｐｎカラムを形成するように、前記第一導電型エピタキシャル層の表面から第一の絶縁膜をマスクとするエッチングにより前記第二導電型カラム形成用のトレンチを形成する第一工程と、該トレンチに第二導電型エピタキシャル層を埋め込む第二工程と、該第二導電型エピタキシャル層を、前記第一の絶縁膜をストッパーとして平坦化する第三工程と、前記第二導電型エピタキシャル層の表面を前記第一導電型エピタキシャル層の表面よりも低くするように等方性エッチングを行い、前記ｐｎカラムの表面に段差を形成する第四工程を施し、前記第一の絶縁膜を除去後、前記段差を有する前記ｐｎカラムの表面にＭＯＳ構造を形成する第五工程を有する超接合半導体装置の製造方法とする。

本発明は、前記第三工程の平坦化が研磨またはエッチバックにより行われることが好ましい。
本発明は、前記等方性エッチングがドライエッチングであることが好ましい。

また、本発明は、前記エッチバックが等方性プラズマエッチングであることが望ましい。
本発明は、前記第五工程は、ゲート絶縁膜となる第二の絶縁膜およびゲートポリシリコンとなるポリシリコン層を前記ｐｎカラムの表面全体に形成し、前記ｐｎカラムの前記段差の高い部分に前記ゲート絶縁膜および前記ゲートポリシリコンをパターニングして形成し、前記段差の低い部分には前記ゲートポリシリコンをマスクとしてイオン注入を行い、第二導電型ベース領域を形成する。
本発明は、要するにｐ型エピタキシャル層をエッチバックするときに、等方性エッチングを用い、さらにｐ型エピタキシャル層のエッチバック面が、ｎ型エピタキシャル層表面（ｎ型エピタキシャル層とマスク酸化膜との界面）よりも低くなるようにエッチング時間を調整することで、ｎ型カラム表面からｐ型カラム表面へゆるやかな傾斜をつけて急峻な段差を解消することができるので、ｎ型ソース領域の分離形成を防ぎ、ｐｎカラム間の相互拡散を防いで、オン抵抗が高くなることを防ぐことができる。

本発明によれば、トレンチ埋め込みエピ方式により超接合ＭＯＳＦＥＴを製造する場合、トレンチへのｐ型エピタキシャル層の埋め込み後、露出させたｐｎカラム表面のｐ型とｎ型のエピタキシャル層に表面段差が存在していても、ｎ型ソース領域の分離形成を防ぎ、ｐｎカラム間の相互拡散を防いでオン抵抗が高くなることを防ぐ半導体装置の製造方法を提供することができる。

本発明にかかる６００Ｖ−ＳＪ−ＭＯＳＦＥＴの主要な製造工程断面図である従来のＳＪ−ＭＯＳＦＥＴのトレンチ近傍の断面図である（その１）。本発明にかかる６００Ｖ−ＳＪ−ＭＯＳＦＥＴの主要な製造工程断面図である（その２）。従来のＳＪ−ＭＯＳＦＥＴの要部断面図とそのトレンチ近傍の製造工程断面図である（その１）。従来のＳＪ−ＭＯＳＦＥＴの要部断面図とそのトレンチ近傍の製造工程断面図である（その２）。

以下、本発明の半導体装置とその製造方法にかかる実施例について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例１の記載に限定されるものではない。

図１に本発明を６００Ｖ耐圧のＳＪ−ＭＯＳＦＥＴに適用した例を示す。０．０１Ωｃｍ（約４．６×１０¹⁷ｃｍ^-3）の低比抵抗ｎ型半導体基板１に５０μｍ厚で濃度４×１０¹⁵ｃｍ^-3のｎ型エピタキシャル層２を成長させた、合計厚さ６２５μｍのウエハを材料とする。２．４μｍ厚の酸化膜３を１１５０℃／２０時間のパイロジェニック酸化により形成する（図１（ａ））。レジスト塗布およびベーク後に露光し、ｐカラム形成用の幅６μｍのストライプ状レジストパターンを主電流の流れる活性領域に形成する。このレジストパターンをマスクとして、前記酸化膜３をパターンエッチングしてｎ型エピタキシャル層２の表面を露出させた後、レジストを除去する（図１（ｂ））。露出したｎ型エピタキシャル層２の表面から酸化膜３パターンをマスクにして、Ｓｉエッチャーで異方性ドライエッチングにより深さ５０μｍの高アスペクトトレンチ４を形成する（図１（ｃ））。このとき、ウエハ内で酸化膜の残厚分布は最厚部分と最薄部分とで６０００Åの差ができる。エピタキシャル成長法により、前記トレンチ４にｐ型エピタキシャル層５を埋め込む。すべてのトレンチ４を完全に埋めるために、マスク酸化膜３上にまでｐ型エピタキシャル層５を堆積させる（図１（ｄ））。

次にＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）装置により表面のｐ型エピタキシャル層５を前記マスク酸化膜３をストッパーとして研磨する（図２（ｅ））。トレンチ４にｐ型エピタキシャル層５が埋め込まれたｐカラム６ａの表面高さは、マスク酸化膜３表面と同じになるので、ｐ型エピタキシャル層５の最も厚いところと薄いところは、前記酸化膜３の膜厚差と同様に６０００Åの差を持つ。以上の説明では、ｐ型エピタキシャル層の表面を酸化膜３の表面と同じ高さにするために、ＣＭＰ装置による研磨を行ったが、等方性ドライエッチングによるエッチバックによって平坦化をおこなってもよい。次に、ｐ型エピタキシャル層５を塩素系／フッ素系ガスの化学的なラジカル反応を用いる等方性プラズマエッチング等にてエッチバックする（図２（ｆ））。このとき、ウエハ全面において、ｐ型エピタキシャル層５のエッチバック面がｎ型エピタキシャル層２の表面（マスク酸化膜３とｎ型エピタキシャル層２の界面）よりも低くなるようにエッチング時間を調整することが重要である。このような等方性エッチングを行うことで、ｎカラム６ｂ表面からｐカラム６ａ表面にかけて、図２（ｆ），（ｇ）に示すように、両カラム（ｐｎカラム６）間に段差があっても、また、ウエハの中心部と周辺部とで段差の大きさに違いがあっても、いずれも緩やかな勾配の傾斜面で連結されることになるので、急峻な段差に起因する前述の図４（ｅ）で示すようにｎ型ソース領域１０が分離して形成されることが無くなる。

次に、マスク酸化膜３を全面除去する（図２（ｇ））。ここから、主電流の流れる活性領域内のｐｎカラム６上にＭＯＳ構造を形成する工程に入る。まず、図示しない厚いフィールド酸化膜を全面形成した後、パターニングにより活性領域からフィールド酸化膜を除去し、かつこの活性領域を取り囲む周辺耐圧領域表面（図示せず）にフィールド酸化膜を残す。ゲート酸化膜７およびゲートポリシリコン８をウエハ全面に形成する。活性領域内のゲートポリシリコン８およびゲート酸化膜７をパターニングし、残ったゲートポリシリコン８部分をマスクにして、セルフアラインでボロンのイオン注入および熱拡散を行い、ｐ型ベース領域９を形成する。次に、ひ素のイオン注入によりｎ型ソース領域１０を形成し、層間絶縁膜（ＢＰＳＧ）１１、ソース電極１２ならびに表面保護膜（図示せず）を形成し、最後に裏面ドレイン電極１３を形成してウエハプロセスが完了する（図２（ｈ））。

以上説明した実施例１によれば、従来、高アスペクト比の深いトレンチ４を形成するとき、トレンチエッチング後では、マスク酸化膜３厚の最も厚いところと最も薄いところで大きな膜厚差ができ易い。その結果、堆積したｐ型エピタキシャル層５をエッチバックした後に、ｐ型エピタキシャル層５の表面とｎ型エピタキシャル層２の表面高さの差（段差）がｎ型ソース領域１０を形成するためのイオン注入の飛程よりも大きくなってｎ型ソース領域１０が分離形成され易くなる。従って、分離したｎ型ソース領域１０を相互に接触させて一体化させるために、イオン注入後の高温ドライブ拡散が必要であった。実施例１によれば、そのような高温ドライブ拡散をすることなく、ｎ型ソース領域１０を分離させないようにすることができる。しかも、前記高温ドライブ拡散時の熱履歴によるｐｎカラム６間での相互のドーパント拡散も発生しないので、オン抵抗が悪化することもない。また、前述のように、ｎ型ソース領域１０の高温ドライブ拡散工程を省くことができるので、製造コストを低減させることにもなる。

また、実施例１によれば、高アスペクト比の深いトレンチ４を形成するときに、エッチング後にマスク酸化膜３厚の最も厚いところと最も薄いところで大きな膜厚差があったとしても、また、ｐ型エピタキシャル層５をエッチバックするときのエッチング速度がウエハ面内で大きくばらついたとしても、ｎ型ソース領域１０のイオン注入後に高温ドライブ拡散することなくｐカラム６ａとｎカラム６ｂの上でのｎ型ソース領域１０が分離することがない。

１ｎ型半導体基板
２ｎ型エピタキシャル層
３酸化膜
４トレンチ
５ｐ型エピタキシャル層
６ｐカラム
７ゲート酸化膜
８ゲートポリシリコン
９ｐ型ベース領域
１０ｎ型ソース領域
１１層間絶縁膜
１２ソース電極
１３ドレイン電極

Claims

高不純物濃度の第一導電型半導体基板に積層させた第一導電型エピタキシャル層に、前記基板の主面に垂直方向に延び、前記基板の主面に平行方向に第一導電型カラムと第二導電型カラムが交互に並列するｐｎカラムを形成するように、前記第一導電型エピタキシャル層の表面から第一の絶縁膜をマスクとするエッチングにより前記第二導電型カラム形成用のトレンチを形成する第一工程と、該トレンチに第二導電型エピタキシャル層を埋め込む第二工程と、該第二導電型エピタキシャル層を、前記第一の絶縁膜をストッパーとして平坦化する第三工程と、前記第一の絶縁膜をマスクとして前記第二導電型エピタキシャル層の表面を前記第一導電型エピタキシャル層の表面よりも低くするように等方性エッチングを行い、前記ｐｎカラムの表面に段差を形成する第四工程と、前記第一の絶縁膜を除去後、前記段差を有する前記ｐｎカラムの表面にＭＯＳ構造を形成する第五工程と、を有することを特徴とする半導体装置の製造方法。
前記第三工程の平坦化が研磨またはエッチバックにより行われることを特徴とする請求項１記載の半導体装置の製造方法。
前記等方性エッチングがドライエッチングであることを特徴とする請求項１記載の半導体装置の製造方法。
前記エッチバックが等方性プラズマエッチングであることを特徴とする請求項２記載の半導体装置の製造方法。
前記第五工程は、ゲート絶縁膜となる第二の絶縁膜およびゲートポリシリコンとなるポリシリコン層を前記ｐｎカラムの表面全体に形成し、前記ｐｎカラムの前記段差の高い部分に前記ゲート絶縁膜および前記ゲートポリシリコンをパターニングして形成し、前記段差の低い部分には前記ゲートポリシリコンをマスクとしてイオン注入を行い、第二導電型ベース領域を形成する工程を備えることを特徴とする請求項１に記載の半導体装置の製造方法。